CN111103828B - 加速器时序及快速机器保护一体化系统的主逻辑插件 - Google Patents
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Abstract
本发明涉及加速器领域，尤指一种使得该一体化系统能够同时满足加速器物理对时序系统和快速机器保护系统的一种加速器时序及快速机器保护一体化系统的主逻辑插件；所述的一体化系统架构的主要硬件包括VME机箱、VME控制器、VME J2背板连接插件、主逻辑插件和多功能接口插件，所述的主逻辑插件采用标准6U VME插件尺寸，并采用Xilinx公司生产的XC6SLX100T‑2FGG900C为Xilinx FPGA逻辑芯片，该逻辑芯片附有可编程逻辑资源，将本主逻辑插件集成一种基于低成本、高灵活性强的时序及快速保护系统一体化架构并付之实践，能够可靠稳定地进行信号输入/输出等高效交互，一体化实现了快速逻辑处理和时序设计功能等，达到满足加速器物理对时序系统和快速机器保护系统需求。
Description
技术领域
本发明涉及加速器领域，尤指一种应用于中小型粒子加速器中的时序和快速机器保护一体化系统中，使得该一体化系统能够同时满足加速器物理对时序系统和快速机器保护系统的一种加速器时序及快速机器保护一体化系统的主逻辑插件。
背景技术
目前，中小型粒子加速器在科技创新和引领工业技术革命方面有不可替代的作用，其中采用大量的智能设备投入到科学研究上来，每种(个)设备分工明确，只完成各自负责的工作，但往往每个工作的开始、完成都有严格的先后时间关系，且彼此间有较准确时间间隔，因此，设备工作的时序需要稳定的生产、传输和接收机制，且该机制对准确性、稳定性也有较高的需求；同时，当某种(个)设备或者束流发生异常，需要快速停止束流输出，通常需要及时切断或者变更相关设备的时序，以避免因束流损失而造成设备永久性损伤。鉴于中小型粒子加速器的规模、设备分布及建造成本，采用将时序系统及快速机器保护系统一体化架构设计，架构紧凑，一块主逻辑插件实现时序生成逻辑和快速机器保护逻辑等，多功能接口插件实现多类型信号的输入/输出，能够同时满足加速器物理对时序系统和快速机器保护系统的需求，成为十分绝佳的技术路线。
现有的技术中，常规解决方案是采用两个机箱设备，分别实现时序逻辑和快速机器保护逻辑。以VME控制为例，需要2套VME机箱、2套VME控制器、1块时序生成逻辑插件、1块快速机器保护逻辑插件、1～2块时序发送插件、1～3块接口插件等；因此，虽然可解决系统需求，但成本高且系统臃肿，不便于统一维护。另外，针对中小型加速器多样化的机器研究，往往需要对接口插件的类型和功能逻辑增加新的需求，因此，需要构成一种灵活多变的一体化架构，有利于节约建造成本和运行维护。
发明内容
针对中小型粒子加速器运行的特点，本发明旨在提供一种应用于中小型粒子加速器中的时序和快速机器保护一体化系统中，使得该一体化系统能够同时满足加速器物理对时序系统和快速机器保护系统的一种加速器时序及快速机器保护一体化系统的主逻辑插件。
本发明所采用的技术方案是：加速器时序及快速机器保护一体化系统的主逻辑插件，所述的一体化系统架构的主要硬件包括VME机箱、VME控制器、VME J2背板连接插件、主逻辑插件和多功能接口插件，所述的VME机箱采用国际标准架构，VME机箱上安装有电源；所述的VME控制器采用VME5500插件；所述的主逻辑插件采用标准6UVME插件尺寸，并采用Xilinx公司生产的XC6SLX100T-2FGG900C为Xilinx FPGA逻辑芯片，该逻辑芯片附有可编程逻辑资源，主逻辑插件中的辅助模块/接口主要包括多种电压模块、板载100MHz晶振接口、VME总线接口、VME J2自定义80路I/O接口、高速光纤收发接口、外部射频信号输入接口等；所述的VME J2背板连接插件用于反扣VME背板，使得主逻辑插件与多功能接口插件能够通过该插件最多可以80路I/O信号交互。
所述的主逻辑插件上设置有5V/12V外接电源输入接口。
所述的主逻辑插件上设置有一个100MHz晶振，两个射频信号处理芯片AD9515，二个96PIN标准VME连接器、VME J2 80路I/O接口、8个LED等。
由于主逻辑插件具有两种外接电源输入接口，VME机箱联调时，从VME背板取5V电源供电；实验室单板调试时，取12V独立电源供电。
所述的100MHz晶振主要用于主逻辑插件单板逻辑调试和心跳功能实现。
所述的两个射频信号处理芯片AD9515主要用于将外部接入信号转为时钟信号，便于FPGA接收并传输至全局时钟链，以全局时钟为参考信号，采用计数方式生成的系列时序信号与外部接入的射频信号同步，满足加速器调试和运行时的时序需求。
所述的两个96PIN标准VME连接器，VME J1连接器实现VME总线数据读取和5V电源供电，VME J2连接器实现80路I/O信号与FPGAI/O引脚一一对应；VME J2连接器的80路I/O信号通过五个74ALVC164245芯片的连接至FPGA I/O引脚，通过FPGA主逻辑独立配置每一片74ALVC164245芯片的输入/输出模式，实现80路I/O信号的接收/发送，满足时序系统和快速机器保护系统物理需求。
所述的8个LED主要用于在系统调试及运行时，FPGA寄存器状态实时显示。
本发明的有益效果是：本发明针对中小型加速器时序和快速机器保护的需求，发明了一种基于低成本、高灵活性强的时序及快速保护系统一体化架构并付之实践，所述的一体化系统的主要硬件包括VME机箱、VME控制器、VME J2背板连接插件、主逻辑插件和多功能接口插件，结果表明，通过简单的I/O引脚配置及FPGA可编程逻辑，系统具有较高的灵活性、易维护性，且有较高的可靠性，高效地解决了在中小型粒子加速器中一定数量的光纤信号、触点信号或5V/3.3VTTL信号，能够可靠稳定地进行信号输入/输出等高效交互，一体化实现了快速逻辑处理和时序设计功能等，达到满足加速器物理对时序系统和快速机器保护系统需求。
附图说明
图1是本发明一体化系统架构硬件布局示意图。
图2是本发明中主逻辑插件的PCB图。
图3是本发明中VME J2背板连接插件的PCB图。
图4是本发明中光信号型输入插件的PCB图。
图5是本发明中光信号型输出插件的PCB图。
图6是本发明中触点信号型输入插件的PCB图。
图7是本发明中触点信号型输出插件的PCB图。
图8是本发明中5V/3.3V TTL信号型输入插件的PCB图。
图9是本发明中5V/3.3V TTL信号型输出插件的PCB图。
附图标注说明：1-VME机箱，2-光信号型输出接口插件，3-光信号型输入接口插件，4-主逻辑插件，5-触点信号型输入接口插件，6--触点信号型输出接口插件，7-VME控制器。
具体实施方式
以下结合说明书附图详细说明本发明的具体实施方式：
如图1-9所示，一种速器时序系统及快速机器保护系统的一体化系统架构，所述的一体化系统架构的主要硬件包括VME机箱1、VME控制器7、主逻辑插件4、多功能接口插件和VME J2背板连接插件，所述的VME机箱1采用国际标准架构，VME机箱1上安装有高稳定、高可靠线性商业电源；所述的VME控制器7采用艾默生公司生产的VME5500插件；所述的主逻辑插件4采用标准6U VME插件尺寸，附有高性能、可编程逻辑资源的Xilinx FPGA芯片；所述的VME J2背板连接插件用于反扣VME背板，使得主逻辑插件4与多功能接口插件能够通过该插件最多可以80路I/O信号交互。
所述的主逻辑插件4采用Xilinx公司生产的XC6SLX100T-2FGG900C为FPGA逻辑芯片，主逻辑插件4中的辅助模块/接口主要包括多种电压模块、板载100MHz晶振接口、VME总线接口、VME J2自定义80路I/O接口、高速光纤收发接口、外部射频信号输入接口等；在本实施例中，主逻辑插件4上设置有5V/12V外接电源输入接口，一个100MHz晶振，两个射频信号处理芯片AD9515，二个96PIN标准VME连接器、VME J2 80路I/O接口、8个LED等；在具体实施时，由于主逻辑插件4具有两种外接电源输入接口，VME机箱1联调时，从VME背板取5V电源供电；实验室单板调试时，取12V独立电源供电，其中100MHz晶振的主要用于主逻辑插件4单板逻辑调试和心跳功能实现；两个射频信号处理芯片AD9515主要用于将外部接入信号如324MHz/74MHz射频信号转为81MHz/74MHz LVDS时钟信号，便于FPGA接收并传输至全局时钟链，以全局时钟为参考信号，采用计数方式生成的系列时序信号与外部接入的射频信号同步，满足加速器调试和运行时的时序需求；两个96PIN标准VME连接器，VME J1连接器实现VME总线数据读取和5V电源供电，VME J2连接器实现80路I/O信号与FPGA I/O引脚一一对应；VME J2连接器的80路I/O信号通过五个74ALVC164245芯片的连接至FPGA I/O引脚，通过FPGA主逻辑独立配置每一片74ALVC164245芯片的输入/输出模式，实现80路I/O信号的接收/发送，满足时序系统和快速机器保护系统物理需求；8个LED主要用于在系统调试及运行时，FPGA寄存器状态实时显示。
所述的多种电压模块的实现技术原理是：为了满足FPGA芯片多种电平需求，以外部输入稳定12V/5V电压为输入电压，采用TEXASINSTRUMENTS公司生产的4个高性能16A额定非隔离电源模块PTH08T220WAD分别输出稳定的3.3V、2.5V、1.2V、1.8V；以上所述的已生成的稳定1.8V电压为输入电压，采用TEXAS INSTRUMENTS公司生产的能够快速瞬态响应的两片TPS74401KTWRG分别输出两种高速串行链路的专用电压MGTAVCC1、MGTAVCC2。
所述的板载100MHz晶振接口的实现技术原理是：采用FoxElectronics公司生产的一块FXO-LC725R-100晶体振荡器，提供具有±50ppm、LVDS输出的高稳定时钟源，经过阻抗匹配后，输入至FPGA全局时钟引脚。
所述的VME总线接口的实现技术原理是：采用了TEXASINSTRUMENTS公司生产的高可靠性I/O电平切换芯片SN74ALVTHR162245DGGR、SN74ALVTH162244DGGR实现主逻辑插件4与VME J2背板硬件链路交互；遵循A24D32的标准VME总线读写原则，用VHDL实现16bit的寄存器读写，即通过VEM总线实现对主逻辑插件4可靠配置和有效监测。
所述的VME J2自定义80路I/O接口的实现技术原理是：采用了TEXAS INSTRUMENTS公司生产的五片高可靠性I/O电平切换芯片SN74ALVTHR162245DGGR实现80路I/O与VME J2自定义引脚接口；每片芯片的两个可设置16路I/O传输方向引脚均接入主逻辑插件4，根据实际需要由主逻辑插件4可编程逻辑选择16路I/O传输方向。
所述的高速光纤收发接口的实现技术原理是：采用了Finisar公司生产的千兆多模SFP光模块FTLF8524P2BNV与主逻辑插件4的高速串行接口实现，主要用于站点与站点之间的80路I/O信号交互。
所述的外部射频信号输入接口的实现技术原理是：采用了ANALOGDEVICES公司生产的AD9515芯片将外部射频输入信号转为差分LVDS时钟信号，经阻抗匹配后，传输至FPGA全局时钟引脚，以该时钟信号为信号源，通过经典计数方法进行时序设计，生成的时序信号与外部射频输入信号严格同步。
所述的VME J2背板连接插件用于反扣VME J2背板，使得主逻辑插件4与多功能接口插件能够通过本VME J2背板连接插件最多可以进行80路I/O信号交互；所述的VME J2背板连接插件采用6个96PIN欧式连接器，按照标准VME背板连接器间距依次排列，更具体的是以标准VME连接器间距800mil排列，插件外形机械尺寸设计值为：3730mil*4548mil，便于反扣VME机箱1背板；根据7槽VME机箱1使用惯例，机箱最下方槽位定义为第1槽位，依次类推，直至机箱最上方槽位定义为第7槽位；由于所述的VME J2背板连接插件上6个连接器的布局决定了主逻辑插件4和多功能接口插件在VME机箱1的槽位，即主逻辑插件4只能插入VME的第4槽位，多功能接口插件除了第1、4槽位外，均可以插入。
为了便于合理布线，更具体的是为优化80路I/O接口布线，将第3个连接器定义为主连接器，即将VME机箱1第4槽位连接器定义为主连接器，其余连接器定义为从连接器；即其余五个槽位为从连接器；主连接器的80路I/O接口分布在A、C、D、Z四排，其中连接在C排的信号，以signal-signal方式排列，连接在A、D、Z三排的信号，以signal-GND-signal方式排列；主连接器的80路I/O接口与主逻辑插件4VME J2的80路I/O接口一一对应，通过设置主逻辑插件4I/O端口传输方向，使得80路I/O信号能够自由交互。
主连接器的80路I/O接口采用点到点方式与每一个从连接器的16路I/O接口直连；更具体的是每一个从连接器的16路I/O接口均在连接器的A排，以signal-GND-signal方式排列，每一个从连接器的16路I/O接口以点到点方式与主连接器16路I/O接口建立链路；从连接器16路I/O接口与多功能接口插件VME J2的16路I/O接口一一对应；
所述的主连接器只能跟主逻辑插件4相连，主连接器的80路I/O接口与主逻辑插件4VME J2的80路I/O信号一一对应；从连接器只能跟多功能插件相连，从连接器的16路I/O接口与多功能插件VME J2的16路I/O信号一一对应。
所述的主连接器可以接收任意一个从连接器I/O接口的信号，也可以发出信号给任意一个从连接器I/O接口，灵活实现80路I/O信号自由交互。
所述的多功能接口插件包括六种类型：光信号型输入接口插件3、光信号型输出接口插件2、触点信号型输入接口插件5、触点信号型输出接口插件6、5V/3.3V TTL信号型输入接口插件、5V/3.3V TTL信号型输出接口插件；其中六种类型的接口插件都采用以下相同的技术设计要素：(1)PCB布局是叠层TOP-GND-POWER-BOTTOM，其中板厚为2.4mm，采用标准6UVME尺寸233*160mm研制；(2)采用标准96PIN欧式VME J1、J2连接器，从VME J1、J2连接器的电源引脚获取VME标准背板的5V稳压电源；(3)采用LINEAR公司生产的快速瞬态响应、低噪声、LDO稳压器LT1764EQ-3.3实现5V转3.3V；以及16路I/O接口均在VME J2连接器的A排，以signal-GND-signal方式排列，与VME J2背板连接插件的从连接器16路I/O接口一一对应；(4)采用等长布线的方式实现16路I/O信号传输具有相同延时；(5)采用TEXAS INSTRUMENTS公司生产的两片高可靠性I/O电平切换芯片74ALVC164245分别实现8路I/O信号的电平转换；其中多功能接口插件的I/O信号电平设计为3.3V；VME J2背板连接器的I/O信号电平设计为5V，以增强抗干扰性。
所述的光信号型输入接口插件3主要功能是用来接入外部16路光信号，更具体的是主要用于将多模光纤传输的16路光信号接入VMEJ2背板的从连接器，主要传输链路：光信号→转为TTL信号→光信号型输入接口插件3VME J2连接器I/O接口→机箱VME J2背板从连接器→机箱VME J2背板主连接器→主逻辑插件4VME J2连接器I/O接口→主逻辑插件4；其实现的方法和技术要素主要是，采用AgilentTechnologies公司生产的16个光信号接收器件HFBR-2412RX分别接收多模光纤输入的16路光信号，采用π型滤波，获取TTL信号；根据快速机器保护需求及联锁冗余设计原则，将该模块进行逻辑定义：当多模光纤输入处于无光状态时，逻辑输入信号电平为3.3V TTL；当多模光纤输入处于有光状态时，逻辑输入信号电平为0V TTL；将获取的16路TTL信号与VME J2连接器的16路I/O接口一一对应，发送至VMEJ2背板连接器。
所述的光信号型输出接口插件2主要功能是用来输出16路光信号，更具体的是主要用于将机箱VME J2背板从连接器的16路I/O信号以光信号输出，主要传输链路：主逻辑插件4→主逻辑插件4VME J2连接器I/O接口→机箱VME J2背板主连接器→机箱VME J2背板从连接器→插件VME J2连接器I/O接口→转为TTL信号→光信号；其实现的方法和技术要素主要是，采用ST Microelectronics公司生产的16片74ACT00分别接收VME J2连接器的16路I/O信号，每一路I/O信号独立经过三级逻辑“与”门驱动后，生成TTL信号；其中16路TTL信号分别驱动Agilent Technologies公司生产的16路光信号发送器HFBR-1414TX，以实现16路光信号输出；根据快速机器保护需求及联锁冗余设计原则，将该模块进行逻辑定义：当逻辑输出信号为5V TTL信号时，光信号发送器输出处于无光状态；当逻辑输出信号为0V TTL信号时，光信号发送器输出处于有光状态。
所述的触点信号型输入接口插件5主要功能是用来输入16路24V触点型信号，更具体的是主要用于将电缆传输的16路24V触点信号接入机箱VME J2背板的从连接器，主要传输链路：触点信号→转为TTL信号→触点信号型输入接口插件5VME J2连接器I/O接口→机箱VME J2背板从连接器→机箱VME J2背板主连接器→主逻辑插件4VMEJ2连接器I/O接口→主逻辑插件4；其实现的方法和技术要素主要是，首先是采用Vishay Siliconix公司生产的4个5V转24V电源模块RN0524S分别产生4个稳定的24V电压源，每一个稳定的24V电压源为4路触点信号提供输出电压；其次是采用phoenix公司生产的4个PCB板级接收器件IC 2,5/8-GF-5,08–1825187为触点型信号接口器件，每一个接口器件负责4路触点型信号输入，4路触点型信号共用一个输出电源；还有就是采用Fairchild Semiconductor公司生产的16路光信号接收器件FOD060L分别接收16路触点信号，FOD060L输入逻辑属于CMOS逻辑，逻辑翻转的触发电平为12V，解决因长距离线缆传输引入的误触发问题；以及采用π型滤波，获取3.3VTTL信号；根据快速机器保护需求及联锁冗余设计原则，将该模块进行逻辑定义：当外接触点输入处于断开状态时，逻辑输入信号电平为3.3VTTL；当外接触点输入处于闭合状态时，逻辑输入信号电平为0V TTL。由于高速光耦接收器FOD060L输入端口有正负极性，因此在实施时，需要严格注意。
所述的触点信号型输出接口插件6主要功能是用来输出16路触点信号，更具体的是主要用于将机箱VME J2背板从连接器的16路I/O以触点信号输出，主要传输链路：主逻辑插件4→主逻辑插件4VMEJ2连接器I/O接口→机箱VME J2背板主连接器→机箱VME J2背板从连接器→插件VME J2连接器I/O接口→转为TTL信号→触点信号；其实现的方法和技术要素主要是，首先是采用Micro Electronics公司生产的16个NPN型三极管8050分别接收VMEJ2连接器的16路I/O信号，每一路I/O信号独立经过三级管的基级，集电极输出5V TTL信号逻辑电平；其次是采用Panasonic Semiconductor公司生产的16路高速光耦发送器AQV214分别接收16路三极管集电极输出的5VTTL信号，实现16路触点信号输出；根据快速机器保护需求及联锁冗余设计原则，将该模块进行逻辑定义：当逻辑输出信号电平为5VTTL时，触点输出处于断开状态；当逻辑输出信号电平为0V TTL时，触点输出处于闭合状态；由于高速光耦发送器AQV214输出端口有正负极性，因此在实施时，需要严格注意。
所述的5V/3.3V TTL信号型输入接口插件的主要功能是输入16路5V/3.3V TTL电信号，更具体的是主要用于将50Ω同轴线传输的16路光信号接入机箱VME J2背板从连接器，主要传输链路：TTL信号→转为TTL信号→TTL信号输入型接口插件VME J2连接器I/O接口→机箱VME J2背板从连接器→机箱VME J2背板主连接器→主逻辑插件4VME J2连接器I/O接口→主逻辑插件4；其实现的方法和技术要素主要是，首先是采用LEMO公司生产的16个单底座EPL.00.250.NTN分别接收16路电信号；其次是采用串行端接方式实现阻抗匹配，提高信号完整性；还有就是采用FairchildSemiconductor公司生产的16路高速电信号接收器件NC7NZ34分别接收16路电信号的输入；根据快速机器保护需求及联锁冗余设计原则，将该模块进行逻辑定义：当外接入的电信号处于5V/3.3V TTL状态时，逻辑输入信号电平为3.3VTTL；当外接入的电信号处于0V TTL状态时，逻辑输入信号电平为0V TTL。
所述的5V/3.3V TTL信号型输出接口插件的主要功能是输出16路5V/3.3V TTL电信号，更具体的是主要用于将机箱VME J2背板从连接器的16路I/O以TTL信号输出，主要传输链路：主逻辑插件4→主逻辑插件4VME J2连接器I/O接口→机箱VME J2背板主连接器→机箱VME J2背板从连接器→插件VME J2连接器I/O接口→转为TTL信号→TTL信号；其实现的方法和技术要素主要是，首先是采用LEMO公司生产的16个单底座EPL.00.250.NTN分别发送16路电信号；其次是采用串行端接方式实现阻抗匹配，提高信号完整性；还有就是采用Fairchild Semiconductor公司生产的16路高速电信号驱动芯片NC7NZ34分别提高16路电信号的输出电流；根据快速机器保护需求及联锁冗余设计原则，将该模块进行逻辑定义：当逻辑输出信号电平为5V TTL时，电信号输出处于5V/3.3V TTL状态；当逻辑输出信号电平为0V TTL时，电信号输出处于0V TTL状态。
一种用于加速器时序系统及快速机器保护系统的一体化系统架构实现一体化的设计和实现原理是：采用一个标准7槽VME机箱1，从下到上，依次插入1块配有VME5500插件的VME控制器7、2块多功能接口插件、1块主逻辑插件4、3块多功能接口插件，其中，所述的多功能接口插件包括六种类型：光信号型输入接口插件3、光信号型输出接口插件2、触点信号型输入接口插件5、触点信号型输出接口插件6、5V/3.3V TTL信号型输入接口插件、5V/3.3VTTL信号型输出接口插件，可以根据实际需求任意选择、搭配。另外，主逻辑插件4的外接射频信号端口接入射频信号，光信号型插件输入/输出端口接入多模光纤，触点信号型插件输入/输出端口接入普通线缆，控制器VME5500网络端口接入PC机网络端口。
一种用于加速器时序系统及快速机器保护系统的一体化系统架构实现时序系统的设计和实现原理是：根据中小型加速器对时序系统需求，时序信号的频率、脉宽、延时在线实时可调，且对调节范围和精度有一定的要求，另外，时序信号需与射频信号同步；其中主逻辑插件4利用AD9515芯片将外接入信号如324MHz射频信号4分频为81MHz方波差分时钟信号，经阻抗匹配后传输至FPGA的全局时钟引脚，采用计数方式生成一系列时序信号，该时序信号与射频信号同步；然后自定义16路时序信号，对每一路时序信号设置7个16bit的寄存器，分别记为：使能寄存器、频率寄存器A、频率寄存器B、脉宽寄存器A、脉宽寄存器B、延时寄存器A、延时寄存器B，上述7个寄存器定义及使用说明如下：使能寄存器值为0，表示时序信号不输出，反之表示时序信号输出；频率寄存器A设置时序信号的输出频率，调节步长：1Hz，调节范围：0～65kHz；频率寄存器B设置时序信号的输出频率，调节步长：1Hz，调节范围：65kHz～81MHz；脉宽寄存器A调节时序信号的脉宽，调节步长：12.3ns，调节范围：0～65535*12.3ns；脉宽寄存器B调节时序信号的脉宽，调节步长：806us，调节范围：806～65535*806us；延时寄存器A调节时序信号的延时，调节步长：12.3ns，调节范围：0～65535*12.3ns；延时寄存器B调节时序信号的延时，调节步长806us，可调节范围：806～65535*806us；通过在线实时设置上述7个寄存器，使得时序信号的频率、脉宽、相互间的延时满足加速器运行实际需求。
一种用于加速器时序系统及快速机器保护系统的一体化系统架构实现快速机器保护系统的设计和实现原理是：根据中小型加速器对快速机器保护系统物理需求，实现了快速收集各设备工作状态信号并实时监测，当故障出现时，经过快速逻辑处理后，及时发出停相关设备的时序及功率许可信号，等确认不再出束后，再同步恢复相关设备的时序和功率信许可信号。具体的运行方案如下：
(1)光信号型输入接口插件3可同时/独立接入16路光信号；光信号型输出接口插件2可同时/独立输出16路光信号；触点信号型输入接口插件5可同时/独立接入16路触点型联锁信号；触点信号型输出接口插件6可同时/独立输出16路触点联锁信号；3.3V/5V TTL信号输入型接口插件可同时/独立接入16路TTL型联锁信号；3.3V/5VTTL信号输出型接口插件可同时/独立输出16路TTL型信号。
(2)将所有涉及联锁设备的光输入信号都一一接入光信号型输入接口插件3；将所有涉及联锁设备的光输出信号都一一从光信号型输出接口插件2接出；将所有涉及联锁设备的触点输入信号都一一接入触点信号型输入接口插件5；将所有涉及联锁设备的触点型输出信号都一一从-触点信号型输出接口插件6接出；将所有涉及联锁设备的3.3V/5V TTL输入信号都一一接入TTL信号型输入接口插件；将所有涉及联锁设备的3.3V/5V TTL输出信号都一一从TTL信号型输出接口插件接出。
(3)为了提高运行效率，定义并开发两种停束保护模式：永久性停束保护模式和瞬时停束保护模式；永久性停束保护模式主要针对当联锁设备发生永久性故障时，系统及时发出停相关设备的时序和功率许可信号，等确认无束流输出时，再同步恢复相关设备的时序和功率许可信号，等设备的故障修理好后，再出束。瞬时性停束保护模式主要针对因高压打火瞬时处入故障状态后能够迅速恢复正常状态的高压高功率设备，当故障状态发生时，先发出停相关设备的时序和功率许可信号，等真空恢复后，再同步恢复相关设备的时序和功率许可信号，继续出束。
(4)为了防止设备联锁信号长线传输干扰，针对触点型信号联锁输入特点，采用板载100MHz时钟以10ns为时间颗粒实时监测，先进行2ms数字滤波，确认是否为故障信号，如一旦确认，则立刻执行永久性停束保护模式；针对光信号联锁输入特点，采用板载100MHz时钟以10ns为时间颗粒实时监测，先进行100ns数字滤波，确认是否为故障信号，如一旦出现故障，先执行瞬时停束保护模式，并同时监测故障持续时间，如果故障持续时间不超过5s，则同步恢复相关设备的时序和功率许可信号，如果故障持续时间超过5s，则执行永久停束保护模式。
(5)快速机器保护系统时间开销主要包括接入联锁信号传输链路耗时、主逻辑插件4逻辑判别耗时、执行联锁信号传输耗时等。以光信号联锁输入信号为例，接入传输链路主要取决于联锁设备本地到光信号型输入接口插件3的多模光纤长度；执行传输链路主要取决于光信号型输出接口插件2到停时序涉及的联锁设备的多模光纤长度。由于中小型加速器设备分布适中或较小，考虑光纤布线的弯折，整个传输光纤大约在200米，以光纤传输速度5ns/s计算，总的传输链路耗时大约1us；整个信号链路主要包括：光信号→转为TTL信号→插件VME J2连接器I/O接口→机箱VME J2背板从连接器→机箱VME J2背板主连接器→主逻辑插件4信号逻辑处理→主逻辑插件4VME J2连接器I/O接口→机箱VME J2背板主连接器→机箱VME J2背板从连接器→插件VME J2连接器I/O接口→转为TTL信号→光信号等，总耗时大约1us；因此，总的保护逻辑时间开销大约为2us，与普通型PLC保护耗时ms量级相比，能够实现快速机器保护的物理需求。
Claims (8)
1.加速器时序及快速机器保护一体化系统的主逻辑插件，其特征在于：所述的一体化系统架构的主要硬件包括VME机箱、VME控制器、VME J2背板连接插件、主逻辑插件和多功能接口插件，所述的VME机箱采用国际标准架构，VME机箱上安装有电源；所述的VME控制器采用VME5500插件；所述的主逻辑插件采用标准6U VME插件尺寸，并采用Xilinx公司生产的XC6SLX100T-2FGG900C为Xilinx FPGA逻辑芯片，该逻辑芯片附有可编程逻辑资源，主逻辑插件中的辅助模块/接口主要包括多种电压模块、板载100MHz晶振接口、VME总线接口、VMEJ2自定义80路I/O接口、高速光纤收发接口、外部射频信号输入接口；所述的VME J2背板连接插件用于反扣VME背板，使得主逻辑插件与多功能接口插件能够通过该插件最多可以80路I/O信号交互；
将VME机箱第4槽位连接器定义为主连接器，其余五个槽位为从连接器；主连接器的80路I/O接口分布在A、C、D、Z四排，其中连接在C排的信号，以signal-signal方式排列，连接在A、D、Z三排的信号，以signal-GND-signal方式排列；主连接器的80路I/O接口与主逻辑插件(4)VME J2的80路I/O接口一一对应，通过设置主逻辑插件I/O端口传输方向，使得80路I/O信号能够自由交互。
2.根据权利要求1所述的加速器时序及快速机器保护一体化系统的主逻辑插件，其特征在于：所述的主逻辑插件上设置有5V/12V外接电源输入接口。
3.根据权利要求1所述的加速器时序及快速机器保护一体化系统的主逻辑插件，其特征在于：所述的主逻辑插件上设置有一个100MHz晶振，两个射频信号处理芯片AD9515，二个96PIN标准VME连接器、VME J280路I/O接口、8个LED。
4.根据权利要求1所述的加速器时序及快速机器保护一体化系统的主逻辑插件，其特征在于：由于主逻辑插件具有两种外接电源输入接口，VME机箱联调时，从VME背板取5V电源供电；实验室单板调试时，取12V独立电源供电。
5.根据权利要求3所述的加速器时序及快速机器保护一体化系统的主逻辑插件，其特征在于：所述的100MHz晶振主要用于主逻辑插件单板逻辑调试和心跳功能实现。
6.根据权利要求3所述的加速器时序及快速机器保护一体化系统的主逻辑插件，其特征在于：所述的两个射频信号处理芯片AD9515主要用于将外部接入信号转为时钟信号，便于FPGA接收并传输至全局时钟链，以全局时钟为参考信号，采用计数方式生成的系列时序信号与外部接入的射频信号同步，满足加速器调试和运行时的时序需求。
7.根据权利要求3所述的加速器时序及快速机器保护一体化系统的主逻辑插件，其特征在于：所述的两个96PIN标准VME连接器，VME J1连接器实现VME总线数据读取和5V电源供电，VME J2连接器实现80路I/O信号与FPGA I/O引脚一一对应；VME J2连接器的80路I/O信号通过五个74ALVC164245芯片的连接至FPGA I/O引脚，通过FPGA主逻辑独立配置每一片74ALVC164245芯片的输入/输出模式，实现80路I/O信号的接收/发送，满足时序系统和快速机器保护系统物理需求。
8.根据权利要求3所述的加速器时序及快速机器保护一体化系统的主逻辑插件，其特征在于：所述的8个LED主要用于在系统调试及运行时，FPGA寄存器状态实时显示。
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