KR101297683B1 - 동기 클록 신호의 조정을 위한 장치 및 방법 - Google Patents

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Abstract

동기 클록 신호는 동기 클록 신호에 대하여 반 사이클만큼 딜레이되는 오프셋 클록 신호 전에 데이터 신호의 전이가 일어났다면, 동기 클록 신호에서 딜레이를 감소키키므로서 데이터 신호에 대하여 조정할 수 있다. 동기 클록 신호는 데이터 신호의 전이가 오프셋 동기 클록 신호의 펄스 후에 일어났다면 딜레이될 수 있다.
Figure R1020087007071
동기 클록 신호, 사이클, 오프셋 동기 클록, 데이터 신호, 래칭 회로, 래치 데이터 상태, 비교 회로, 딜레이 회로

Description

동기 클록 신호의 조정을 위한 장치 및 방법{METHOD AND APPARATUS FOR ADJUSTMENT OF SYNCHRONOUS CLOCK SIGNALS}
본 발명은 타이밍 신호의 조정에 관한 것이다.
데이터 신호로 전송되는 정보는 데이터 신화와 연관되어 있는 클록 신호가 데이터 신호에 대하여 적절하게 타이밍이 맞추어지지 않으면 잃을 수 있다. 전자 타이밍 장비와 같은 일정한 장비는 피시험 디바이스와 같은 디바이스의 데이터 신화와 정렬될 수 있는 동기 클록 신호를 제공할 수 있다. 이들 동기 클록 신호가 디바이스의 외부 장비에 의해 제공되므로, 가끔 클록 신호는 디바이스에 의해 제공된 데이터 신호와 오정렬될 수 있다. 동기 클록 신호의 오정렬은 매우 고속의 데이터 신호와 클록 신호가 사용될 때 특히 문제가 될 수 있다.
또 다른 장치는 디바이스로부터 데이터 신호에 따라 소스-동기 클록 신호를 수신하는 일정한 장비를 가지는 것이다. 소스-동기 클록 신호는 일반적으로 이들과 관련되어 있는 데이터 신호와 오정렬되지 않는다. 하지만, 클록 신호가 관련된 데이터 신호와 비교될 필요가 있는 일정한 장비에서 복수의 채널 각각에 소스-동기 클록 신호와 통신하는 것은 비효율적이고 그리고 성가신 일이다.
본 발명의 예시된 실시예는 동기 클록 신호와 다른 소스로부터 나오는 데이터 신호로 동기 클록 신호를 정렬하는 방법 및 장치를 제공하는 것이다. 본 발명의 실시예는 예를 들면, 외부 소스로부터 수신되는 데이터 신호와 관련시키기 위해 내부적으로 타이밍이 맞는 동기 클록 신호를 발생하도록 테스트 장비와 같은 장비에 사용될 수 있다.
본 발명의 예시된 실시예는 예를 들면, 데이터 신호의 전이가 오프셋 동기 클록 신호의 펄스 전에 발생된다면, 동기 클록 신호에서 딜레이를 감소시키므로서, 동기 클록 신호를 어드밴싱시키므로서 동기 클록 신호를 조정하는 방법을 제공한다. 오프셋 동기 클록 신호는 동기 클록 신호에 대하여 반 사이클만큼 딜레이된다. 예시된 실시예에서, 동기 클록 신호의 딜레이는 데이터 신호의 전이가 오프셋 동기 클록 신호의 펄스 후에 발생한다면 증가할 수 있다.
본 발명의 다른 예시된 실시예는 동기 클록 신호를 제공하는 방법을 제공한다. 예시된 실시예에서, 동기 클록 신호는 오프셋 클록 신호를 제공하도록 반 사이클만큼 오프셋될 수 있다. 데이터 신호는 제 1 상태를 제공하도록 동기 클록 신호의 펄스로 래칭될 수 있다. 데이터 신호는 예를 들면, 제 2 상태를 제공하도록 동기 클록 신호의 다음 펄스와 같은, 다른 펄스로 래칭될 수 있다. 데이터 신호는 제 3 데이터 상태를 제공하도록 오프셋 클록 신호의 펄스로 래칭될 수 있다. 동기 클록 신호의 딜레이는 제 1 상태가 제 2 상태와 다르고 그리고 제 1 상태가 제 3 상태와 같다면, 감소할 수 있다. 동기 클록 신호의 딜레이는 제 1 상태가 제 2 상태와 다르고 그리고 제 1 상태가 제 3 상태와 다르다면, 증가할 수 있다.
본 발명의 다른 예시된 실시예는 동기 클록 신호를 구비하는 장치를 제공한다. 예시된 장치는 데이터 신호, 동기 클록 신호 그리고 오프셋 동기 클록 신호를 수신하는 래칭 회로를 포함하고 있다. 예시된 장치는 래칭 회로와 통신하는 비교 회로를 더 포함하고 있다. 비교 회로는 제 1 상태에 상응하는 래치 데이터 상태, 예를 들면, 제 2 상태와 상응하는 이전 래치 데이터 상태와 같은, 다른 래치 데이터 상태, 그리고 래칭 회로로부터 제 3 상태에 상응하는 오프셋 래치 데이터 상태를 수신한다. 예시된 장치는 비교 회로와 통신하는 제어가능한 딜레이 회로를 더 포함하고 있다. 제어가능한 딜레이 회로는 동기 클록 신호를 수신하고 그리고 제 1 상태가 제 2 데이터 상태와 다르다면 제 2 상태가 제 3 상태와 같은지 또는 다른지에 따라 동기 클록 신호에서 딜레이를 변경한다. 특정 실시예에서, 제어가능한 딜레이 회로는 제 1 상태가 제 2 상태와 다르다면 제 3 상태가 제 1 상태와 같은지 또는 다른지에 따라 동기 클록 신호에서 딜레이를 변경한다.
본 발명은 첨부 도면을 참조하여 아래 설명과 예시된 실시예로부터 충분히 이해될 것이다.
도 1 내지 도 3은 본 발명의 예시된 실시예에 따라서 데이터 신호, 동기 클록 신호 그리고 오프셋 클록 신호의 타이밍 다이어그램이다.
도 4는 본 발명의 예시된 실시예에 따라서 동기 클록 신호의 타이밍을 조정하는 방법의 프로세스 플로우 다이어그램이다.
도 5는 본 발명의 예시된 실시예에 따라서 동기 클록 신호를 제공하기 위한 장치의 개략적인 블록 다이어그램이다.
도 6은 본 발명의 예시된 실시예에 따라서 동기 클록 신호를 제공하기 위한 장치의 개략적인 블록 다이어그램이다.
도 7은 본 발명의 대체 실시예에 따라서 고속 동기 클록 신호를 제공하기 위한 장치의 개략적인 블록 다이어그램이다.
본 발명의 예시된 실시예는 데이터 신호, 동기 클록 신호 그리고 오프셋 클록 신호를 참조하여 설명된다. 데이터 신호, 동기 클록 신호 그리고 오프셋 클록 신호의 상대 타이밍을 도시하는 타이밍 다이어그램이 도 1 내지 도 3에 나타나 있다. 도 1을 참조하면, 동기 클록 신호(10)는 데이터 신호(18)의 데이터 사이클(16)에 상응하는 기간(14)을 가질 수 있는 동기 클록 펄스(12)의 트레인을 포함하고 있다. 오프셋 클록 신호(20)는 동기 클록 신호와 동일한 기간(14)을 가지지만 동기 클록 펄스(12)로부터 절반 기간(예를 들면, 데이터 사이클(16)의 절반) 만큼 오프셋되어 있는 오프셋 클록 펄스(22)의 트레인을 포함하고 있다. 도 1에 도시된 신호는 동기 클록 펄스(12)가 각각의 데이터 사이클(16)의 센터에서 발생되어야 하는 이상적인 타이밍을 나타낸다(예를 들면, 타임(A)에서). 도 1에 도시된 이상적인 표현에서, 데이터 신호(18)의 임의의 전이는 오프셋 클록 펄스(22)와 동시에 발생되어야 한다(예를 들면, 타임(B)에서).
도 2는 시스템에서 데이터 신호, 동기 클록 신호 그리고 오프셋 클록 신호를 예시하는 타이밍 다이어그램인데, 동기 클록 펄스(12)는 각각의 데이터 사이클의 센터에서 발생하지 않는다. 오히려, 도 2에서 동기 클록 펄스(12)는 각각의 데이터 사이클의 센터보다 일찍 발생한다. 이러한 조기에 일어나는 동기 클록 신호(10)의 경우에, 오프셋 클록 신호(20)는 일찍 일어나고 그리고 오프셋 펄스(22)는 데이터 신호(18)의 전이와 동시에 발생하지 않는다. 본 발명의 예시된 실시예에서, 데이터 신호(18)에서 전이가 발생된다면, 조기 동기 클록 신호는 오프셋 클록 펄스(22)의 타임에서 데이터 신호(18)의 상태가 이전의 동기 클록 펄스(12)의 타임에서 데이터 신호의 상태와 동일하다고 판정하므로서 확인될 수 있다.
도 3은 다른 시스템에서 데이터 신호, 동기 클록 신호 그리고 오프셋 클록 신호 사이의 관계를 예시하는 타이밍 다이어그램인데, 동기 클록 펄스(12)는 각각의 데이터 사이클의 센터에서 발생되지 않는다. 오히려, 도 3에서 동기 클록 펄스(12)는 각각의 데이터 사이클의 센터보다 나중에 발생한다. 나중에 일어나는 이러한 동기 클록 신호(10)의 경우에, 오프셋 클록 신호(20)는 나중에 일어나고 그리고 오프셋 펄스(22)는 데이터 신호(18)의 전이와 동시에 발생하지 않는다. 본 발명의 예시된 실시예에서, 나중의 동기 클록 신호는 오프셋 클록 펄스(22)의 타임에서 데이터 신호(18)의 상태가 이전의 동기 클록 펄스(12)의 타임에서 데이터 신호의 상태와 다르다고 판정하므로서 전이가 데이터 신호(18)에서 발생되면 확인될 수 있다.
본 발명의 예시된 실시예에 따라서 데이터 신호에 대한 동기 클록 신호를 조정하는 방법이 도 4를 참조하여 설명되어 있다. 저장 단계(24)에서, 제 1 동기 클록 펄스(12)의 타임에서 데이터 신호(18)의 상태는 저장된다. 래칭 단계(26)에서, 데이터 신호(18)의 상태는 제 2 동기 클록 펄스(15)의 타임에서 저장된다. 여기에 사용되는 "제 1", "제 2", "제 3" 등은 신호의 최초, 제 2 그리고 제 3 펄스 또는 상태를 나타내는 것이 아니고 서로에 대하여 신호의 어딘가의 펄스 또는 상태를 확인하는데 사용된다. 오프셋 래칭 단계(28)에서, 데이터 신호(18)의 상태는 제 1 동기 클록 펄스(12)와 제 2 동기 클록 펄스(15) 사이에서 발생되는 오프셋 클록 펄스(22)의 타임에서 저장된다.
예시된 실시예에서, 제 1 비교 단계(30)는 제 1 동기 클록 펄스(12)와 제 2 동기 클록 펄스(15) 사이에서 데이터 신호(18)의 전이가 발생하였는지를 판정하기 위해 실행될 수 있다. 제 1 비교 단계(30)에서, 저장 단계(24)에서 저장된 제 1 동기 클록 펄스(12)의 타임에서 데이터 신호(18)의 상태는 래칭 단계(26)에서 저장된 제 2 동기 클록 펄스(15)의 타임에서 데이터 신호(18)의 상태와 비교될 수 있다. 이들 상태가 다르다면, 전이는 발생하고 그리고 제 2 비교 단계(32)는 동기 클록 신호(10)가 일찍 또는 나중에 일어나는지를 판정하기 위해 실행될 수 있다. 이들 상태가 동일하다면, 전이는 발생하지 않는다. 전이가 발생하지 않으면, 제 2 동기 클록 펄스(15)의 타임에서 데이터 신호(18)의 상태는 상기 예시된 실시예의 방법의 다음 반복을 위해 저장 단계(24)에서 저장될 수 있다.
제 2 비교 단계(32)에서, 저장 단계(24)에서 저장된 제 1 동기 클록 펄스(12)의 타임에서 데이터 신호(18)의 상태는 오프셋 래칭 단계(28)에서 저장된 오프셋 클록 펄스(22)의 타임에서 데이터 신호(18)의 상태와 비교될 수 있다. 제 2 비교 단계(32)에서 비교된 상태가 동일하다면, 동기 클록 신호(10)는 일찍 일어나 서 딜레이 단계(34)가 실행되어 동기 클록 신호(10)의 펄스를 데이터 신호(18)의 사이클의 센터와 더욱 밀접하게 정렬한다. 제 2 비교 단계(32)와 비교된 상태가 다르다면, 동기 클록 신호(10)는 나중에 일어나서 어드밴싱 단계(36)가 수행되어 동기 클록 신호(10)의 펄스를 데이터 신호(18)의 사이클의 센터와 더욱 밀접하게 정렬한다. 어느 경우든, 제 2 동기 클록 펄스(15)의 타임에서 데이터 신호(18)의 상태는 상기 예시된 실시예의 방법의 다음 반복에서 사용하기 위해 저장 단계에 저장될 수 있다.
본 발명의 예시적인 실시예에 따라서 데이터 신호에 대한 동기 클록 신호의 타이밍을 조정하기 위한 장치가 도 5를 참조하여 설명된다. 데이터 신호(18), 동기 클록 신호(10) 그리고 오프셋 클록 신호(20)는 래칭 회로(38)에 제공된다. 예시된 실시예에서, 동기 클록 신호(10)는 또한 오프셋 클록 신호(20)를 제공하는 오프셋 회로(40)에 구비된다. 래칭 회로(38)는 동기 클록 신호(10)와 오프셋 클록 신호(20)의 각각의 펄스의 타임에서 데이터 신호(18)의 상태를 저장한다. 예시된 실시예에서, 래칭 회로(38)는 비교 회로(48)와 통신하고 그리고 제 1 동기 클록 펄스(도 1 내지 도 3의 아이템 12)의 타임에서 저장된 데이터 신호(18)의 제 1 상태(42); 제 2 동기 클록 펄스(도 1 내지 도 3의 아이템 15)의 타임에서 저장된 데이터 신호(18)의 제 2 상태(44); 그리고 제 1 동기 클록 펄스(도 1 내지 도 3의 아이템 12)와 제 2 동기 클록 펄스(도 1 내지 도 3의 아이템 15) 사이에서 발생하는 오프셋 클록 펄스(도 1 내지 도 3의 아이템 22)의 타임에서 저장된 데이터 신호(18)의 제 3 상태(46);를 비교 회로(48)에 제공한다.
예시된 실시예에서, 비교 회로(48)는 제어가능한 딜레이 회로(50)와 통신한다. 비교 회로(48)는 제 1 상태(42)가 제 2 상태(44)와 다르고 그리고 제 1 상태(42)가 제 3 상태(46)와 다르다면, 제어가능한 딜레이 회로(50)에 어드밴스 신호(즉, 감소 딜레이 신호)를 보낸다. 비교 회로(48)는 제 1 상태(42)가 제 2 상태(44)와 다르고 그리고 제 1 상태(42)가 제 3 상태(46)와 동일하다면, 제어가능한 딜레이 회로(50)에 리타드 신호(즉, 증가 딜레이 신호)를 보낸다. 예시된 실시예에서, 딜레이 회로(52)는 비교 회로(48)와 제어가능한 딜레이 회로(50) 사이에서 제공되어 이어지는 이전의 어드밴스 및 리타드 신호를 결정하기 위해서 장치에서 신호에 관해서 어드밴스 및 리타드 신호를 충분히 길게 딜레이시킨다.
본 발명의 예시된 실시예에 따라서 데이터 신호에 대하여 동기 클록 신호의 타이밍을 조정하기 위한 장치가 도 6을 참조하여 더 상세히 설명된다. 데이터 신호(18)는 제 1 래치(54)와 제 2 래치(56)의 데이터 입력에 제공된다. 동기 클록 신호(10)는 제 1 래치(54), 제 3 패치(58), 제 4 래치(68), 제 5 래치(70), 제 6 래치(72) 그리고 제 7 래치(74)의 클록 입력에 제공된다. 동기 클록 신호(10)는 또한 제 2 래치(56)의 클록 입력에 오프셋 동기 클록 신호(20)를 제공하도록 반 사이클(16) 만큼 동기 클록 신호(10)를 오프셋하는 오프셋 회로(75)를 제공한다. 제 1 래치(54)의 출력은 제 3 래치(58)의 입력으로서 제공되어 제 3 래치(58)는 동기 클록 신호(10)의 이전의 사이클(16)에서 제 1 래치(54)에 저장된 상태를 저장한다.
제 3 래치(58)의 출력은 제 1 배타적 OR 게이트(60)(이하 "XOR 게이트"라 한다)의 하나의 입력에 그리고 제 2 XOR 게이트(62)의 하나의 입력에 제 1 상태를 제 공한다. 제 2 래치(56)는 제 2 XOR 게이트(62)의 다른 입력에 제 3 상태를 제공한다. 제 1 래치(54)는 제 1 XOR 게이트(60)의 다른 입력에 제 2 상태를 제공한다.
제 1 XOR 게이트(60)의 출력은 제 1 상태가 제 2 상태와 다르면, 즉 제 1 동기 클록 펄스(12)와 제 2 동기 클록 펄스(15) 사이에서 데이터 신호 전이가 발생하면 표명된다(도 1 내지 도 3). 따라서, 예시된 실시예에서, 제 1 XOR 게이트(60)는 전이 인디케이터 신호를 제공한다. 제 1 XOR 게이트(60)의 출력은 제 1 AND 게이트(64)의 하나의 입력에 그리고 제 2 AND 게이트(66)의 하나의 입력에 제공된다.
제 2 XOR 게이트(62)는 제 1 상태가 제 3 상태와 다를 때 표명되는 비반전(non-inverted) 출력과 제 1 상태가 제 3 상태와 같을 때 표명되는 반전 출력을 가지고 있다. 당업자라면 반전 출력과 비반전 출력을 가진 제 2 XOR 게이트(62)와 같은 XOR 게이트는 표준 신호 출력 XOR 게이트의 출력에 연결되는 인버터의 양측에 연결을 제공하므로서 구성될 수 있다.
예시된 실시예에서, 제 2 XOR 게이트(62)의 비반전 출력은 제 1 AND 게이트(64)에 입력으로서 제공된다. 예시된 실시예에서, 제 2 XOR 게이트(62)의 반전 출력은 제 2 AND 게이트(66)에 입력으로서 제공된다. 따라서, 제 1 AND 게이트(64)의 출력은 제 1 상태와 제 2 상태가 다르면, 즉 전이가 발생하면, 그리고 제 1 상태와 제 3 상태가 다르면, 즉 동기 클록 신호(10)가 나중에 일어날 때, 표명된다. 제 1 AND 게이트(64)의 표명된 출력은 그러므로 클록 어드밴스 신호로서 사용될 수 있어서 동기 클록 신호(10)에서 딜레이를 감소시킨다. 제 2 AND 게이트(66)의 출력은 제 1 상태와 제 3 상태가 다르면, 즉 전이가 발생하면, 그리고 제 1 상 태와 제 3 상태가 같으면, 즉 동기 클록 신호(10)가 일찍 일어날 때 표명된다. 제 2 AND 게이트(66)의 표명된 출력은 그러므로 클록 딜레이 신호로서 사용될 수 있어서 동기 클록 신호(10)에서 딜레이를 증가시킨다.
예시된 실시예에서, 제 1 AND 게이트(64)의 출력은 제 4 래치(68)에 입력으로서 제공된다. 제 2 AND 게이트(66)의 출력은 제 5 래치(70)에 입력으로서 제공된다. 제 4 래치(68)의 출력은 제 6 래치(72)에 입력으로서 제공된다. 제 5 래치(70)의 출력은 제 7 래치(74)에 입력으로서 제공된다. 제 4, 제 5, 제 6 및 제 7 래치(68,70,72,74)는 모두 동기 클록 신호(10)에 의해 클록되고 그리고 XOR 게이트(60,62)와 AND 게이트(64,66)가 정작되고 그리고 XOR 게이트(60,62) 그리고 AND 게이트(64,66)에 의해 실행된 비교가 다음의 오프셋 펄스가 도달하기 이전에 발생하는 것을 보장하도록 타이밍이 맞추어져 있는 출력을 제공하여 제 1 및 제 2 동기 클록 펄스((도 1 내지 도 3의 아이템 12 및 15) 사이에서 발생하는 적절한 오프셋 클록 펄스도 1 내지 도 3의 아이템 22)가 비교에 사용된다.
제 6 래치(72)의 출력은 동기 클록 신호(10)를 제공하는 클록 신호(78)와 통신하는 제어가능한 딜레이 회로(76)에 어드밴스 신호, 즉 감소 딜레이 신호를 제공하고, 그리고 표명될 때, 동기 클록 신호(10)를 어드밴스시킨다. 제 7 래치(74)의 출력은 제어가능한 딜ㄹ 회로(76)에 딜레이 신호로서 제공하고, 그리고 표명될 때, 동기 클록 신호(10)를 딜레이시킨다.
고주파 동기 클록 신호를 위한 타이밍 조정을 제공하는 본 발명의 다른 예시적인 실시예가 도 7을 참조하여 설명된다. 여기에 예시된 실시예에서, 2 GHz와 같 은, 동기 클록 신호는 예를 들면, 클록 분할기 회로에 의해, 예를 들면, 4개의 8 GHz와 같은, 복수의 시프트된 동기 클록 신호로 나누어진다. 래칭 회로(38), 오프셋 회로(40), 비교 회로(42) 그리고 딜레이 회로(52)는 도 5 및 도 6을 참조하여 여기에서 설명되는 바와 같이, 복수의 시프트된 동기 클록 신호의 각각을 위해 제공된다. 본 실시예에서, 증가 및 감소 신호는 복수의 동기 클록 신호의 각각과 연관된 딜레이 회로(52)와 비교 회로(42)에 의해 제공된다. 증가 및 감소 신호는 추가 및 비교 회로(80)에 의해 균형잡히는데, 이 회로는 추가 및 비교 회로(80)에 의해 수신된 증가 신호의 수가 추가 및 비교 회로(80)에 의해 수신된 감소 신호의 수보다 더 많거나 또는 더 작은지에 따라 2GHz 클록 신호와 통신하는 제어가능한 딜레이 신호(도시 생략)에 증가 및 감소 신호를 제공한다. 그러므로, 본 실시예는 고주파 데이터 신호와 자체적으로 센터가 맞는 고주파 동기 클록 신호를 제공한다.
본 발명의 예시적인 실시예를 예를 들면, 래치, 래칭 회로, 그리고 시프트 레지스터를 통해서 전체적으로 설명하였지만, 당업자라면 여러 가지 다른 타입의 회로, 예를 들면, 레지스터, 플립 플롭, 메모리 등이 본 발명의 범위를 벗어나지 않고 래치, 래칭 회로 및/또는 시프트 레지스터 대신에 사용될 수 있다는 것을 이해할 것이다.
타이밍 펄스가 동기 클록 펄스의 센터 및 오프셋 클록 펄스의 센터를 참조하여 도 1 내지 도 3에서 전체적으로 설명되고 도시되었지만, 당업자라면 여러 가지 회로가 클록 펄스의 상승 에지 또는 하강 에지에서 클로킹 소자에 의해 작동된다는 것을 이해할 것이다. 그러므로, 클록 신호와 동기 클록 신호의 정렬은 본 발명의 범위 내에서 클록 신호의 상승 및 하강 에지에 응답하는 디바이스를 수용하기 위해서 도 1 내지 도 3에 도시된 것과 다를 수 있다.
본 발명의 예시된 실시예가 데이터 신호 및 동기 클록 신호의 관점에서 전체적으로 설명되었지만, 당업자라면 데이터 신호는 여러 가지 신호 타입을 포함하고 그리고 예를 들면, 테스트 장비에 의해 데이터로서 처리될 수 있는 클록 신호를 포함할 수 있다. 클록 신호와 관련된 실제로 임의의 타입의 바이너리 신호가 본 발명의 범위를 벗어나지 않고 여기에 설명한 데이터 신호 대신에 사용될 수 있다.
본 발명의 예시된 실시예가 동기 클록 신호를 어드밴스 또는 리타드시킬지를 결정하기 위해서 이전의 동기 클록 펄스(도 1 내지 도 3의 아이템12)의 타임에서 데이터 신호의 제 2 상태를 오프셋 클록 펄스(도 1 내지 도 3의 아이템 22)의 타임에서 데이터 신호의 제 3 상태를 비교하는 관점에서 전체적으로 설명하였지만, 당업자라면 본 발명의 범위 내에서 동기 클록 신호를 리타드 또는 어드밴스시킬지 결정하기 위해서 동기 클록 펄스(도 1 내지 도 3의 아이템 15)의 타임에서 취한 데이터 신호의 제 1 상태는 오프셋 클록 펄스(도 1 내지 도 3의 아이템 22)의 타임에서 취한 데이터 신호의 제 3 상태와 비교될 수도 있다.
본 발명의 예시된 실시예는 반 데이터 사이클, 동기 클록 신호의 반 사이클 또는 반 데이터 사이클 만큼 오프셋되어 있는 오프셋 클록 신호의 관점에서 전체적으로 설명하였지만, 당업자라면 데이터 사이클의 배수 또는 데이터 사이클의 분수와 같은 다른 양만큼 동기 클록 신호로부터 오프셋 되어 있는 오프셋 신호가 본 발명의 범위 내에서 동기 클록 신호를 어드밴스 또는 리타드시키는지 검출하는데 사 용하기 위해 계획할 수 있다.
따라서, 본 발명의 예시된 실시예는 데이터 신호에 대하여 정밀하게 타이밍이 맞추어진 클록 신호를 제공하는데 사용될 수 있는 방법 및 장치를 제공한다. 여기에 설명된 방법 및 장치는 관련된 데이터 신호에 대하여 클록 신호를 연속적으로 조정하여 클록 신호는 전자 테스트 장비와 같은 장비에서 소스-동기 클록 신호 대신에 사용될 수 있다.
또한 여러 가지 수정이 여기에 설명된 실시예에 이루어질 수 있다는 것도 이해될 것이다. 그러므로, 상기 설명은 본 발명을 제한하는 것이 아니고 여러 가지 실시예의 단지 예시에 불과하다. 당업자는 첨부된 청구범위의 사상 및 범위 내에서 다른 수정을 계획할 수 있다.

Claims (20)

  1. 동기 클록 신호를 조정하는 방법에 있어서,
    동기 클록을 반 사이클만큼 딜레이시킴으로써 발생되는 오프셋 동기 클록의 펄스 이전에 데이터 신호의 전이가 이루어진다면, 제어가능한 딜레이 회로가 동기 클록 신호의 딜레이를 감소시키는 단계; 그리고
    오프셋 동기 클록의 펄스 이후에 데이터 신호의 전이가 이루어진다면, 제어가능한 딜레이 회로가 동기 클록 신호의 딜레이를 증가시키는 단계;를 포함하고 있는 것을 특징으로 하는 동기 클록 신호를 조정하는 방법.
  2. 제 1 항에 있어서, 비교 회로가 데이터 신호의 제 1 상태를 데이터 신호의 제 2 상태와 비교하는 단계;
    비교 회로가 데이터 신호의 제 3 상태를 데이터 신호의 제 1 상태와 비교하는 단계;를 더 포함하고,
    데이터 신호의 제 1 상태는 동기 클록 신호의 제 1 동기 클록 펄스와 일치하고, 데이터 신호의 제 2 상태는 동기 클록 신호의 제 2 동기 클록 펄스와 일치하며,
    데이터 신호의 제 3 상태는 오프셋 동기 클록 펄스와 일치하고,
    데이터 신호의 제 1 상태가 데이터 신호의 제 2 상태와 같지 않으면 딜레이가 변경되는 것을 특징으로 하는 동기 클록 신호를 조정하는 방법.
  3. 제 2 항에 있어서, 데이터 신호의 제 1 상태와 제 2 상태 중 나중의 것이 데이터 신호의 제 3 상태와 같지 않으면 딜레이는 증가되고; 그리고
    데이터 신호의 제 1 상태와 제 2 상태 중 나중의 것이 데이터 신호의 제 3 상태와 같으면 딜레이는 감소되는 것을 특징으로 하는 동기 클록 신호를 조정하는 방법.
  4. 제 2 항에 있어서, 제 1 동기 클록 펄스와 제 2 동기 클록 펄스는 인접한 것을 특징으로 하는 동기 클록 신호를 조정하는 방법.
  5. 제 1 항에 있어서, 데이터 신호의 제 1 상태가 데이터 신호의 제 2 상태와 같지않으면, 제1 배타적 OR 게이트가 전이 인디케이터 신호를 제1 AND 게이트 및 제2 AND 게이트에 제공하는 단계;
    데이터 신호의 제 3 상태가 데이터 신호의 제 1 상태와 같지않으면, 제2 AND 게이트가 클록 딜레이 신호를 래칭 회로에 제공하는 단계; 그리고
    데이터 신호의 제 3 상태가 데이터 신호의 제 1 상태와 같으면, 제1 AND 게이트가 클록 어드밴스 신호를 래칭 회로에 제공하는 단계;를 더 포함하고,
    데이터 신호의 제 1 상태는 동기 클록 신호의 제 1 동기 클록 펄스와 일치하고, 데이터 신호의 제 2 상태는 동기 클록 신호의 제 2 동기 클록 펄스와 일치하며,
    데이터 신호의 제 3 상태는 제 1 동기 클록 펄스와 제 2 동기 클록 펄스 사이에서 발생하는 오프셋 동기 클록 펄스와 일치하고, 제 1 동기 클록 펄스는 제 2 동기 클록 펄스 이후에 발생하는 것을 특징으로 하는 동기 클록 신호를 조정하는 방법.
  6. 제 5 항에 있어서, 동기 클록 신호의 복수의 사이클에 대하여, 전이 인디케이터 신호를 제공하는 단계, 클록 딜레이 신호를 제공하는 단계, 및 클록 어드밴스 신호를 제공하는 단계,를 반복하는 단계;
    복수의 사이클 상에서, 전이 인디케이터 신호와 클록 딜레이 신호가 전이 인디케이터 신호와 클록 어드밴스 신호보다 더 자주 제공된다면, 제어 가능한 딜레이 회로가 동기 클록 신호에서 딜레이를 증가시키는 단계; 그리고
    복수의 사이클 상에서, 전이 인디케이터 신호와 클록 어드밴스 신호가 전이 인디케이터 신호와 클록 딜레이 신호보다 더 자주 제공된다면, 제어 가능한 딜레이 회로가 동기 클록 신호에서 딜레이를 감소시키는 단계;를 더 포함하는 것을 특징으로 하는 동기 클록 신호를 조정하는 방법.
  7. 동기 클록 신호를 래칭 회로에 제공하는 방법에 있어서,
    오프셋 클록 신호를 래칭 회로에 제공하도록 오프셋 회로가 반 사이클만큼 동기 클록 신호를 오프셋시키는 단계;
    데이터 신호의 제 1 상태를 비교 회로에 제공하도록 래칭 회로가 동기 클록 신호의 펄스로 데이터 신호를 래칭시키는 단계;
    데이터 신호의 제 2 상태를 비교 회로에 제공하도록 래칭 회로가 동기 클록 신호의 제 2 펄스를 래칭시키는 단계;
    데이터 신호의 제 3 상태를 비교 회로에 제공하도록 래칭 회로가 오프셋 클록 신호의 펄스로 데이터 신호를 래칭시키는 단계; 및
    상기 제 1 상태가 상기 제 2 상태와 다르다면, 제어 가능한 딜레이 회로가 동기 클록 신호에서 딜레이를 변경시키는 단계;를 포함하는 것을 특징으로 하는 동기 클록 신호를 제공하는 방법.
  8. 제 7 항에 있어서, 동기 클록 신호의 제 2 펄스는 동기 클록 신호의 제 1 펄스 이전에 발생하고, 그리고
    상기 변경하는 단계는:
    제 1 상태가 제 3 상태와 같으면 동기 클록 신호에서 딜레이를 감소시키는 단계; 그리고
    제 1 상태가 제 3 상태와 다르다면 동기 클록 신호에서 딜레이를 증가시키는 단계;를 포함하는 것을 특징으로 하는 동기 클록 신호를 제공하는 방법.
  9. 동기 클록 신호를 제공하는 장치에 있어서,
    데이터 신호, 동기 클록 신호 그리고 오프셋 동기 클록 신호를 수신하는 래칭 회로;
    래칭 회로와 통신하고, 데이터 신호의 제 1 상태에 상응하는 래치 데이터 상태, 데이터 신호의 제 2 상태에 상응하는 제 2 래치 데이터 상태, 및 데이터 신호의 제 3 상태에 상응하는 오프셋 래치 데이터 상태를 래칭 회로로부터 수신하는 비교 회로; 그리고
    비교 회로와 통신하는 제어가능한 딜레이 회로;를 포함하고 있고,
    제어가능한 딜레이 회로는 동기 클록 신호를 수신하고 그리고 래치 데이터 상태가 제 2 래치 데이터 상태와 다르면, 동기 클록 신호에서 딜레이를 변경시키는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  10. 제 9 항에 있어서, 제어가능한 딜레이 회로는 제 1 상태 또는 제 2 상태가 제 3 상태와 동일한지 여부에 따라 제 1 상태가 제 2 상태와 다르면, 동기 클록을 딜레이 또는 어드밴스시키도록 디자인되어 있는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  11. 제 9 항에 있어서, 래칭 회로와 통신하는 오프셋 회로를 더 포함하고 있고, 오프셋 회로는 동기 클록 신호를 수신하고 그리고 래칭 회로에 오프셋 동기 클록 신호를 제공하는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  12. 제 9 항에 있어서, 비교회로는 래칭 회로와 통신하는 제 1 배타적 OR 게이트를 포함하고, 상기 제 1 배타적 OR 게이트는 래칭 회로로부터 제 1 상태 및 제 2 상태를 수신하는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  13. 제 9 항에 있어서, 비교 회로는 래칭 회로와 통신하는 제 2 배타적 OR 게이트를 더 포함하고 있고 그리고 제 2 배타적 OR 게이트는 래칭 회로로부터 제 1 상태 및 제 3 상태를 수신하는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  14. 제 13 항에 있어서, 제 2 배타적 OR 게이트는 비반전 출력과 반전 출력을 포함하고 있는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  15. 제 14 항에 있어서, 비교 회로는:
    제 2 배타적 OR 게이트로부터 비반전 출력을 수신하고 그리고 제 1 배타적 OR 게이트로부터 비반전 출력을 수신하는 제 1 AND 게이트; 그리고
    제 2 배타적 OR 게이트로부터 반전 출력을 수신하고 그리고 제 1 배타적 OR 게이트로부터 비반전 출력을 수신하는 제 2 AND 게이트;를 더 포함하는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  16. 제 15 항에 있어서, 동기 클록 신호에 의해 클록되고 그리고 제 1 AND 게이트로부터 신호를 수신하는 제 4 래치;
    동기 클록 신호에 의해 클록되고 그리고 제 2 AND 게이트로부터 신호를 수신하는 제 5 래치;
    동기 클록 신호에 의해 클록되고 그리고 제 4 래치로부터 신호를 수신하고, 그리고 제어가능한 딜레이 회로에 신호를 제공하는 제 6 래치; 그리고
    동기 클록 신호에 의해 클록되고 그리고 제 5 래치로부터 신호를 수신하고, 그리고 제어가능한 딜레이 회로에 신호를 제공하는 제 7 래치;를 더 포함하는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  17. 제 9 항에 있어서, 래칭 회로는:
    데이터 신호를 수신하고 동기 클록 신호에 의해 클록되는 제 1 래치; 그리고
    데이터 신호를 수신하고 오프셋 동기 클록 신호에 의해 클록되는 제 2 래치;를 더 포함하는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  18. 제 17 항에 있어서, 제 1 래치로부터 제 2 상태를 수신하고 동기 클록 신호에 의해 클록되는 제 3 래치를 더 포함하는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  19. 제 9 항에 있어서, 비교 회로와 제어가능한 딜레이 회로 사이에 배치된 딜레이 회로를 더 포함하는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
  20. 제 9 항에 있어서,
    복수의 동기 클록 신호를 래칭 회로에 전달하는 클록 분할기 회로;
    래칭 회로와 통신하는 오프셋 회로; 및
    비교 회로와 통신하고 그리고 제어가능한 딜레이 회로와 통신하는 에버리징 회로;를 더 포함하고 있고,
    복수의 동기 클록 신호는 서로에 대하여 타임 시프트되고,
    오프셋 회로는 복수의 동기 클록 신호를 수신하고, 복수의 동기 클록 신호의 각각에 대하여 상응하는 오프셋 동기 클록 신호를 제공하고,
    비교 회로는 복수의 동기 클록 신호의 각각의 펄스에 상응하는 상응 제 1 상태, 복수의 오프셋 동기 클록 신호의 각각의 펄스에 상응하는 상응 제 3 상태, 그리고 복수의 동기 클록 신호의 다른 제 1 상태에 상응하는 상응 제 2 상태를 수신하며,
    에버리징 회로는 상응 래치 데이터 상태와 오프셋 래치 데이터 상태의 비교 결과를 평균내고 그리고 제어가능한 딜레이 회로에 비교 평균을 제공하는 것을 특징으로 하는 동기 클록 신호를 제공하는 장치.
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