JP4944894B2

JP4944894B2 - 同期クロック信号を調整する方法および装置

Info

Publication number: JP4944894B2
Application number: JP2008537937A
Authority: JP
Inventors: ジョージダブリュー．コナー、
Original assignee: テラダイン、インコーポレイテッド
Priority date: 2005-10-31
Filing date: 2006-10-26
Publication date: 2012-06-06
Anticipated expiration: 2026-10-26
Also published as: KR101297683B1; US7593497B2; TW200723694A; CN101300772A; US20070098127A1; DE112006003101T5; WO2007053414A3; WO2007053414A2; TWI345880B; CN104767607A; JP2009514361A; KR20080060227A

Description

本発明はタイミング信号の調整に関する。

もしデータ信号に関連したクロック信号がデータ信号に対して適切にタイミングされていなければ、データ信号によって運ばれる情報は失われることがある。電子試験設備などのある種の設備は、試験下の装置のような装置のデータ信号と揃えることができる同期クロック信号を提供することができる。これらの同期クロック信号は装置の外部の装備によって提供されるので、クロック信号は時々装置によって提供されるデータ信号と揃っていなくなることがある。同期クロック信号の不揃いは、非常に高速のデータ信号とクロック信号が使われる際には特に問題となり得る。

別の配置としては、装置からのデータ信号と共にソース同期クロック信号を受け取るある種の設備を有することである。ソース同期クロック信号は一般にそれらと関連するデータ信号と不揃いになることはない。しかし、関連するデータ信号との比較のためにクロック信号が必要となるようなある種の設備上の複数のチャネルの各々にソース同期クロック信号を通信することは効率的ではなく面倒なこととなり得る。

本発明の例示的な実施形態は、同期クロック信号とは異なるソースから来るデータ信号と同期信号を揃える方法および装置を提供する。本発明の実施形態は、例えば、外部ソースから受け取ったデータ信号と関連させるために、よくタイミングされた同期クロック信号を内部的に発生する試験設備のような設備に用いることができる。

発明の例示的な実施形態は、例えば、もしオフセット同期クロック信号のパルスの前にデータ信号の遷移が発生した場合には同期クロック信号の遅延を減少させることによって、同期クロック信号を前進させて同期クロック信号をカリブレートする方法を提供する。オフセット同期クロック信号は、同期クロック信号に対して半サイクル遅らされる。例示的な実施形態では、もしオフセット同期クロック信号のパルスの後にデータ信号の遷移が発生した場合には同期クロック信号の遅延を増加させることができる。

発明の別の例示的な実施形態は、同期クロック信号を提供する方法を提供する。この例示的な実施形態では、同期クロック信号を半サイクル分オフセットしてオフセットクロック信号を提供することができる。データ信号は同期クロック信号のパルスと共にラッチされて第一の状態を提供することができる。データ信号は同期クロック信号の次のパルスなどの別のパルスとラッチされて、例えば第二の状態を提供することができる。データ信号はオフセットクロック信号のパルスと共にラッチされて第三の状態を提供することができる。もし第一の状態が第二の状態と異なり、第一の状態が第三の状態と等しい場合には、同期クロック信号の遅延を減少させることができる。もし第一の状態が第二の状態と異なり、第一の状態が第三の状態と異なる場合には、同期クロック信号の遅延を増加させることができる。

発明の別の例示的な実施形態は、同期クロック信号を提供する装置を提供する。例示的な装置は、データ信号と、同期クロック信号と、オフセット同期クロック信号を受け取るラッチング回路を含む。例示的な装置は更に、ラッチング回路と通信した比較回路を含む。比較回路は、第一の状態に対応するラッチされたデータ状態と、例えば第二の状態に対応する前のラッチされたデータ状態のような別のラッチされたデータ状態と、第三の状態に対応するオフセットラッチされたデータ状態をラッチング回路から受け取る。例示的な装置は更に、比較回路と通信した制御可能遅延回路を含む。制御可能遅延回路は、同期クロック信号を受け取り、もし第一の状態が第二のデータ状態と異なる場合には、第二の状態が第三の状態と等しいか異なるかに応じて、同期クロック信号の遅延を変更する。特定の実施形態では、制御可能遅延回路は、もし第一の状態が第二の状態と異なる場合には、第三の状態が第一の状態と等しいか異なるかに応じて、同期クロック信号の遅延を変更してもよい。

本発明は、添付された図面と共に例示的な実施形態の以下の詳細な記載からより完全に理解されるであろう。

本発明の例示的な実施形態を、データ信号、同期クロック信号、オフセットクロック信号を参照して説明する。データ信号、同期クロック信号、オフセットクロック信号の相対的なタイミングを示したタイミング図を、図１−３に示す。図１を参照すると、同期クロック信号１０は、データ信号１８のデータサイクル１６に相当する周期１４を持つことができる同期クロックパルス１２のトレインを含んでいる。オフセットクロック信号２０は、同期クロック信号と同じ周期１４を持つが同期クロック信号から半周期分（例えばデータサイクル１６の半分）オフセットされたオフセットクロックパルス２２のトレインを含んでいる。図１に示した信号は同期クロックパルス１２が各データサイクル１６の中心において（例えば時間Ａにおいて）起こるべきである理想的なタイミングを示している。図１に示した理想的な描写では、データ信号１８の遷移はいずれもオフセットクロックパルス２２と同時に（例えば時間Ｂにおいて）起こるべきである。

図２は、同期クロックパルス１２が各データサイクルの中心で起こらないシステムにおけるデータ信号、同期クロック信号、オフセットクロック信号の間の関係を示すタイミング図である。寧ろ、図２の同期クロックパルス１２は各データサイクルの中心よりも早く起こる。この早く走る同期クロック信号１０の場合には、オフセットクロック信号２０は早く走り、オフセットパルス２２はデータ信号１８の遷移と同時には起こらない。発明の例示的な実施形態では、もしデータ信号１８に遷移が起きれば、早い同期クロック信号は、オフセットクロックパルス２２の時のデータ信号１８の状態が前の同期クロックパルス１２の時のデータ信号の状態と同じであるかどうかを決定することによって同定することができる。

図３は、同期クロックパルス１２が各データサイクルの中心で起こらない別のシステムにおけるデータ信号、同期クロック信号、オフセットクロック信号の間の関係を示すタイミング図である。寧ろ、図３の同期クロックパルス１２は各データサイクルの中心よりも遅く起こる。この遅く走る同期クロック信号１０の場合には、オフセットクロック信号２０は遅く走り、オフセットパルス２２はデータ信号１８の遷移と同時には起こらない。発明の例示的な実施形態では、もしデータ信号１８に遷移が起きれば、遅い同期クロック信号は、オフセットクロックパルス２２の時のデータ信号１８の状態が前の同期クロックパルス１２の時のデータ信号の状態と異なるかどうかを決定することによって同定することができる。

発明の例示的な実施形態による、データ信号に対して同期クロック信号のタイミングを調整する方法を、図４を参照して説明する。格納ステップ２４において、第一の同期クロックパルス１２の時のデータ信号１８の状態が格納される。ラッチングステップ２６において、第二の同期クロックパルス１５の時に、データ信号１８の状態が格納される。ここで用いられている「第一」、「第二」、「第三」などの用語は、ある信号の最初、二番目、三番目のパルスや状態を同定するために用いられているのではなく、互いに対する信号同士またはある信号中のどこにでもおけるパルスや状態を同定するために用いられていることを理解されたい。オフセットラッチングステップ２８において、第一の同期クロックパルス１２と第二の同期クロックパルス１５の間に起こるオフセットクロックパルス２２の時に、データ信号の状態が格納される。

例示的な実施形態においては、第一の同期クロックパルス１２と第二の同期クロックパルス１５の間でデータ信号１８の遷移が起こったかどうかを決めるために第一の比較ステップ３０を行うことができる。第一の比較ステップ３０において、格納ステップ２４で格納されていた第一の同期クロックパルス１２の時のデータ信号１８の状態を、ラッチングステップ２６で格納されていた第二の同期クロックパルス１５の時のデータ信号１８の状態と比較することができる。もしこれらの状態が異なっていれば、遷移が起こったことになり、同期クロック信号１０が早くまたは遅く走っているかどうかを決めるために第二の比較ステップ３２を行うことができる。もしこれらの状態が同じであれば、遷移は起こっていないことになる。もし遷移が起こっていなければ、この例示的な実施形態の方法の次の繰り返しのために、第二の同期クロックパルス１５の時のデータ信号１８の状態を格納ステップ２４において格納することができる。

第二の比較ステップ３２において、格納ステップ２４で格納されていた第一の同期クロックパルス１２の時のデータ信号１８の状態をオフセットラッチングステップ２８で格納されていたオフセットクロックパルス２２の時のデータ信号１８の状態と比較することができる。もし第二の比較ステップ３２で比較した状態が同じであれば、同期クロック信号１０は早く走っていることになり、同期クロック信号１０のパルスをデータ信号１８のサイクルの中心のより近くに揃えるために遅延ステップ３４を行うことができる。もし第二の比較ステップ３２で比較した状態が異なっていれば、同期クロック信号１０は遅く走っていることになり、同期クロック信号１０のパルスをデータ信号１８のサイクルの中心のより近くに揃えるために前進ステップ３６を行うことができる。いずれの場合においても、この例示的な実施形態の方法の次の繰り返しのために、それから第二の同期クロックパルス１５の時のデータ信号１８の状態を格納ステップにおいて格納することができる。

発明の例示的な実施形態による、データ信号に対して同期クロック信号のタイミングを調整する装置を、図５を参照して説明する。データ信号１８、同期クロック信号１０、オフセットクロック信号２０はラッチング回路３８に提供される。例示的な実施形態において、同期クロック信号１０はオフセットクロック信号２０を提供するオフセット回路４０にも提供される。ラッチング回路３８は同期クロック信号１０とオフセットクロック信号２０の各パルスの時のデータ信号１８の状態を格納する。例示的な実施形態において、ラッチング回路３８は比較回路４８と通信しており、第一の同期クロックパルス（図１−３の１２）の時に格納されていたデータ信号１８の第一の状態４２と、第二の同期クロックパルス（図１−３の１５）の時に格納されていたデータ信号１８の第二の状態４４と、第一の同期クロックパルス（図１−３の１２）と第二の同期クロックパルス（図１−３の１５）の間に起こったオフセットクロックパルス（図１−３の２２）の時に格納されていたデータ信号１８の第三の状態４６と、を比較回路４８に提供する。

例示的な実施形態において、比較回路４８は制御可能遅延回路５０と通信している。比較回路４８は、もし第一の状態４２が第二の状態４４と異なり第一の状態４２が第三の状態４６と異なる場合には、制御可能遅延回路５０に前進信号（即ち、遅延減少信号）を送る。比較回路４８は、もし第一の状態４２が第二の状態４４と異なり第一の状態４２が第三の状態４６と同じ場合には、制御可能遅延回路５０に遅滞信号（即ち、遅延増加信号）を送る。例示的な実施形態において、比較回路４８と制御可能遅延回路５０の間に遅延回路５２が設けられ、装置内の信号が前の前進および遅滞信号に追従することを片付けるのに十分な長さに前進および遅滞信号を遅延させる。

発明の例示的な実施形態による、データ信号に対して同期クロック信号のタイミングを調整する装置を、図６を参照してより詳細に説明する。データ信号１８は、第一のラッチ５４と第二のラッチ５６のデータ入力に提供される。同期クロック信号１０は、第一のラッチ５４、第三のラッチ５８、第四のラッチ６８、第五のラッチ７０、第六のラッチ７２、第七のラッチ７４のクロック入力に提供される。同期クロック信号１０は、同期クロック信号１０をサイクルの半分だけオフセットして第二のラッチ５６のクロック入力にオフセット同期クロック信号２０を提供するオフセット回路７５にも提供される。第一のラッチ５４の出力は、第三のラッチ５８の入力として提供されて、第三のラッチ５８は同期クロック信号１０の前のサイクルで第一のラッチ５４に格納されていた状態を格納する。

第三のラッチ５８の出力は、第一の排他的ＯＲゲート６０（以下ＸＯＲゲートと称する）の一つの入力と第二のＸＯＲゲート６２の一つの入力に、第一の状態を提供する。第二のラッチ５６は、第二のＸＯＲゲート６２の他の入力に、第三の状態を提供する。第一のラッチ５４は、第一のＸＯＲゲート６０の他の入力に第二の状態を提供する。

第一のＸＯＲゲート６０の出力は、もし第一の状態が第二の状態と異なる場合、即ちもし第一の同期クロックパルス１２と第二の同期クロックパルス１５の間でデータ信号の遷移が起こった場合（図１−３）に、肯定される。従って、この例示的な実施形態において、
第一のＸＯＲゲート６０は遷移表示信号を提供する。第一のＸＯＲゲート６０の出力は、第一のＡＮＤゲート６４の一つの入力と第二のＡＮＤゲート６６の一つの入力に提供される。

第ニのＸＯＲゲート６２は、もし第一の状態が第三の状態と異なる場合に肯定される非反転出力と、もし第一の状態が第三の状態と同じ場合に肯定される反転出力を有する。第二のＸＯＲゲート６２のように反転出力と非反転出力を有するＸＯＲゲートが、通常の単一出力のＸＯＲゲートの出力に接続されたインバータの両側に接続を提供することによって構築できることは、当業者には理解されるはずである。

例示的な実施形態において、第二のＸＯＲゲート６２の非反転出力は第一のＡＮＤゲート６４の入力として提供される。例示的な実施形態において、第二のＸＯＲゲート６２の反転出力は第二のＡＮＤゲート６６の入力として提供される。従って、第一のＡＮＤゲート６４の出力は、もし第一の状態と第二の状態が異なる場合、即ち遷移が起こった場合で、第一の状態と第三の状態が異なる場合、即ち同期クロック信号１０が遅く走っている場合に、肯定される。このため第一のＡＮＤゲート６４の肯定された出力は、同期クロック信号１０の遅延を減少させるクロック前進信号として使うことができる。第二のＡＮＤゲート６６の出力は、もし第一の状態と第二の状態が異なる場合、即ち遷移が起こった場合で、第一の状態と第三の状態が同じ場合、即ち同期クロック信号１０が早く走っている場合に、肯定される。このため第二のＡＮＤゲート６６の肯定された出力は、同期クロック信号１０の遅延を増加させるクロック遅延信号として使うことができる。

この例示的な実施形態において、第一のＡＮＤゲート６４の出力は第四のラッチ６８の入力として提供される。第二のＡＮＤゲート６６の出力は第五のラッチ７０の入力として提供される。第四のラッチ６８の出力は第六のラッチ７２の入力として提供される。第五のラッチ７０の出力は第七のラッチ７４の入力として提供される。第四、第五、第六、第七のラッチ６８、７０、７２，７４は全て同期クロック信号１０によってクロックされており、それにより、ＸＯＲゲート６０，６２とＡＮＤゲート６４，６６が落ち着き、ＸＯＲゲート６０，６２とＡＮＤゲート６４，６６によって行われる比較が次のオフセットパルスが到来する前に起こって、第一と第二の同期クロックパルス（図１−３の１２と１５）の間に起こる適切なオフセットクロックパルス（図１−３の２２）が比較に用いられるようになること、を確かなものとするようにタイミングされた出力を提供する。

第六のラッチ７２の出力は、前進信号として、即ち遅延減少信号として、同期クロック信号１０を提供するクロック信号７８と通信している制御可能遅延回路７６に提供され、肯定された場合には、同期クロック信号１０が前進させられるようにする。第七のラッチ７４の出力は、遅延信号として制御可能遅延回路７６に提供され、肯定された場合には、同期クロック信号が遅延させられるようにする。

高周波数の同期クロック信号のタイミング調整を提供する、発明の別の例示的な実施形態を、図７を参照して説明する。この例示的な実施形態において、２ＧＨｚクロック信号のような同期クロック信号は、例えばクロック分割回路によって、例えば４つの８ＧＨｚクロック信号のような複数のシフトされた同期クロック信号に分割される。複数のシフトされた同期クロック信号の各々について、ラッチング回路３８、オフセット回路４０、比較回路４２、遅延回路５２が、実質的に図５および６を参照してここに記載したように提供される。この実施形態において、複数の同期クロック信号の各々と関連する比較回路４２と遅延回路５２によって、増加分および減少分信号が提供される。増加分および減少分信号は、加算比較回路８０によって受け取られた減少分信号の数が加算比較回路８０によって受け取られた増加分信号の数より多いか少ないかによって、２ＧＨｚクロック信号と通信している制御可能遅延回路（図示せず）に増加分または減少分信号を提供する加算比較回路８０によって平均化される。これにより、この実施形態は高周波数のデータ信号に自己中心化する高周波数の同期クロック信号を提供する。

本発明の例示的な実施形態を、例えばラッチ、ラッチング回路、シフトレジスタなどの用語によって一般的に説明したが、本発明の範囲を逸脱することなく、例えばレジスタ、フリップフロップ、メモリ等の様々な他の種類の回路を、ラッチ、ラッチング回路、および／またはシフトレジスタの代わりに用いることができることは、当業者には理解されるはずである。

タイミングパルスは、同期クロックパルスの中心とオフセットクロックパルスの中心を参照して図１−３に一般的に図示し説明したが、各種の回路はクロックパルスの立ち上がり端または落ち下がり端におけるクロック要件によって稼動されることは、当業者には理解されるはずである。従って、本発明の範囲内でクロック信号の立ち上がり端または落ち下がり端に反応する装置を許容するために、クロック信号と同期クロック信号の揃え方が図１−３に示したものとは異なることがあることが理解されるはずである。

本発明の例示的な実施形態を、データ信号や同期クロック信号などの用語によって一般的に説明したが、データ信号は様々な信号種類からなり、例えば試験設備によってデータとして扱われ得るクロック信号を含むことができることは、当業者には理解されるはずである。本発明の範囲を逸脱することなく、クロック信号と関連した事実上あらゆる種類のバイナリ信号をデータ信号の代わりに用いることができることが理解されるはずである。

ここで本発明の例示的な実施形態を、前の同期クロックパルス（図１−３の１２）の時のデータ信号の第二の状態をオフセットクロックパルス（図１−３の２２）の時のデータ信号の第三の状態と比較して、同期クロック信号を前進させるか遅滞させるかを決定するという用語によって一般的に説明したが、本発明の範囲内で同期クロックパルス（図１−３の１５）の時に取られたデータ信号の第一の状態をオフセットクロックパルス（図１−３の２２）の時に取られたデータ信号の第三の状態と比較して、同期クロック信号を前進させるか遅滞させるかを決定することもできることは、当業者には理解されるはずである。

本発明の例示的な実施形態を、データサイクルの半分や同期クロック信号の半サイクル分オフセットされたオフセットクロック信号という用語によって一般的に説明したが、本発明の範囲内で、データサイクルの倍数やデータサイクルの分数等の同期クロック信号から異なる量でオフセットされたオフセット信号を、同期クロック信号を前進させるか遅滞させるかを検出するために使うことも考えられることが、当業者には理解されるはずである。

従って、本発明の例示的な実施形態は、データ信号に対して正確にタイミングされたクロック信号を提供するために使える方法および装置を提供する。ここに記載した方法および装置は、関連したデータ信号に対してクロック信号を連続的に調整するため、電子試験設備のような設備においてソース同期クロック信号の代わりにクロック信号を使うことができるようになる。

ここに記載した実施形態に、様々な変更を加えても良いことが理解されるはずである。従って、上述した記載は制限的なものではなく、様々な実施形態の例を示したものにすぎないと理解されるべきである。当業者は、ここに添付された請求項の範囲と精神の中で、他の変更を思いつくことができるであろう。

図１は、本発明の例示的な実施形態によるデータ信号、同期クロック信号、オフセットクロック信号のタイミング図である。図２は、本発明の例示的な実施形態によるデータ信号、同期クロック信号、オフセットクロック信号のタイミング図である。図３は、本発明の例示的な実施形態によるデータ信号、同期クロック信号、オフセットクロック信号のタイミング図である。図４は、本発明の例示的な実施形態による同期クロック信号のタイミングを調整する方法のプロセスフロー図である。図５は、本発明の例示的な実施形態による同期クロック信号を提供する装置の概略ブロック図である。図６は、本発明の例示的な実施形態による同期クロック信号を提供する装置の概略回路図である。図７は、本発明の代替的な実施形態による同期クロック信号を提供する装置の概略回路図である。

Claims

同期クロック信号をカリブレートする方法であって、
オフセット同期クロック信号のパルスの前にデータ信号の遷移が発生すると同期クロック信号の遅延を減少させ、前記オフセット同期クロック信号は前記同期クロック信号に対して半サイクル遅れたものであり、
前記オフセット同期クロック信号のパルスの後に前記データ信号の遷移が発生すると前記同期クロック信号の遅延を増加させ、
前記データ信号の第一の状態を前記データ信号の第二の状態と比較し、前記データ信号の第一の状態は前記同期クロック信号の第一の同期クロックパルスのときにおける状態であり、前記データ信号の第二の状態は前記同期クロック信号の第二の同期クロックパルスのときにおける状態であり、
前記データ信号の第三の状態を前記データ信号の第一の状態と比較し、前記データ信号の第三の状態は前記オフセット同期クロック信号のパルスのときにおける状態であり、
前記データ信号の第一の状態が前記データ信号の第二の状態と等しくないと前記遅延を増加または減少させ、
前記同期クロック信号の第一及び第二の同期クロックパルスの遅い方に対応する前記データ信号の第一及び第二の状態の一方が前記データ信号の第三の状態と等しくないと前記遅延を増加させ、
前記同期クロック信号の第一及び第二の同期クロックパルスの遅い方に対応する前記データ信号の第一の状態と第二の状態の一方が前記データ信号の第三の状態と等しいと遅延を減少させること、
を含む方法。
前記第一の同期クロックパルスと前記第二の同期クロックパルスが隣接している請求項１記載の方法。
前記データ信号の第一の状態が前記データ信号の第二の状態と等しくないと遷移表示信号を提供し、前記データ信号の第一の状態は前記同期クロック信号の第一の同期クロックパルスのときにおける状態であり、前記データ信号の第二の状態は前記同期クロック信号の第二の同期クロックパルスのときにおける状態であり、
前記データ信号の第三の状態が前記データ信号の第一の状態に等しくないとクロック遅延信号を提供し、前記データ信号の第三の状態が前記第一の同期クロックパルスと前記第二の同期クロックパルスの間に発生する前記オフセット同期クロック信号のパルスのときにおける状態であり、前記第一の同期クロックパルスは前記第二の同期クロックパルスより遅く発生し、
前記データ信号の第三の状態が前記データ信号の第一の状態と等しいとクロック前進信号を提供すること、
を更に含む請求項１記載の方法。
前記同期クロック信号の複数のサイクルについて、遷移表示信号を提供するステップと、クロック遅延信号を提供するステップと、クロック前進信号を提供するステップとを繰り返し、
前記複数のサイクルに亘る前記遷移表示信号と前記クロック遅延信号の提供が、前記複数のサイクルに亘る前記遷移表示信号と前記クロック前進信号の提供より頻繁であると、前記同期クロック信号の遅延を増加させ、
前記複数のサイクルに亘る前記遷移表示信号と前記クロック前進信号の提供が、前記複数のサイクルに亘る前記遷移表示信号と前記クロック遅延信号の提供より頻繁であると、前記同期クロック信号の遅延を減少させること、
を更に含む請求項３記載の方法。
同期クロック信号を提供する方法であって、
前記同期クロック信号を半サイクル分オフセットしてオフセットクロック信号を提供し、
データ信号を前記同期クロック信号の第一のパルスでラッチして第一の状態を提供し、
前記データ信号を前記同期クロック信号の第二のパルスでラッチして第二の状態を提供し、
前記データ信号を前記オフセットクロック信号のパルスでラッチして第三の状態を提供し、
前記第一の状態が前記第二の状態と異なると前記同期クロック信号の遅延を減少または増加させること、
を含み、
前記同期クロック信号の第二のパルスが前記同期クロック信号の第一のパルスの前に発生し、
前記減少または増加させるステップが、
前記第一の状態が前記第三の状態と等しいと前記同期クロック信号の遅延を減少させ、
前記第一の状態が前記第三の状態と異なると前記同期クロック信号の遅延を増加させること、
を含む方法。
同期クロック信号を提供する装置であって、
データ信号、同期クロック信号及びオフセット同期クロック信号を受け取るラッチング回路と、
第一の状態に対応する第一のラッチされたデータ状態、第二の状態に対応する第二のラッチされたデータ状態、及び第三の状態に対応するオフセットラッチされたデータ状態をラッチング回路から受け取る、ラッチング回路と通信する比較回路と、
前記同期クロック信号を受け取り、前記ラッチされた第一のデータ状態が前記第二のラッチされたデータ状態と異なると前記同期クロック信号の遅延を減少または増加させる、前記比較回路と通信する制御可能遅延回路と、
を含み、
前記制御可能遅延回路は、前記第一の状態または前記第二の状態が前記第三の状態と等しいかどうかによって、前記第一の状態が前記第二の状態と異なると前記同期クロック信号の遅延を減少または増加させるように設計された装置。
前記同期クロック信号を受け取り、前記ラッチング回路に前記オフセット同期クロック信号を提供する、前記ラッチング回路と通信したオフセット回路を更に含む請求項６記載の装置。
前記比較回路が、前記ラッチング回路と通信し前記ラッチング回路から前記第一の状態と前記第二の状態を受け取る第一の排他的ＯＲゲートを含む請求項６記載の装置。
前記比較回路が、前記ラッチング回路と通信し前記ラッチング回路から前記第一の状態と前記第三の状態を受け取る第二の排他的ＯＲゲートを更に含む請求項６記載の装置。
前記第二の排他的ＯＲゲートが、非反転出力と反転出力を含む請求項９記載の装置。
前記第二の排他的ＯＲゲートから前記非反転出力を受け取り前記第一の排他的ＯＲゲートから非反転出力を受け取る第一のＡＮＤゲートと、
第二の排他的ＯＲゲートから前記反転出力を受け取り、前記第一の排他的ＯＲゲートから非反転出力を受け取る第二のＡＮＤゲートと、
を更に含む請求項１０記載の装置。
前記同期クロック信号によってクロックされ前記第一のＡＮＤゲートから信号を受け取る第四のラッチと、
前記同期クロック信号によってクロックされ前記第二のＡＮＤゲートから信号を受け取る第五のラッチと、
前記同期クロック信号によってクロックされ前記第四のラッチから信号を受け取り、前記信号を前記制御可能遅延回路に提供する第六のラッチと、
前記同期クロック信号によってクロックされ前記第五のラッチから信号を受け取り、前記信号を前記制御可能遅延回路に提供する第七のラッチと、
を更に含む請求項１１記載の装置。
前記ラッチング回路が、
前記同期クロック信号によってクロックされ、前記データ信号を受け取る第一のラッチと、
前記オフセット同期クロック信号によってクロックされ、前記データ信号を受け取る第二のラッチと、
を更に含む請求項６の装置。
前記第一のラッチから前記第二の状態を受け取り、同前記期クロック信号によってクロックされている第三のラッチを更に含む請求項１３の装置。
前記比較回路と前記制御可能遅延回路の間に設けられた遅延回路を更に含む請求項６の装置。
互いに時間シフトされた複数の同期クロック信号を、前記ラッチング回路に通信するクロック分割回路と、
前記複数の同期クロック信号の各々について前記ラッチング回路と通信している対応オフセット同期信号であって、前記比較回路は前記複数の同期クロック信号の各々のパルスに対応する対応第一状態と、前記複数のオフセット同期クロック信号の各々のパルスに対応する対応第三状態と、前記複数の同期クロック信号の別のものの第一状態に対応する対応第二状態と、を受け取る対応オフセット同期信号と、
前記比較回路と前記制御可能遅延回路と通信している平均化回路であって、前記平均化回路は対応するラッチされたデータ状態とオフセットラッチされたデータ状態の比較結果を平均化し、前記制御可能遅延回路に平均比較を提供する平均化回路と、
を更に含む請求項６記載の装置。