CN108418581B - 一种用于生成时钟信号的电路 - Google Patents

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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Abstract

本发明提供了一种用于生成时钟信号的电路，包括：时钟生成模块，用于生成多个第一时钟信号；逻辑模块，与所述时钟生成模块连接，用于对多个所述第一时钟信号进行组合，以生成多个第二时钟信号；选择模块，与所述逻辑模块连接，用于对多个所述第二时钟信号进行选择，以输出所需频率的时钟信号。本发明的用于生成时钟信号的电路，不用耗费锁定时间，能够快速得到所需要的频率。

Description

一种用于生成时钟信号的电路
技术领域
本发明涉及半导体器件领域，具体而言涉及一种用于生成时钟信号的电路。
背景技术
在动态电压频率调节(DVFS)技术中，可以根据芯片所运行的应用程序对计算能力的不同需要，来动态调节芯片的时钟频率和工作电压，这样可以保证提供的功率既满足要求又不会过剩，从而达到节能的目的。
其中，通常使用锁相环(PLL)给系统提供时钟。但锁相环通常需要长时间用于锁定，或需要重新设置，才使用锁相环给系统提供时钟。
因此，有必要提出一种用于生成时钟信号的电路，以解决现有的技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种用于生成时钟信号的电路，包括：
时钟生成模块，用于生成多个第一时钟信号；
逻辑模块，与所述时钟生成模块连接，用于对多个所述第一时钟信号进行组合，以生成多个第二时钟信号；
选择模块，与所述逻辑模块连接，用于对多个所述第二时钟信号进行选择，以输出所需频率的时钟信号。
根据本发明的一个实施例，所述时钟生成模块包括环形振荡器。
进一步地，多个所述第一时钟信号彼此具有不同的相位。
根据本发明的一个实施例，所述逻辑模块包括多个子电路，每个所述子电路包括异或门和或门。
根据本发明的一个实施例，所述第一时钟信号先经过异或操作再经过或操作，以生成所述第二时钟信号。
根据本发明的一个实施例，所述逻辑模块包括多个子电路，每个所述子电路生成一对所述第二时钟信号。
进一步地，所述第二时钟信号为一对差分信号。
进一步地，所述对差分信号包括逻辑0或1。
根据本发明的一个实施例，所述选择模块包括数据选择器。
进一步地，所述第二时钟信号比所述第一时钟信号具有更高的频率。
本发明的用于生成时钟信号的电路，逻辑模块直接对时钟生成模块所生成的第一时钟信号进行组合，以生成多个频率不同的第二时钟信号，再由选择模块选择并输出所述频率的时钟信号，整个过程不用耗费锁定时间，能够快速得到所需要的频率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中锁相环系统的结构框图；
图2为根据本发明的一个实施例的用于生成时钟信号的电路的结构示意图；
图3示出了根据本发明的一个实施例的、示例性的逻辑门电路的电路图；
图4示出了使用图3中示例性逻辑门电路、由第一时钟信号获得第二时钟信号的示例性波形图；
图5示出了两个示例性的CML子电路的电路图；以及
图6示出了图5中的两个CML子电路生成不同频率时钟信号的波形图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了更好地理解本发明，下面先介绍现有的DVFS技术中所用的锁相环的结构。
图1为现有技术中锁相环系统的结构框图。如图1所示，锁相环(PLL)通常由鉴相器(PD，Phase Detector)、低通滤波器(LPF，Low Pass Filter)和压控振荡器(VCO，VoltageControlled Oscillator)3部分组成前向通路，由分频器(FD，Frequency Divider)组成频率、相位的反馈通路。
锁相环的工作原理是：检测输入信号和输出信号的相位差，并将检测出的相位差信号通过鉴相器转换成电压信号输出，经低通滤波器滤波后形成压控振荡器的控制电压，对压控振荡器输出信号的频率实施控制，再通过反馈通路把压控振荡器输出信号的频率、相位反馈到鉴相器。
锁相环在工作过程中，当输出信号的频率成比例地反映输入信号的频率时，输出电压与输入电压保持固定的相位差，这样输出电压与输入电压的相位就被锁住了。
但是，刚设置好锁相环时，系统认为这时锁相环还没稳定，所以这时不用锁相环的时钟，而用外部晶振做时钟，将锁相环锁住，过了锁相环的锁定时间(Lock Time，例如S3c2410手册上给出锁住时间必须大于150us)后认为锁相环已经稳定了，才使用锁相环给系统提供时钟。
所以，使用锁相环为系统提供时钟信号通常需要长时间用于锁定，或需要重新设置，才使用锁相环给系统提供时钟。
为了解决上述问题，本发明提供一种用于生成时钟信号的电路，包括：
时钟生成模块，用于生成多个第一时钟信号；
逻辑模块，与所述时钟生成模块连接，用于对多个所述第一时钟信号进行组合，以生成多个第二时钟信号；
选择模块，与所述逻辑模块连接，用于对多个所述第二时钟信号进行选择，以输出所需频率的时钟信号。
本发明的用于生成时钟信号的电路，逻辑模块直接对时钟生成模块所生成的第一时钟信号进行组合，以生成多个频率不同的第二时钟信号，再由选择模块选择并输出所述频率的时钟信号，整个过程不用耗费锁定时间，能够快速得到所需要的频率。
下面结合具体实施例详细说明本发明的结构和原理。
实施例
图2为根据本发明的一个实施例的用于生成时钟信号的电路10的结构示意图。如图2所示，电路10包括时钟生成模块100、逻辑模块200和选择模块300。其中，
时钟生成模块100用于生成多个第一时钟信号，由于这些第一时钟信号彼此具有不同的相位，所以在本文中多个第一时钟信号分别用P1、P2、P3…表示。
示例性地，时钟生成模块100可以包括本领域技术人员公知的用于生成时钟的元件或电路，如振荡器。更具体地，振荡器例如晶体振荡器、RC振荡器、陶瓷振荡器、环形振荡器等。
在本实施例中，优选地，时钟生成模块100包括环形振荡器。环形振荡器根据需要包括奇数个非门。多个第一时钟信号P1、P2、P3…从各个非门的输出端输出，因此相邻非门的输出端输出的第一时钟信号相位差为180度。
逻辑模块200与时钟生成模块100连接，用于对第一时钟信号P1、P2、P3…进行逻辑组合，以生成多个第二时钟信号。
根据本发明的一个实施例，逻辑模块200可以包括多个逻辑门电路，逻辑门电路可以包括异或门和或门。两个第一时钟信号的不同组合首先作为异或门的输入，先由异或门对两个第一时钟信号进行异或(XOR)操作，以得到多个不同相位的时钟信号M1、M2、M3…；然后，多个不同相位的时钟信号M1、M2、M3…进行不同组合作为或门的输入，由或门对其进行或(OR)操作，从而得到不同频率的第二时钟信号OUT 1、OUT 2、OUT 3…
如图3示出了根据本发明的一个实施例的、示例性的逻辑门电路的电路图，其包括异或门1、异或门2、异或门3和或门4。其中，首先，三组第一时钟信号(每组两个第一时钟信号)分别经过异或门1、异或门2和异或门3，分别经过异或操作得到三个中间时钟信号，然后，三个中间时钟信号进入或门4，得到一个第二时钟信号。其中，各个中间时钟信号具有不同的相位。
图4示出了使用图3中示例性逻辑门电路、由第一时钟信号获得第二时钟信号的示例性波形图。
如图4所示，首先，第一时钟信号P1和P2进入异或门1，经过异或操作被组合为时钟信号M1，第一时钟信号P3和P4进入异或门2，经过异或操作被组合为时钟信号M2，第一时钟信号P5和P6进入异或门3，经过异或操作被组合为时钟信号M3；然后，M1、M2、M3进入或门4，经过或操作被组合为第二时钟信号OUT 1。由图4可看出，第二时钟信号OUT 1比第一时钟信号P1、P2、P3…具有更高的频率。
还可以对两个第一时钟信号的不同组合进行逻辑操作，以得到多个不同频率的第二时钟信号。
示例性地，首先，第一时钟信号P1与P4经过异或操作得到时钟信号M4，第一时钟信号P2与P5经过异或操作得到时钟信号M5，第一时钟信号P3与P6经过异或操作得到时钟信号M6…；然后，时钟信号M4、M5、M6经过或操作得到第二时钟信号OUT 2。
根据本发明的另一实施例，逻辑模块200包括电流模式逻辑(CML)电路，所述CML电路可生成不同频率的多对差分时钟信号。
所述CML电路包括多个CML子电路和分压电路，多个CML子电路的输出端均连接至分压电路。
如图5所示为两个示例性的CML子电路的电路图。其中，每个CML子电路包括晶体管N0和N1，以及晶体管M1、M2和M3。
其中，晶体管M1、M2和M3串联连接，即晶体管M1的源极连接晶体管M2的漏极，晶体管M2的源极连接晶体管M3的漏极，晶体管M1和M2的栅极用于输入第一时钟信号。
晶体管N0和N1的源极均连接晶体管M1的漏极，漏极分别输出一对差分时钟信号OUT和OUTB，晶体管N0的栅极用于连接地电压(在图5中示出为VSS)，晶体管N1的栅极用于连接电源电压(在图5中示出为VDD)。
晶体管M1、M2和M3以及晶体管N0和N1的衬底均连接地电压VSS。
分压电路包括四个分压电阻R1、R2、R3和R4，其中，分压电阻R1和R2串联，其一端用于连接电源电压VDD，另一端连接所有子电路的差分时钟信号OUT；分压电阻R3和R4串联，其一端也用于连接电源电压VDD，另一端连接所有子电路的差分时钟信号OUTB。
如图6所示为图5中的两个CML子电路生成不同频率时钟信号的波形图。下面结合图6来说明图5中CML电路的工作原理。
CML电路中的多个子电路的晶体管M1和M2的栅极输入不同的第一时钟信号。示例性地，如图5所示，(a)图中，晶体管M1和M2的输入端分别输入第一时钟信号P1和P2b(其中，b代表相应信号的反相信号，例如，信号P2b为信号P2的反相信号，信号P3b为信号P3的反相信号)；(b)图中，晶体管M1和M2的输入端分别输入第一时钟信号P2和P3b。
如图6所示，当第一时钟信号P1和P2b两者均为高电平时，通过分压电阻R1、R2和晶体管M1、M2和M3的源漏极电阻Rds，差分时钟信号OUT被拉升为高电平，差分时钟信号OUTB被拉低为低电平；当第一时钟信号P2和P3b两者均为高电平时，通过分压电阻R3、R4和晶体管M1、M2和M3的源漏极电阻Rds，差分时钟信号OUTB被拉升为高电平，差分时钟信号OUT被拉低为低电平。
由此，当各个CML子电路被第一输入信号顺序激活时，每个CML子电路所输出的差分时钟信号为逻辑0或1，从而生成多个不同频率的第二时钟信号。
CML电路输出的差分时钟信号可以改进抗噪声能力，减少动态功耗，并且可以更高得到所需的时钟频率。
继续参考图2，选择模块300与逻辑模块200连接，用于对多个第二时钟信号进行选择，以选择出所需频率的时钟信号进行输出。
示例性地，选择模块300可以包括数据选择器(MUX)，并且可根据需要选用不同规格的数据选择器，例如，4选1数据选择器、8选1数据选择器、16选1数据选择器等。
本发明的用于生成时钟信号的电路，逻辑模块直接对时钟生成模块所生成的第一时钟信号进行组合，以生成多个频率不同的第二时钟信号，再由选择模块选择并输出所述频率的时钟信号，整个过程不用耗费锁定时间，能够快速得到所需要的频率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种用于生成时钟信号的电路，其特征在于，包括：
时钟生成模块，用于生成多个第一时钟信号；多个所述第一时钟信号彼此具有不同的相位；
逻辑模块，与所述时钟生成模块连接，用于对多个所述第一时钟信号进行组合，以生成多个第二时钟信号；其中，所述逻辑模块包括多个子电路，每个所述子电路包括用于对所述第一时钟信号进行异或操作的子电路和或操作的子电路；或者每个所述子电路包括电流模式逻辑子电路和分压电路，每个所述电流模式逻辑子电路的输出端均连接至所述分压电路；
选择模块，与所述逻辑模块连接，用于对多个所述第二时钟信号进行选择，以输出所需频率的时钟信号。
2.如权利要求1所述的用于生成时钟信号的电路，其特征在于，所述时钟生成模块包括环形振荡器。
3.如权利要求1所述的用于生成时钟信号的电路，其特征在于，所述第一时钟信号先经过异或操作再经过或操作，以生成所述第二时钟信号。
4.如权利要求1所述的用于生成时钟信号的电路，其特征在于，所述逻辑模块包括多个子电路，每个所述子电路生成一对所述第二时钟信号。
5.如权利要求4所述的用于生成时钟信号的电路，其特征在于，所述第二时钟信号为一对差分信号。
6.如权利要求5所述的用于生成时钟信号的电路，其特征在于，所述一 对差分信号包括逻辑0或1。
7.如权利要求1所述的用于生成时钟信号的电路，其特征在于，所述选择模块包括数据选择器。
8.如权利要求1所述的用于生成时钟信号的电路，其特征在于，所述第二时钟信号比所述第一时钟信号具有更高的频率。
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