DE10349466B4

DE10349466B4 - Taktsignal-Synchronisations-Vorrichtung, sowie Taktsignal-Synchronisationsverfahren

Info

Publication number: DE10349466B4
Application number: DE10349466A
Authority: DE
Inventors: Rajashekhar Rao; Alessandro Minzoni
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-10-23
Filing date: 2003-10-23
Publication date: 2009-08-27
Anticipated expiration: 2023-10-24
Also published as: CN100479059C; US7230462B2; DE10349466A1; US20050111291A1; CN1610004A

Abstract

Taktsignal-Synchronisations-Vorrichtung (1) zur Synchronisation von Taktsignalen (CLK, DQS), welche aufweist:
– eine Verzögerungseinrichtung (2) mit von einer Steuereinrichtung variabel steuerbarer Verzögerungszeit (t_var), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, mit der variabel steuerbaren Verzögerungszeit (t_var) beaufschlagt, und als verzögertes Taktsignal (DQS) ausgegeben wird,
– eine Phasen-Vergleichs-Einrichtung (4) zum Vergleich der Phase des Taktsignals (CLK) oder des hieraus gewonnenen Signals mit der Phase des verzögerten Taktsignals (DQS) oder eines hieraus gewonnenen Signals (FB),
– wobei eine Einrichtung (5) vorgesehen ist zum Ermitteln, ob eine Taktflanke (A') des von der Verzögerungseinrichtung (2) ausgegebenen, verzögerten Taktsignals (DQS), oder des hieraus gewonnenen Signals (FB) innerhalb eines vorbestimmten Zeitfensters (ΔT) vor oder nach einer entsprechenden Taktflanke (A) des Taktsignals (CLK) oder des hieraus gewonnenen Signals liegt, und
– wobei in einem ersten Modus der Taktsignal-Synchronisations-Vorrichtung (1) die Steuereinrichtung die Verzögerungseinrichtungs-Verzögerungszeit (t_var) immer dann ändert, wenn von der...

Description

Die Erfindung betrifft eine Taktsignal-Synchronisations-Vorrichtung, insbesondere zur Synchronisation eines intern in einem Speicherchip verwendeten Taktsignals mit einem extern in den Speicherchip eingegebenen Taktsignal, sowie ein Taktsignal-Synchronisationsverfahren.
Bei Halbleiter-Bauelementen, insbesondere bei Speicherbauelementen wie – z. B. auf CMOS-Technologie beruhenden – DRAMs (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) werden – zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten – sog. Taktsignale verwendet.
Bei herkömmlichen Halbleiter-Bauelementen wird dabei i. A. ein – auf einer Einzel-Leitung anliegendes – Einzel-Taktsignal eingesetzt (d. h. ein sog. „single ended"-Taktsignal).
Die Daten können dann z. B. jeweils bei der ansteigenden Taktflanke des Einzel-Taktsignals weitergeschaltet werden (oder alternativ z. B. jeweils bei der abfallenden Einzel-Taktsignal-Flanke).
Des weiteren sind im Stand der Technik bereits sog. DDR-Bauelemente, insbesondere DDR-DRAMs bekannt (DDR-DRAM = Double Data Rate – DRAM bzw. DRAM mit doppelter Datenrate).
Bei DDR-Bauelementen werden – statt eines einzelnen, auf einer Einzel-Leitung anliegenden Taktsignals („single ended"-Taktsignal) – zwei auf zwei getrennten Leitungen anliegende, differentielle, gegengleich-inverse Taktsignale verwendet.
Immer dann, wenn z. B. das erste Taktsignal der beiden Taktsignale von einem Zustand „logisch hoch" (z. B. einem hohen Spannungspegel) auf einen Zustand „logisch niedrig" (z. B. einen niedrigen Spannungspegel) wechselt, ändert das zweite Taktsignal – im wesentlichen gleichzeitig – seinen Zustand von „logisch niedrig" auf „logisch hoch" (z. B. von einem niedrigen auf einen hohen Spannungspegel).
Umgekehrt ändert immer dann, wenn das erste Taktsignal von einem Zustand „logisch niedrig" (z. B. einem niedrigen Spannungspegel) auf einen Zustand „logisch hoch" (z. B. einen hohen Spannungspegel) wechselt, das zweite Taktsignal (wiederum im wesentlichen gleichzeitig) seinen Zustand von „logisch hoch" auf „logisch niedrig" (z. B. von einem hohen auf einen niedrigen Spannungspegel).
In DDR-Bauelementen werden die Daten i. A. sowohl bei der ansteigenden Flanke des ersten Taktsignals, als auch bei der ansteigenden Flanke des zweiten Taktsignals (bzw. sowohl bei der abfallenden Flanke des ersten Taktsignals, als auch bei der abfallenden Flanke des zweiten Taktsignals) weitergeschaltet.
Damit erfolgt in einem DDR-Bauelement die Weiterschaltung der Daten häufiger bzw. schneller (insbesondere doppelt so häufig, bzw. doppelt so schnell), wie bei entsprechenden, herkömmlichen Bauelementen mit Einzel- bzw. „single ended"-Taktsignal – d. h. die Datenrate ist höher, insbesondere doppelt so hoch, wie bei entsprechenden, herkömmlichen Bauelementen.
Das – intern – im Bauelement zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten verwendete Taktsignal („DQS"- bzw. „data strobe"-Signal) (bzw. – bei der Verwendung differentieller, gegengleich-inverser Taktsignale – das interne Taktsignal DQS, und das zum Taktsignal DQS gegengleich-inverse Taktsignal BDQS) muß synchron zu einem extern in das Bauelement eingegebenen Taktsignal („CLK"- bzw. „clock"-Signal) sein (bzw. synchron zu den extern in das Bauelement eingegebenen, differentiellen Taktsignalen CLK, BCLK).
Das oder die externen Taktsignale CLK, BCLK wird bzw. werden von einem entsprechenden, mit dem Bauelement verbundenen, externen Taktsignal-Geber erzeugt.
Zur Synchronisation des intern erzeugten Taktsignals DQS bzw. der intern erzeugten Taktsignale DQS, BDQS mit dem oder den externen Taktsignalen CLK, BCLK wird eine Taktsignal-Synchronisationseinrichtung, z. B. eine DLL-Schaltung (DLL = Delay-Locked-Loop) verwendet. Eine solche Schaltung ist z. B. aus der EP 964 517 bekannt.
Eine Taktsignal-Synchronisationseinrichtung kann z. B. eine erste Verzögerungseinrichtung aufweisen, in die das oder die externen Taktsignale CLK, BCLK eingegeben werden, und die das oder die eingegebenen Taktsignale CLK, BCLK – abhängig von einem von einer Phasenvergleichseinrichtung ausgegebenen Steuersignal – mit einer – durch das Steuersignal einstellbaren, variablen – Verzögerungszeit t_var beaufschlagt.
Das oder die von der ersten Verzögerungseinrichtung ausgegebenen Signal(e) kann bzw. können – intern – im Bauelement zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten verwendet werden (d. h. als – interne(s) – Taktsignal(e) DQS bzw. BDQS).
Das von der ersten Verzögerungseinrichtung ausgegebene Signal DQS wird einer zweiten Verzögerungseinrichtung zugeführt, die das eingegebene Signal DQS mit einer – festen – Verzögerungszeit t_const beaufschlagt, die in etwa der Summe der durch den bzw. die Receiver („Receiver-Delay"), den jeweiligen Datenpfad („data path delay"), und den bzw. die Off-Chip-Driver („OCD-Delay") verursachten Signal-Verzögerungen entspricht.
Das von der zweiten Verzögerungseinrichtung ausgegebene Signal (FB-Signal bzw. „Feedback-Signal") wird der o. g. Phasenvergleichseinrichtung zugeführt, und dort die Phasenlage des FB-Signals mit derjenigen des – ebenfalls in die Phasenvergleichseinrichtung eingegebenen – CLK-Signals verglichen. Abhängig davon, ob die Phase des FB-Signal derjenigen des CLK-Signals vorauseilt, oder hinterherläuft, wird von der Phasenvergleichseinrichtung – als Steuersignal für die o. g. erste Verzögerungseinrichtung – ein Inkrement-Signal (INC-Signal), oder ein Dekrement-Signal (DEC-Signal) ausgegeben, die dazu führen, dass die durch die erste Signalverzögerungseinrichtung bewirkte Verzögerung t_var des CLK-Signals – bei einem INC-Signal – erhöht, bzw. – bei einem DEC-Signal – verringert wird, sodaß schließlich das CLK- und das FB-Signal synchronisiert, d. h. die Taktsignal-Synchronisationseinrichtung „eingerastet" („locked") ist.
Im eingerasteten Zustand der Taktsignal-Synchronisationseinrichtung kann eine – zwischen die Phasenvergleichseinrichtung und die erste Verzögerungseinrichtung geschaltete – Filtereinrichtung aktiviert werden, die nur dann das INC- oder DEC-Signal an die erste Signalverzögerungseinrichtung weiterleitet, wenn eine bestimmte Anzahl von aufeinanderfolgenden – z. B. durch die Taktsignale CLK, BCLK definierten – Takten (z. B. 16 aufeinanderfolgende Takte) von der Phasenvergleichseinrichtung ein- und dasselbe Signal ausgegeben wird (z. B. 16 aufeinanderfolgende Takte ein INC-Signal, oder 16 aufeinanderfolgende Takte ein DEC-Signal).
Dadurch kann – im eingerasteten Zustand der Taktsignal-Synchronisationseinrichtung – Jitter im von der Taktsignal-Synchronisationseinrichtung ausgegebenen Taktsignal DQS verhindert werden, und dennoch – von Zeit zu Zeit (nämlich dann, wenn von der Filtereinrichtung das INC- oder DEC-Signal an die erste Signalverzögerungseinrichtung weitergeleitet wird) – eine Nachsynchronisieren des Taktsignals DQS in Bezug auf das Taktsignal CLK sichergestellt werden.
Allerdings kann es z. B. dann, wenn sich – während des eingerasteten Zustands der Taktsignal-Synchronisationseinrichtung – die Frequenz des CLK-Signals ändert, relativ lange dauern, bis das CLK-Signal und das DQS-Signal wieder synchronisiert sind.
In der US 2002/0041196 A1 ist eine Taktsignal-Synchronisations-Vorrichtung beschrieben, bei der ein Herunterteilen des Takts vorgesehen ist.
Die Aufgabe der Erfindung besteht darin, eine neuartige Taktsignal-Synchronisations-Vorrichtung, sowie ein neuartiges Taktsignal-Synchronisationsverfahren zur Verfügung zu stellen, insbesondere eine Vorrichtung und ein Verfahren, mit denen die oben beschriebenen Nachteile zumindest teilweise beseitigt werden können.
Die Erfindung erreicht dieses und andere Ziele durch den Gegenstand der Ansprüche 1 und 3.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigen:
1 eine schematische Darstellung einer Taktsignal-Synchronisationseinrichtung gemäß einem Ausführungsbeispiel der Erfindung;
2 eine schematische Detaildarstellung einer bei der Taktsignal-Synchronisationseinrichtung gemäß 1 zur Steuerung des Taktsignal-Synchronisations-Prozesses, insbesondere der Filtereinrichtung verwendeten Steuer-Vorrichtung;
3a Zeitablaufdiagramme der in die in 2 gezeigte Steuer-Vorrichtung eingegebenen FB- und CLK-Signale, bei einem ersten und zweiten Modus der Taktsignal-Synchronisationseinrichtung;
3b Zeitablaufdiagramme der in die in 2 gezeigte Steuer-Vorrichtung eingegebenen FB- und CLK-Signale, der in der Steuer-Vorrichtung erzeugten Signale, und des von der Steuer-Vorrichtung ausgegebenen, zur Steuerung des Taktsignal-Synchronisations-Prozesses verwendeten Steuersignals (CLOSE-Signals), bei relativ schlechter Synchronisation des FB- und CLK-Signals; und
3c Zeitablaufdiagramme der in die in 2 gezeigte Steuer-Vorrichtung eingegebenen FB- und CLK-Signale, der in der Steuer-Vorrichtung erzeugten Signale, und des von der Steuer-Vorrichtung ausgegebenen, zur Steuerung des Taktsignal-Synchronisations-Prozesses verwendeten Steuersignals (CLOSE-Signals), bei relativ guter Synchronisation des FB- und CLK-Signals.
In 1 ist eine schematische Darstellung einer Taktsignal-Synchronisationseinrichtung 1 gemäß einem Ausführungsbeispiel der Erfindung gezeigt.
Diese weist – entsprechend ähnlich wie herkömmliche Taktsignal-Synchronisationseinrichtungen – eine erste Verzögerungseinrichtung 2, eine zweite Verzögerungseinrichtung 3, eine Phasenvergleichseinrichtung 4, und eine – zwischen die Phasenvergleichseinrichtung 4, und die erste Verzögerungseinrichtung 2 geschaltete – Filtereinrichtung 9c auf, sowie – anders als herkömmliche Taktsignal-Synchronisationseinrichtungen, und wie im folgenden noch genauer erläutert wird – eine speziell ausgestaltete, zur Steuerung des Taktsignal-Synchronisations-Prozesses, insbesondere der Filtereinrichtung 9c verwendete Steuer-Vorrichtung 5.
Die Taktsignal-Synchronisationseinrichtung 1 kann z. B. auf einem Halbleiter-Bauelement vorgesehen sein, insbesondere einem Speicherbauelement wie einem – z. B. auf CMOS-Technologie beruhenden – DRAM (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher), z. B. einem DDR-DRAM (DDR-DRAM = Double Data Rate – DRAN bzw. DRAN mit doppelter Datenrate).
Das entsprechende Halbleiter-Bauelement weist einen – externen – Anschluß auf (z. B. ein entsprechendes Pad bzw. einen entsprechenden Pin), an dem – zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten im Halbleiter-Bauelement – von einem externen Taktsignal-Geber ein externes Taktsignal CLK angelegt wird.
Alternativ kann das Bauelement einen entsprechenden – weiteren – externen Anschluß (z. B. ein entsprechendes weiteres Pad bzw. einen entsprechenden weiteren Pin) aufweisen, an dem ein zum o. g. Taktsignal CLK inverses Taktsignal BCLK angelegt wird (d. h. es können sog. „differentielle" Taktsignale CLK, BCLK verwendet werden).
Intern im Bauelement können die Daten z. B. jeweils bei der ansteigenden (oder alternativ z. B. jeweils bei der abfallenden) Taktflanke des o. g. Taktsignals CLK (bzw. – genauer – eines hieraus gewonnenen, internen DQS-Taktsignals) weitergeschaltet werden, bzw. – bei der Verwendung differentieller Taktsignale CLK und BCLK (bzw. – genauer – der hieraus gewonnenen, differentiellen, internen Taktsignale DQS und BDQS) – i. A. sowohl bei der ansteigenden Flanke des CLK- als auch der ansteigenden Flanke des BCLK-Taktsignals (bzw. sowohl der ansteigenden Flanke des DQS- als auch der ansteigenden Flanke des BDQS-Signals (bzw. bei jeweils den abfallenden Taktflanken der entsprechenden Signale)).
Wie in 1 gezeigt ist, wird das – am entsprechenden Anschluß des Halbleiter-Bauelements anliegende – CLK-Signal über eine Leitung 10, und eine mit dieser verbundenen Leitung 11 der in der Taktsignal-Synchronisationseinrichtung 1 vorgesehenen ersten Verzögerungseinrichtung 2 zugeführt.
In der ersten Verzögerungseinrichtung 2 („delay chain” bzw. „delay line") wird das CLK-Signal – abhängig von einem von der Phasenvergleichseinrichtung 4 ausgegebenen Steuersignal INC bzw. DEC (bzw. – genauer – von einem hieraus gewonnenen, von der Filtereinrichtung 9c ausgegebenen Steuersignal INC' bzw. DEC') – mit einer – durch das Steuersignal bzw. eine dieses empfangenden Steuereinrichtung einstellbaren, variablen – Verzögerungszeit t_var beaufschlagt.
Das von der ersten Verzögerungseinrichtung 2 an einer Leitung 6a, und einer mit dieser verbundenen Leitung 6b ausgegebene – gegenüber dem CLK-Signal um die o. g. variable Verzögerungszeit t_var verzögerte – Signal DQS (bzw. zusätzlich ein – hierzu inverses – Signal BDQS) kann (bzw. können), wie oben bereits angedeutet – intern – im Bauelement zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten verwendet werden (d. h. als – interne(s) – Taktsignal(e) DQS bzw. BDQS).
Das BDQS-Signal kann z. B. – durch invertieren – aus dem DQS-Signal erzeugt werden, oder kann z. B. separat erzeugt werden (z. B. aus dem BCLK-Signal, unter Verwendung einer der in 1 gezeigten Taktsignal-Synchronisationseinrichtung 1 entsprechenden Taktsignal-Synchronisationseinrichtung).
Wie aus 1 weiter hervorgeht, wird das von der ersten Verzögerungseinrichtung 2 ausgegebene Signal DQS – über die o. g. Leitung 6a, und eine mit dieser verbundene Leitung 6c – (zusätzlich auch) der o. g. zweiten Verzögerungseinrichtung 3 („clock tree delay mimic") zugeführt, die das eingegebene Signal DQS mit einer – festen – Verzögerung t_const beaufschlagt, die z. B. in etwa der Summe der durch den bzw. die Receiver („Receiver-Delay"), den jeweiligen Datenpfad („data path delay"), und den bzw. die Off-Chip-Driver („OCD-Delay”) verursachten Signal-Verzögerungen entspricht.
Das von der zweiten Verzögerungseinrichtung 3 an einer Leitung 7a ausgegebene – und gegenüber dem DQS-Signal um die o. g. feste Verzögerungszeit t_const verzögerte – Signal (FB-Signal bzw. „Feedback-Signal") wird über eine – mit der Leitung 7a verbundene – Leitung 7b einem ersten Eingang der Phasenvergleichseinrichtung 4 zugeführt, sowie über eine – ebenfalls mit der Leitung 7a verbundene – Leitung 21 (und wie im folgenden noch genauer erläutert wird) der Steuer-Vorrichtung 5 („Control").
Wie aus 1 weiter hervorgeht, wird das an der Leitung 10 anliegende CLK-Signal – über eine mit der Leitung 10 verbundene Leitung 8 – einem (weiteren) Eingang der Phasenvergleichseinrichtung 4 zugeführt, sowie über eine – ebenfalls mit der Leitung 10 verbundene – Leitung 22 (und wie im folgenden noch genauer erläutert wird) der Steuer-Vorrichtung 5.
In der Phasenvergleichseinrichtung 4 wird – entsprechend ähnlich wie bei herkömmlichen Phasenvergleichseinrichtungen – die Phasenlage des – an der Leitung 7b anliegenden, dem ersten Eingang der Phasenvergleichseinrichtung 4 zugeführten – FB-Signals mit derjenigen des – an der Leitung 8 anliegenden, dem weiteren Eingang der Phasenvergleichseinrichtung 4 zugeführten – CLK-Signals verglichen. Abhängig davon, ob die Phase des FB-Signal derjenigen des CLK-Signals vorauseilt, oder hinterherläuft, wird von der Phasenvergleichseinrichtung 4 – als Steuersignal für die o. g. erste Verzögerungseinrichtung 2 – an einer Steuerleitung 9a ein Inkrement-Signal (INC-Signal), oder ein Dekrement-Signal (DEC-Signal) ausgegeben, und an die o. g. Filtereinrichtung 9c weitergeleitet.
Beispielsweise kann von der Phasenvergleichseinrichtung 4 – als INC-Signal – ein „logisch hohes", und – als DEC-Signal – ein „logisch niedriges" Signal an die o. g. Leitung 9a angelegt werden (oder umgekehrt)).
In einem – z. B. unmittelbar nach der Inbetriebnahme des Halbleiter-Bauelements gestarteten – ersten Modus (Synchronisier-Modus („Synchronizing Mode")) der Taktsignal-Synchronisationseinrichtung 1 – z. B. während des in 3a gezeigten Zeitraums T1 – werden die von der von der Filtereinrichtung 9c – über die Leitung 9a – empfangenen Steuersignale (Inkrement-Signal (INC-Signal), oder Dekrement-Signal (DEC-Signal)) – über eine Leitung 9b – in unveränderter bzw. im wesentlichen unveränderter Form an die erste Verzögerungseinrichtung 2 weitergeleitet (vgl. z. B. die in 1 gezeigten Signale INC' bzw. DEC') („inaktivierter Zustand" der Filtereinrichtung 9c).
Die o. g. Signale (INC (bzw. INC'), und DEC (bzw. DEC')) führen dazu, dass die durch die erste Signalverzögerungseinrichtung 2 bewirkte Verzögerung t_var des CLK-Signals – z. B. durch die o. g., hier nicht dargestellte Steuereinrichtung – entsprechend erhöht bzw. verringert wird, z. B. bei einem INC- bzw. INC'-Signal erhöht (vgl. z. B. das in 3a, links dargestellte INC'-Signal, und das während des o. g. Zeitraums T1 dann jeweils geringer werdende Vorauseilen des FB-Signals gegenüber dem CLK-Signal um zunächst z. B. Δt1, dann Δt2, daraufhin Δt3, etc. (Pfeile K, L, M)), bzw. bei einem DEC- bzw. DEC'-Signal verringert, sodaß schließlich – hier z. B.: ab einem Zeitpunkt t4 – das CLK- und das FB-Signal synchronisiert, d. h. die Taktsignal-Synchronisationseinrichtung 1 „eingerastet” („locked") ist (wobei dann – wie z. B. in 3a, rechts dargestellt – das CLK-Signal jeweils zur im wesentlichen gleichen Zeit t_a eine positive Flanke A hat, wie das FB-Signal (Flanke A') (bzw. das CLK-Signal jeweils zur im wesentlichen gleichen Zeit t_b eine negative Flanke B, wie das FB-Signal (Flanke B')).
Die Taktsignal-Synchronisationseinrichtung 1 wechselt dann vom o. g. ersten Modus (Synchronisier-Modus („Synchronizing Mode")) in einen zweiten Modus (vgl. den in 3a gezeigten Zeitraum T2, Einrast-Modus bzw. „locked mode")).
Während des o. g. ersten Modus („synchronizing mode"), und des o. g. zweiten Modus („locked mode") wird immer dann, wenn die positive Flanke A' des FB-Signals der positiven Flanke A des CLK-Signals vorauseilt (wie z. B. in 3a, links dargestellt) von der Phasenvergleichseinrichtung 4 als Steuersignal für die o. g. erste Verzögerungseinrichtung 2 an der Leitung 9a ein INC-Signal ausgegeben. Demgegenüber wird immer dann, wenn die positive Flanke A' des FB-Signals der positiven Flanke A des CLK-Signals hinterherläuft, von der Phasenvergleichseinrichtung 4 als Steuersignal für die o. g. erste Verzögerungseinrichtung 2 an der Leitung 9a ein DEC-Signal ausgegeben.
Wechselt die Taktsignal-Synchronisationseinrichtung 1 vom o. g. ersten Modus (Synchronisier-Modus („Synchronizing Mode")) in den o. g. zweiten Modus (Einrast-Modus („locked mode")), wird die Filtereinrichtung 9c aktiviert (z. B. mittels eines von der Phasenvergleichseinrichtung 4 an einer Leitung 9d ausgegebenen, der Filtereinrichtung 9c zugeführten Aktivier-Signals (ACTIVATE-Signal)), d. h. wechselt vom o. g. inaktivierten, in einen aktivierten Zustand.
Ist die Taktsignal-Synchronisationseinrichtung 1 im o. g. zweiten Modus (Einrast-Modus („locked mode")), d. h. die Filtereinrichtung 9c im o. g. „aktivierten" Zustand, wird von der Filtereinrichtung 9c nur dann das o. g. – von der Phasenvergleichseinrichtung 4 empfangene – INC- oder DEC-Signal an die erste Signalverzögerungseinrichtung weitergeleitet – (z. B. in Form des o. g. – an der Leitung 9b angelegten – INC'- oder DEC'-Signals), wenn – wie im folgenden noch genauer erläutert wird – in einem ersten Unter-Modus des o. g. „locked modes” eine bestimmte, erste, relativ große Anzahl A1 von aufeinanderfolgenden – z. B. durch die Taktsignale CLK, BCLK definierten – Takten (z. B. zwischen 8 und 32, insbesondere zwischen 12 und 20, z. B. 16 aufeinanderfolgende Takte) (bzw. eine erste, vorbestimmte, relativ lange Zeitdauer) – von der Phasenvergleichseinrichtung 4 ein- und dasselbe Signal ausgegeben wird (z. B. 16 aufeinanderfolgende Takte ein INC-Signal, oder 16 aufeinanderfolgende Takte ein DEC-Signal), oder wenn – in einem zweiten Unter-Modus des o. g. „locked modes" – eine bestimmte, zweite, relativ kleine Anzahl A2 von aufeinanderfolgenden – z. B. durch die Taktsignale CLK, BCLK definierten – Takten (z. B. zwischen 1 und 8, insbesondere zwischen 2 und 8, z. B. 4 aufeinanderfolgende Takte) (bzw. eine zweite, vorbestimmte, relativ kurze Zeitdauer) – von der Phasenvergleichseinrichtung 4 ein- und dasselbe Signal ausgegeben wird (z. B. 4 aufeinanderfolgende Takte ein INC-Signal, oder 4 aufeinanderfolgende Takte ein DEC-Signal).
Ansonsten – d. h. wenn von der Phasenvergleichseinrichtung 4 nicht (im o. g. ersten Unter-Modus des „locked modes") die o. g. erste Anzahl A1, bzw. (im o. g. zweiten Unter-Modus des „locked modes") die o. g. zweite Anzahl A2 an Takten ein- und dasselbe Signal INC oder DEC ausgegeben wird – kann von der Filtereinrichtung 9c – z. B. über eine weitere, hier nicht dargestellten Leitung – ein Halte-Signal (HOLD-Signal) an die erste Verzögerungseinrichtung 2 gesendet werden.
Das HOLD-Signal führt dazu, dass die durch die erste Signalverzögerungseinrichtung 2 bewirkte Verzögerung t_var des CLK-Signals konstant gehalten wird, d. h. weder erhöht, noch verringert wird (obwohl von der Phasenvergleichseinrichtung 4 ein DEC- oder INC-Signal ausgegeben wird). Dadurch kann – im o. g. „locked mode" der Taktsignal-Synchronisationseinrichtung 1 – Jitter im von der Taktsignal-Synchronisationseinrichtung 1 an der Leitung 6b ausgegebenen Taktsignal DQS verhindert werden, und dennoch – von Zeit zu Zeit (nämlich dann, wenn von der Filtereinrichtung 9c ein INC'- bzw. DEC'-Signal (und kein HOLD-Signal ausgegeben wird)) – eine Nachsynchronisieren des Taktsignals DQS in Bezug auf das Taktsignal CLK sichergestellt werden.
Ob sich das System im o. g. ersten Unter-Modus des o. g. „locked modes" befindet (– wobei nur dann, wenn während der o. g. ersten Anzahl A1 an aufeinanderfolgenden Takten (z. B. 16 aufeinanderfolgenden Takten) von der Phasenvergleichseinrichtung 4 ein- und dasselbe Signal INC oder DEC ausgesendet wird, dieses von der Filtereinrichtung 9c entsprechend an die erste Verzögerungseinrichtung 2 weitergeleitet, bzw. kein HOLD-Signal ausgegeben wird –), oder ob sich das System im o. g. zweiten Unter-Modus des o. g. „locked modes" befindet (– wobei nur dann, wenn während der o. g. zweiten Anzahl A2 an aufeinanderfolgenden Takten (z. B. 4 aufeinanderfolgenden Takten) von der Phasenvergleichseinrichtung 4 ein- und dasselbe Signal INC oder DEC ausgesendet wird, dieses von der Filtereinrichtung 9c entsprechend an die erste Verzögerungseinrichtung 2 weitergeleitet, bzw. kein HOLD-Signal ausgegeben wird –), wird – wie im folgenden noch genauer erläutert wird – von der o. g. Steuer-Vorrichtung 5 ermittelt.
Dabei wird von der Steuer-Vorrichtung 5 insbesondere ermittelt, ob die ansteigenden Flanken A, A' (bzw. alternativ: die absteigenden Flanken B, B') des CLK- und des FB-Signals zeitlich gesehen relativ nahe beieinanderliegen (was bedeutet, dass – wie z. B. in 3c dargestellt – die Taktsignale CLK und FB (noch) relativ gut synchronisiert sind), oder ob die ansteigenden Flanken A, A' (bzw. alternativ: die absteigenden Flanken B, B') des CLK- und des FB-Signals zeitlich gesehen relativ weit auseinanderliegen (was bedeutet, dass – wie z. B. in 3b dargestellt – die Taktsignale CLK und FB (nur noch) relativ schlecht synchronisiert sind) – z. B. aufgrund einer Änderung der Frequenz des CLK-Signals, oder z. B. einer Änderung der Höhe der Versorgungsspannung, und eine dadurch bewirkte Änderung der von der ersten Verzögerungseinrichtung 2 bewirkten Signal-Verzögerungszeit t_var.
Wird von der o. g. Steuer-Vorrichtung 5 ermittelt, dass die ansteigenden Flanken A, A' (bzw. alternativ: die absteigenden Flanken B, B') des CLK- und des FB-Signals zeitlich gesehen relativ nahe beieinanderliegen, wird von der Steuer-Vorrichtung 5, und wie in 3c veranschaulicht, an einer Leitung 29 ein „logisch hohes" Steuersignal CLOSE ausgegeben, und an die Filtereinrichtung 9c weitergeleitet (die dann in den o. g. ersten Unter-Modus des o. g. „locked modes" wechselt, bzw. in diesem Zustand verbleibt (– wobei nur dann, wenn während der o. g. ersten, relativ großen Anzahl A1 an aufeinanderfolgenden Takten von der Phasenvergleichseinrichtung 4 ein- und dasselbe Signal INC oder DEC ausgesendet wird, dieses von der Filtereinrichtung 9c entsprechend an die erste Verzögerungseinrichtung 2 weitergeleitet, bzw. kein HOLD-Signal ausgegeben wird –)).
Dieser erste Unter-Modus des zweiten Modus („locked mode") stellt den Default-Modus des zweiten Modus („locked mode") dar, in den das System – nach Beendigung des ersten Modus („Synchronizing Mode") – (zunächst) automatisch überwechselt.
Wird von der o. g. Steuer-Vorrichtung 5 ermittelt, dass die ansteigenden Flanken A, A' (bzw. alternativ: die absteigenden Flanken B, B') des CLK- und des FB-Signals zeitlich gesehen relativ weit auseinanderliegen, wird von der Steuer-Vorrichtung 5, und wie in 3b veranschaulicht, an der o. g. Leitung 29 ein „logisch niedriges" Steuersignal CLOSE ausgegeben, und an die Filtereinrichtung 9c weitergeleitet (die dann in den o. g. zweiten Unter-Modus des o. g. „locked modes” wechselt, bzw. in diesem Zustand verbleibt (– wobei nur dann, wenn während der o. g. zweiten, relativ kleinen Anzahl A2 an aufeinanderfolgenden Takten von der Phasenvergleichseinrichtung 4 ein- und dasselbe Signal INC oder DEC ausgesendet wird, dieses von der Filtereinrichtung 9c entsprechend an die erste Verzögerungseinrichtung 2 weitergeleitet, bzw. kein HOLD-Signal ausgegeben wird –)).
Dadurch wird – bei einer relativ großen Abweichung zwischen CLK- und FB-Signal (d. h. beim zweiten Unter-Modus des o. g. „locked modes") – dem dann relativ großen Phasenunterschied zwischen DQS- und CLK-Signal relativ schneller bzw. häufiger entgegengewirkt, als bei einer relativ kleinen Abweichung zwischen CLK- und FB-Signal (d. h. beim ersten Unter-Modus des o. g. „locked modes"), d. h. bei relativ kleiner Phasenabweichung zwischen DQS- und CLK-Signal.
Dadurch können – bei einem relativ großen Phasenunterschied zwischen DQS- und CLK-Signal – das DQS- und das CLK-Signal relativ schnell (wieder) synchronisiert werden.
In 2 ist eine schematische Detaildarstellung der in der Taktsignal-Synchronisationseinrichtung 1 gemäß 1 zur Steuerung des Taktsignal-Synchronisations-Prozesses, insbesondere zur Steuerung der Filtereinrichtung 9c verwendeten Steuer-Vorrichtung 5 gezeigt.
Wie aus 2 hervorgeht, weist die Steuer-Vorrichtung 5 ein RS-Flip-Flop 12 mit zwei NAND-Gattern 17a, 17b auf, eine erste, zweite und dritte Verzögerungseinrichtung 13a, 13b, 13c, ein erstes und zweites AND-Gatter 14a, 14b, weitere NAND-Gatter 14c und 17c, ein Latch 15, sowie einen Inverter 16.
Ein erster Eingang des (ersten) AND-Gatters 14a ist – über eine Leitung 20a – mit der o. g. Leitung 22 verbunden, über die das o. g. CLK-Signal in die Steuer-Vorrichtung 5 eingegeben wird.
Ein zweiter Eingang des (ersten) AND-Gatters 14a ist – über eine Leitung 20b – mit einem Ausgang der o. g. (ersten) Verzögerungseinrichtung 13a verbunden, deren Eingang über eine Leitung 20c ebenfalls an die o. g. Leitung 22 angeschlossen ist, über die das o. g. CLK-Signal in die Steuer-Vorrichtung 5 eingegeben wird.
Wie aus 2 weiter hervorgeht, ist ein erster Eingang des (zweiten) AND-Gatters 14b – über eine Leitung 20d – mit einem Ausgang der o. g. (zweiten) Verzögerungseinrichtung 13b verbunden, deren Eingang über eine Leitung 20e an die o. g. Leitung 21 angeschlossen ist, über die das o. g. FB-Signal in die Steuer-Vorrichtung 5 eingegeben wird.
Ein zweiter Eingang des (zweiten) AND-Gatters 14b ist über eine Leitung 20f – ebenfalls – mit der o. g. Leitung 21 verbunden, über die das o. g. FB-Signal in die Steuer-Vorrichtung 5 eingegeben wird.
Der Ausgang des ersten AND-Gatters 14a ist über eine Leitung 20g an einen ersten Eingang des NAND-Gatters 17c angeschlossen, und der Ausgang des zweiten AND-Gatters 14b über eine Leitung 20h an einen zweiten Eingang des NAND-Gatters 17c.
Wie aus 2 weiter hervorgeht, ist die o. g. Leitung 22 – über eine Leitung 20i – mit einem Eingang des Inverters 16 verbunden, dessen Ausgang über eine Leitung 20k, und eine mit dieser verbundenen Leitung 20l an einen zweiten Eingang des (weiteren) NAND-Gatters 14c angeschlossen ist.
Ein erster Eingang des NAND-Gatters 14c ist – über eine Leitung 20m – mit einem Ausgang der o. g. (dritten) Verzögerungseinrichtung 13c verbunden, deren Eingang über eine Leitung 20n an die o. g. Leitung 20k, und damit – ebenfalls – an den Ausgang des Inverters 16 angeschlossen ist.
Gemäß 2 ist der Ausgang des Inverters 16 zusätzlich auch – über eine mit der Leitung 20k verbundene Leitung 20o – an einen (Takt-)Eingang des Latches 15 angeschlossen.
Ein erster Eingang des RS-Flip-Flops 12 (bzw. ein erster Eingang von dessen erstem NAND-Gatter 17a) ist – über eine Leitung 20p – an einen Ausgang des o. g. (dritten) NAND-Gatters 17c angeschlossen. Der Ausgang des ersten NAND-Gatters 17a des RS-Flip-Flops 12 ist – über eine Leitung 20q, und eine mit dieser verbundenen Leitung 20r – an einen ersten Eingang des zweiten NAND-Gatters 17b des RS-Flip-Flops 12 rückgekoppelt.
Des weiteren ist ein zweiter Eingang des zweiten NAND-Gatters 17b des RS-Flip-Flops 12 – über eine Leitung 20s – mit dem Ausgang des o. g. NAND-Gatters 14c verbunden.
Der Ausgang des zweiten NAND-Gatters 17b des RS-Flip-Flops 12 ist – über eine Leitung 20t – an einen zweiten Eingang des ersten NAND-Gatters 17a des RS-Flip-Flops 12 rückgekoppelt.
Ein Ausgang des RS-Flip-Flops 12 (hier: der Ausgang des ersten NAND-Gatters 17a) ist über eine mit der Leitung 20q verbundene Leitung 20u an einen (Daten-)Eingang des Latches 15 angeschlossen.
Des weiteren ist – wie in 2 gezeigt – der Ausgang des Latches 15 an die o. g. Leitung 29 angeschlossen, so dass das von der Steuer-Vorrichtung 5 am Ausgang des Latches 15 ausgegebene Steuersignal (CLOSE-Signal) – wie bereits oben erläutert, und in 1 gezeigt – der Filtereinrichtung 9c der Taktsignal-Synchronisationseinrichtung 1 zugeführt werden kann.
Die Verzögerungseinrichtungen 13a, 13b, 13c können z. B. jeweils durch einen einzelnen, oder z. B. durch mehrere Inverter gebildet werden, z. B. durch eine ungerade Anzahl hintereinandergeschalteter Inverter.
Durch die Verzögerungseinrichtung 13a wird das an den Leitungen 22, 20c anliegende CLK-Signal verzögert, und – in invertierter Form – dem zweiten Eingang des AND-Gatters 14a zugeführt.
Entsprechend ähnlich wird durch die Verzögerungseinrichtung 13b das an den Leitungen 21, 20e anliegende FB-Signal verzögert, und – in invertierter Form – dem ersten Eingang des AND-Gatters 14b zugeführt.
Wie aus 3b und 3c hervorgeht, wird das am Ausgang des AND-Gatters 14a ausgegebene Signal CLK_D nur dann „logisch hoch", wenn sowohl am ersten, als auch am zweiten Eingang des AND-Gatters 14a ein „logisch hohes" Signal anliegt. Dies ist dann der Fall, wenn das CLK-Signal seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (d. h. bei einer positiven Flanke A des CLK-Signals). Nach einer – von der durch die Verzögerungseinrichtung 13a bewirkten Signal-Verzögerungszeit hervorgerufenen Verzögerung ΔT – wechselt das am Ausgang des AND-Gatters 14a ausgegebene Signal CLK_D dann wieder auf „logisch niedrig" (da das am zweiten Eingang des AND-Gatters 14a anliegende Signal dann – um die Verzögerung ΔT verzögert – seinen Zustand von „logisch hoch" auf „logisch niedrig" wechselt).
Entsprechend ähnlich wird – wie ebenfalls aus 3b und 3c hervorgeht – das am Ausgang des AND-Gatters 14b ausgegebene Signal FB_D nur dann „logisch hoch", wenn sowohl am ersten, als auch am zweiten Eingang des AND-Gatters 14b ein „logisch hohes" Signal anliegt. Dies ist dann der Fall, wenn das FB- Signal seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (d. h. bei einer positiven Flanke A' des FB-Signals). Nach einer – von der durch die Verzögerungseinrichtung 13b bewirkten Signal-Verzögerungszeit hervorgerufenen Verzögerung ΔT – wechselt das am Ausgang des AND-Gatters 14b ausgegebene Signal FB_D dann wieder auf „logisch niedrig" (da das am ersten Eingang des AND-Gatters 14b anliegende Signal dann – um die Verzögerung ΔT verzögert – seinen Zustand von „logisch hoch" auf „logisch niedrig" wechselt).
Gemäß 2 wird das am Ausgang des AND-Gatters 14a ausgegebene Signal CLK_D – über die Leitung 20g – dem ersten Eingang des NAND-Gatters 17c zugeführt, und das am Ausgang des AND-Gatters 14b ausgegebene Signal FB_D – über die Leitung 20h – dem zweiten Eingang des NAND-Gatters 17c.
Das am Ausgang des NAND-Gatters 17c ausgegebene, und als Stell-Signal für das RS-Flip-Flop 12 verwendete Signal SET wird nur dann „logisch niedrig", wenn sowohl am ersten, als auch am zweiten Eingang des NAND-Gatters 17c ein „logisch hohes" Signal anliegt.
Dies ist nur dann der Fall, wenn – wie in 3c dargestellt – die positiven Flanken A, A' des CLK- und des FB-Signals zeitlich gesehen relativ nahe beieinanderliegen, d. h. der zeitliche Abstand zwischen den positiven Flanken A, A' des CLK- und des FB-Signals kleiner oder gleich der o. g. durch die Verzögerungseinrichtung 13a bzw. 13b bewirkten Signal-Verzögerungszeit ΔT ist (was bedeutet, dass – wie z. B. in 3c dargestellt – die Taktsignale CLK und FB (noch) relativ gut synchronisiert sind).
Ansonsten – d. h. dann, wenn wie in 3b dargestellt die positiven Flanken A, A' des CLK- und des FB-Signals zeitlich gesehen relativ weit auseinanderliegen, d. h. der zeitliche Abstand zwischen den positiven Flanken A, A' des CLK- und des FB-Signals größer als die o. g. durch die Verzögerungseinrichtung 13a bzw. 13b bewirkte Signal-Verzögerungszeit ΔT ist (was bedeutet, dass – wie z. B. in 3b dargestellt – die Taktsignale CLK und FB (nur noch) relativ schlecht synchronisiert sind) – bleibt das am Ausgang des NAND-Gatters 17c ausgegebene, und als Stell-Signal für das RS-Flip-Flop 12 verwendete Signal SET „logisch hoch".
Wird das Stell-Signal SET für den RS-Flip-Flop 12 „logisch niedrig" (d. h. liegen die positiven Flanken A, A' des CLK- und des FB-Signals zeitlich gesehen relativ nahe beieinander), wird das am Ausgang des NAND-Gatters 17a des RS-Flip-Flops 12 ausgegebene, und dem (Daten-)Eingang des Latches 15 zugeführte Signal SIG „logisch hoch".
Wie aus 2 weiter hervorgeht, wird das an der Leitung 22 anliegende CLK-Signal über die o. g. Leitung 20i dem o. g. Inverter 16 zugeführt, und – in invertierter Form – dem (Takt-)Eingang des Latches 15 zugeführt (Signal bCLK).
Wird – wie oben erläutert bei zeitlich gesehen relativ nahe beieinanderliegenden positiven Flanken des CLK- und des FB-Signals – das am Ausgang des NAND-Gatters 17a des RS-Flip-Flops 12 ausgegebene, und dem (Daten-)Eingang des Latches 15 zugeführte Signal SIG „logisch hoch", wird bei der nächsten positiven Flanke des am (Takt-)Eingang des Latches 15 anliegenden Signals bCLK (d. h. bei der nächsten negativen Flanke des CLK-Signals) das am Ausgang des Latches 15 (d. h. an der Leitung 29) ausgegebene Steuersignal CLOSE „logisch hoch" (wodurch angezeigt wird, dass die positiven Flanken des CLK- und des FB-Signals zeitlich gesehen relativ nahe beieinanderliegenden).
Wie aus 2 weiter hervorgeht, wird das am Ausgang des Inverters 16 ausgegebene – gegenüber dem CLK-Signal invertierte – Signal bCLK dem Eingang der Verzögerungseinrichtung 13c zugeführt, sowie dem zweiten Eingang des NAND-Gatters 14c.
Durch die Verzögerungseinrichtung 13c wird das an dessen Eingang anliegende Signal bCLK-Signal verzögert, und – in invertierter Form – dem ersten Eingang des NAND-Gatters 14c zugeführt.
Das am Ausgang des NAND-Gatters 14c, d. h. an der Leitung 20s ausgegebene – als Rücksetz-Signal für das RS-Flip-Flop 12 verwendete – Signal RST wird nur dann „logisch niedrig", wenn sowohl am ersten, als auch am zweiten Eingang des NAND-Gatters 14c ein „logisch hohes" Signal anliegt. Dies ist dann der Fall, wenn das bCLK-Signal seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt – bzw. umgekehrt das CLK-Signal seinen Zustand von „logisch hoch" auf „logisch niedrig" – (d. h. bei einer negativen Flanke B des CLK-Signals). Nach einer – von der durch die Verzögerungseinrichtung 13c bewirkten Signal-Verzögerungszeit hervorgerufenen Verzögerung ΔT – wechselt das am Ausgang des NAND-Gatters 14c ausgegebene Signal RST dann wieder auf „logisch hoch" (da das am ersten Eingang des NAND-Gatters 14c anliegende Signal dann – um die Verzögerung ΔT verzögert – seinen Zustand von „logisch hoch" auf „logisch niedrig" wechselt).
Wird – wie oben erläutert – das am Ausgang des NAND-Gatters 14c, d. h. an der Leitung 20s ausgegebene RST-Signal „logisch niedrig", wird das RS-Flip-Flop 12 zurückgesetzt (d. h. das am Ausgang des RS-Flip-Flops 12, d. h. an der Leitung 20q ausgegebene Signal SIG „logisch niedrig"), so dass die Steuer-Vorrichtung 5 – bei der nächsten positiven Flanke C des CLK-Signals – dann erneut gemäß den Ausführungen oben ermitteln kann, ob die positiven Flanken A, A' des CLK- und des FB-Signals zeitlich gesehen relativ nahe beieinanderliegenden (3c), oder zeitlich gesehen relativ weit auseinanderliegen (3b).

1: Taktsignal-Synchronisationseinrichtung
2: erste Verzögerungseinrichtung
3: zweite Verzögerungseinrichtung
4: Phasenvergleichseinrichtung
5: Steuer-Vorrichtung
6a: Leitung
6b: Leitung
6c: Leitung
7a: Leitung
7b: Leitung
8: Leitung
9a: Leitung
9b: Leitung
9c: Filtereinrichtung
9d: Leitung
10: Leitung
11: Leitung
12: RS-Flip-Flop
13a: Verzögerungseinrichtung
13b: Verzögerungseinrichtung
13c: Verzögerungseinrichtung
14a: AND-Gatter
14b: AND-Gatter
14c: NAND-Gatter
15: Latch
16: Inverter
17a: NAND-Gatter
17b: NAND-Gatter
17c: NAND-Gatter
20a: Leitung
20b: Leitung
20c: Leitung
20d: Leitung
20e: Leitung
20f: Leitung
20g: Leitung
20h: Leitung
20i: Leitung
20k: Leitung
20l: Leitung
20m: Leitung
20n: Leitung
20o: Leitung
20p: Leitung
20q: Leitung
20r: Leitung
20s: Leitung
20t: Leitung
20u: Leitung
21: Leitung
22: Leitung
29: Leitung

Claims

Taktsignal-Synchronisations-Vorrichtung (1) zur Synchronisation von Taktsignalen (CLK, DQS), welche aufweist: – eine Verzögerungseinrichtung (2) mit von einer Steuereinrichtung variabel steuerbarer Verzögerungszeit (t_var), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, mit der variabel steuerbaren Verzögerungszeit (t_var) beaufschlagt, und als verzögertes Taktsignal (DQS) ausgegeben wird, – eine Phasen-Vergleichs-Einrichtung (4) zum Vergleich der Phase des Taktsignals (CLK) oder des hieraus gewonnenen Signals mit der Phase des verzögerten Taktsignals (DQS) oder eines hieraus gewonnenen Signals (FB), – wobei eine Einrichtung (5) vorgesehen ist zum Ermitteln, ob eine Taktflanke (A') des von der Verzögerungseinrichtung (2) ausgegebenen, verzögerten Taktsignals (DQS), oder des hieraus gewonnenen Signals (FB) innerhalb eines vorbestimmten Zeitfensters (ΔT) vor oder nach einer entsprechenden Taktflanke (A) des Taktsignals (CLK) oder des hieraus gewonnenen Signals liegt, und – wobei in einem ersten Modus der Taktsignal-Synchronisations-Vorrichtung (1) die Steuereinrichtung die Verzögerungseinrichtungs-Verzögerungszeit (t_var) immer dann ändert, wenn von der Phasen-Vergleichs-Einrichtung (4) ermittelt wird, dass die Phase des Taktsignals (CLK) oder des hieraus gewonnenen Signals der Phase des verzögerten Taktsignals (DQS) oder des hieraus gewonnenen Signals (FB) vorauseilt, oder hinterherläuft, und – wobei in einem zweiten Modus der Taktsignal-Synchronisations-Vorrichtung (1) dann, wenn von der Einrichtung (5) ermittelt wird, dass eine Taktflanke (A') des von der Verzögerungseinrichtung (2) ausgegebenen verzögerten Taktsignals (DQS), oder des hieraus gewonnenen Signals (FB) innerhalb des vorbestimmten Zeitfensters (ΔT) vor oder nach einer entsprechenden Taktflanke (A) des Taktsignals (CLK) oder des hieraus gewonnenen Signals liegt, die Steuereinrichtung die Verzögerungseinrichtungs-Verzögerungszeit (t_var) nur dann ändert, wenn ermittelt wird, dass die Phase des Taktsignals (CLK) oder des hieraus gewonnenen Signals der Phase des verzögerten Taktsignals (DQS) oder des hieraus gewonnenen Signals (FB) – über eine erste Anzahl (A1) von aufeinanderfolgenden Takten (CLK, DQS) – vorauseilt, oder – über die erste Anzahl von (A1) von aufeinanderfolgenden Takten – hinterherläuft, und dann, wenn von der Einrichtung (5) ermittelt wird, dass eine Taktflanke (A') des von der Verzögerungseinrichtung (2) ausgegebenen verzögerten Taktsignals (DQS), oder des hieraus gewonnenen Signals (FB) außerhalb des vorbestimmten Zeitfensters (ΔT) vor oder nach einer entsprechenden Taktflanke (A) des Taktsignals (CLK) oder des hieraus gewonnenen Signals liegt, die Steuereinrichtung die Verzögerungseinrichtungs-Verzögerungszeit (t_var) nur dann ändert, wenn ermittelt wird, dass die Phase des Taktsignals (CLK) oder des hieraus gewonnenen Signals der Phase des verzögerten Taktsignals (DQS) oder des hieraus gewonnenen Signals (FB) – über eine zweite, von der ersten Anzahl (A1) unterschiedliche Anzahl (A2) von aufeinanderfolgenden Takten (CLK, DQS) – vorauseilt, oder – über die zweite Anzahl (A2) von aufeinanderfolgenden Takten (CLK, DQS) – hinterherläuft, und wobei die erste und zweite Takt-Anzahl (A1, A2) größer als eins ist.
Vorrichtung nach Anspruch 1, wobei die zweite Anzahl (A2) an Takten kleiner ist, als die erste Anzahl (A1) an Takten.
Taktsignal-Synchronisationsverfahren, welches die Schritte aufweist: – Beaufschlagen eines Taktsignals (CLK) oder eines hieraus gewonnenen Signals mit einer variabel steuerbaren Verzögerungszeit (t_var) durch eine Taktsignal-Synchronisations-Vorrichtung (1), so dass ein verzögertes Taktsignal (DQS) gewonnen wird, – Ermitteln, ob eine Taktflanke (A') des verzögerten Taktsignals (DQS) oder eines hieraus gewonnenen Signals (FB) innerhalb eines vorbestimmten Zeitfensters (ΔT) vor oder nach einer entsprechenden Taktflanke (A) des Taktsignals (CLK) oder des hieraus gewonnenen Signals liegt, – wobei in einem ersten Modus der Taktsignal-Synchronisations-Vorrichtung (1) die variabel steuerbare Verzögerungszeit (t_var) immer dann geändert wird, wenn ermittelt wird, dass die Phase des Taktsignals (CLK) oder des hieraus gewonnenen Signals der Phase des verzögerten Taktsignals (DQS) oder des hieraus gewonnenen Signals (FB) vorauseilt, oder hinterherläuft, und – wobei in einem zweiten Modus der Taktsignal-Synchronisations-Vorrichtung (1) dann, wenn ermittelt wird, dass eine Taktflanke (A') des verzögerten Taktsignals (DQS), oder des hieraus gewonnenen Signals (FB) innerhalb des vorbestimmten Zeitfensters (ΔT) vor oder nach einer entsprechenden Taktflanke (A) des Taktsignals (CLK) oder des hieraus gewonnenen Signals liegt, die Verzögerungszeit (t_var) nur dann geändert wird, wenn ermittelt wird, dass die Phase des Taktsignals (CLK) oder des hieraus gewonnenen Signals der Phase des verzögerten Taktsignals (DQS) oder des hieraus gewonnenen Signals (FB) – über eine erste Anzahl (A1) von aufeinanderfolgenden Takten (CLK, DQS) – vorauseilt, oder – über die erste Anzahl (A1) von aufeinanderfolgenden Takten (CLK, DQS) – hinterherläuft, und dann, wenn ermittelt wird, dass eine Taktflanke (A') des von der Verzögerungseinrichtung (2) ausgegebenen verzögerten Taktsignals (DQS), oder des hieraus gewonnenen Signals (FB) außerhalb des vorbestimmten Zeitfensters (ΔT) vor oder nach einer entsprechenden Taktflanke (A) des Taktsignals (CLK) oder des hieraus gewonnenen Signals liegt, die Verzögerungszeit (t_var) nur dann geändert wird, wenn ermittelt wird, dass die Phase des Taktsignals (CLK) oder des hieraus gewonnenen Signals der Phase des verzögerten Taktsignals (DQS) oder des hieraus gewonnenen Signals (FB) – über eine zweite, von der ersten Anzahl (A1) unterschiedliche Anzahl (A2) von aufeinanderfolgenden Takten (CLK, DQS) – vorauseilt, oder – über die zweite Anzahl (A2) von aufeinanderfolgenden Takten (CLK, DQS) – hinterherläuft, und wobei die erste und zweite Takt-Anzahl (A1, A2) größer als eins ist.
Verfahren nach Anspruch 3, wobei die zweite Anzahl (A2) an Takten kleiner ist, als die erste Anzahl (A1) an Takten.