DE69910674T2 - Verzögerungsregelschleife - Google Patents

Description

• Hintergrund der Erfindung
• Es ist wichtig, dass Datenausgangsübergänge, die einer integrierten Schaltung zugeordnet sind, beispielsweise einem Speicher (dynamischer Direktzugriffsspeicher (DRAM) oder statischer Direktzugriffsspeicher (SRAM)), oder einer anderen Vorrichtung, bei der die Taktung wesentlich ist, synchronisiert mit einem Takt des Systems zu der integrierten Schaltung auftreten. Ein Fehlen der Datenausgangssynchronisierung mit dem Takt des Systems wird oft als „Takt-Daten-Wartezeit" bezeichnet.
• Wartezeitprobleme wurden in der Vergangenheit durch Verwendung einer Verzögerungssperrschleife (DLL) angegangen. Eine solche ist in der schematischen Zeichnung von 1 veranschaulicht. In einer DLL steuert ein Phasenkomparator 2 eine Verzögerungs- bzw. Laufzeitkette 4, so dass die Phasendifferenz zwischen den Taktsignalen Ckin und Ckout gleich null ist. Die durch die Laufzeitkette 4 geschaffene Verzögerung stabilisiert sich, wenn die Verzögerung zwischen den Signalen Ckin und Ckout gleich k * T ist, wobei T die Periode des Taktsignals Ckin ist und k eine natürliche Zahl. Die Schemen des Standes der Technik zum Eliminieren der Takt-Daten-Wartezeit arbeiten allgemein mit Bezug auf die ansteigende Flanke eines Taktsignals. Verzögerungsprobleme in Bezug auf die abfallende Flanke werden nicht behandelt. Folglich sind solche Schemen nicht für Anwendungen mit doppelter Datenrate geeignet, wie beispielsweise jene, welche dynamische synchrone Direktzugriffsspeicher mit doppelter Datenrate (DDR SDRAMs) betreffen. Es besteht der Bedarf nach Kompensation der Takt-Daten-Wartezeit im Zusammenhang mit Anwendungen mit doppelter Datenrate.
• KURZE BESCHREIBUNG DER ZEICHNUNGEN UND DES STANDES DER TECHNIK
• 1 ist eine schematische Darstellung einer herkömmlichen Verzögerungssperrschleife (DLL), wie sie z. B. aus der US 4 899 071 bekannt ist, welche eine aktive digitale Verzögerungskette (DDL) unter Einsatz zweier Verzögerungsketten offenbart. Ein Phasenkomparator empfängt das Eingangssignal und das Ausgangssignal einer der Verzögerungsketten und steuert beide Verzögerungsketten entsprechend.
• 2 veranschaulicht eine schematische Darstellung einer bevorzugten Ausführungsform der Erfindung.
• 3 veranschaulicht ein Taktdiagramm, das die Wirkung der Schaltung von 2 verdeutlicht.
• DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
• Die Erfindung löst das Problem der Takt-Daten-Wartezeit bei doppelter Datenrate durch den Einsatz zweier Takte: einer, der durch die ansteigende Flanke des Systemtaktes getriggert wird, und einer, der durch die abfallende Flanke des Systemtaktes geriggert wird. Die beiden erzeugten Takte sind durch die beiden Verzögerungsketten bei gemeinsamer Steuerung bezüglich der Phase angepasst.
• 2 veranschaulicht eine schematische Darstellung einer bevorzugten Ausführungsform einer erfindungsgemäßen Schaltung, die auf einer integrierten Schaltung ausgebildet sein kann. Die Schaltung von 2 ermöglicht eine Synchronisierung des Datenausgangs aus einer integrierten Schaltung mit den ansteigenden und abfallenden Flanken eines Systemtaktes, der in die integrierte Schaltung eingespeist wird. Eine solche Schaltung kann ideal bei Anwendungen mit doppelter Datenrate eingesetzt werden. Ein Empfänger 6 empfängt das Systemtaktsignal CLK und erzeugt zwei Taktsignale, CLK1 bzw. CLK2, die in die jeweiligen Verzögerungsketten 4 und 5 eingespeist werden, wobei die Verzögerungskette 4 eine Verzögerungssperrschleife (DDL) mit dem Phasenkomparator 2 bildet. Die Verzögerungskette 4 kann aus aktiver oder passiver Schaltung mit variabler Impedanz konstruiert sein oder sie kann von einem Mikrocomputer, Mikrocontroller oder Digitalsignalprozessor hergeleitet werden. Gemäß der bevorzugten Ausführungsform umfasst der Empfänger 6 zwei herkömmliche monostabile Multivibratorschaltungen oder Einkreisschaltungen, von denen eine die ansteigende Flanke des Systemtaktes auslöst und die andere die abfallende Flanke des Systemtaktes auslöst. Eine monostabile Multivibratorschaltung oder Einkreisschaltung kann als Flip-Flop mit einem stabilen Zustand implementiert werden. Die Verzögerung R ist die Ausbreitungsverzögerung, die zum Empfänger 6 gehört. Die Verzögerung D ist die Ausbreitungsverzögerung, die zu der Treiberschaltung 7 gehört, welche einen Treiber 8 und ein OR-Gate 10 umfasst. Ein Verzögerungselement 12 erzeugt eine Kompensation über eine DLL-Schleife (welche einen Pfad durch die Elemente 2, 4 und 12 umfasst) durch Einleiten einer Pha senverzögerung τ = R + D in die Schleife. Wenn die Synchronisation erreicht ist, ist die Verzögerung des Ausgangssignals in Bezug auf das Eingangs-Taktsignal gleich k * T. Somit ist die Verzögerung des Signals, das in die Treiberschaltung 7 eintritt, in Bezug auf das Eingangs-Taktsignal gleich k * T – D, wobei D die Ausbreitungsverzögerung des Treibers 7 ist. Der Phasenkomparator 2 benötigt keine Phasenkompensation am Ausgang, welche Daten an die Verzögerungsketten 4 und 5 auslöst, wenn ein Vergleich der Phaseneingänge durch den Phasenkomparator 2 zu dem Ergebnis führt, dass die Information am Eingang 14 des Phasenkomparators 2 eine Verzögerung von k * T relativ zur Information am Eingang 16 des Phasenkomparators 2 aufweist (Verzögerung R am Eingang 16 und τ + k * T – D = R + D + k * T – D = R + k * T am Eingang 14). Wenn diese Beziehung nicht besteht, bewirkt der Phasenkomparator 2, dass die Verzögerungsketten 4 die Verzögerung, welche der Verzögerungsktte 4 zugeordnet ist, über ein Steuersignal aus dem Ausgang 18 des Phasenkomparators 2 vergrößern oder verkleinern, so dass die vorstehend beschriebene Verzögerung R an den Eingängen 14 und 16 erhalten wird. Die Verzögerungsketten 4 und 5 geben eine jeweilige zeitverschobene Version des Taktsignals an den Eingängen der Verzögerungsketten 4 und 5 aus (z. B. ist CLK1' eine zeitverschobene Version von CLK1, und CLK2' ist eine zeitverschobene Version von CLK2). Die Logik, die den O-Ring der Taktsignale CLK1' und CLK2' einbezieht, um ein Eingangssignal an den Treiber 8 zu erzeugen, welcher auch ein Eingangssignal aus den ausgegebenen Daten 9 erhält, liefert das Datensignal DQ.
• Ein Taktdiagramm, das die Wirkungsweise der Schaltung von 2 veranschaulicht, ist in 3 gezeigt. Im Fall der Darstellung von 3 wird angenommen, dass die vorstehend erwähnte ganze Zahl 1 gleich 1 ist. Da das gleiche Steuersignal aus dem Ausgang 18 dazu verwendet wird, die Verzögerungsketten 4 und 5 zu steuern (und da jede Verzögerungskette 4 und 5 im Wesentlichen gleich konstruiert ist), bleibt die Verzögerung zwischen den Taktsignalen CLK1 und CLK2 konstant. Zusätzlich wird das Pseudotakt-Testverhältnis, das die Taktsignale CLK1' und CLK2' beinhaltet, (definiert als die Zeit zwischen der ansteigenden Flanke des Taktsignals CLK1 und der ansteigenden Flanke des Taktsignals CLK2 dividiert duch die Periode von CLK1 oder CLK2) durch die Schaltung von 2 gleich dem Testverhältnis des Systemtaktes CLK gehalten. Das Testverhältnis des Taktes ist definiert als die Taktsignalbetriebszeit dividiert durch die Taktperiode. Wie in 3 gezeigt ist, wird das Taktsignal CLK1 durch die ansteigende Flanke des Systemtaktes, folgend einer Verzögerung der Zeit R, getriggert, während das Taktsignal CLK2 durch die abfallende Flanke des Systemtaktes CLK getriggert wird. Das Taktsignal CLK1' wird so getriggert, dass die Verzögerung zwischen der ansteigenden Flanke von CLK1' und der folgenden ansteigenden Flanke des Systemtaktes genau gleich der Verzögerung des Ausgangstreibers D ist. Wie durch einen Ursachepfeil von der CLK1-Wellenform zur CLK1'-Wellenform gezeigt ist, triggert das Signal CLK1 das Signal CLK1' im Anschluß an eine Verzögerungszeit, die gleich der Verzögerungszeit ist, welche durch die Verzögerungskette 4 geliefert wird. Auf ähnliche Weise zeigt der Ursachepfeil vom CLK2-Taktsignal zum CLK2'-Taktsignal, dass das Signal CLK2 das Signal CLK2' im Anschluß an eine Verzögerungszeit triggert, welche gleich der Zeit ist, die van der Verzögerungskette 5 geliefert wird. Das Datensignal DQ enthält die Datenausgabe der zugehörigen Anwendung, z. B. Daten aus einem DRAM. Wie durch den Ursachepfeil von 3 gezeigt ist, werden die Datenübergänge auf dem Signal DQ durch die ansteigenden Flanken der Taktsignale CLK1' bzw. CLK2' getriggert. Der Abstand zwischen den ansteigenden Flanken der Takte CLK1' und CLK2' ist gleich dem Abstand zwischen den ansteigenden Flanken der Takte CLK1 und CLK2. Somit wird durch die Schaltung von 2 das Pseudotakt-Tastverhältnis betreffend die Taktsignale CLK1' und CLK2' (definiert als die Zeit von der ansteigenden Flanke des Taktsignals CLK1' zur ansteigenden Flanke von CLK2' dividiert durch die Periode von CLK1' oder CLK2') so aufrecht erhalten, dass es gleich dem Tastverhältnis des Systemtaktes CLK ist. Somit kann die vorstehende Erfindung dazu verwendet werden, die Übertragung von Ausgangsdaten mit den ansteigenden und den abfallenden Flanken des Systemtaktes CLK bei einem gegebenen integrierten Schaltkreis zu synchronisieren. Beispielsweise werden die Übergänge auf DQ mit den ansteigenden und abfallenden Flanken des Systemtaktes CLK synchronisiert. Die Taktung des Übergangs wird deutlich durch das Datenstrobesignal DQS gezeigt, das den Wellenformtaktübergang auf dem Signal DQ, hervorgerufen durch die Signale CLK1' und CLK2', darstellt. Die Erzeugung des Datenstrobesignals DQS entspricht beispielsweise dem Zeitpunkt, wenn die Daten auf den integrierten Schaltungspins des DDR SDRAM gültig werden. Folglich kann das DQS-Signal (ein solches Signal ist einer Anzahl von Ausgängen zugeordnet, beispielsweise 16 Ausgängen) von einem Controller dazu verwendet werden, ein Datenfenster genauer zu lokalisieren und Daten, die aus einer Anzahl von integrierten Schaltungen kommen, wie beispielsweise dualen in-line-Speichermodulen, zu resynchronisieren.

Claims (9)

1. Kompensationsschaltung für eine Takt-Daten-Wartezeit für ein System, das mit mindestens einer integrierten Schaltung verbunden ist, aufweisend: einen Empfänger, welcher so betreibbar ist, dass er ein Taktsignal des Systems empfängt und ein erstes Taktsignal, das von der ansteigenen Flanke des Systemtaktes abgeleitet ist, und ein zweites Taktsignal, das von der fallenden Flanke des Systemtaktes hergeleitet ist, ausgibt; eine Verzögerungsschaltung, die so betreibbar ist, dass sie erste und zweite Taktsignale empfängt und zeitversetzte erste und zweite Taktsignale entsprechend den ersten und zweiten Taktsignalen ausgibt; und einen Phasenkomparator, der so betreibbar ist, dass er die Verzögerungsschaltung im Zusammenhang mit der Detektion einer Phasenverschiebung zwischen mindestens einem der ersten und zweiten Taktsignale und mindestens einem der ersten und zweiten zeitverschobenen Taktsignale steuert.
2. Kompensationsschaltung für Takt-Daten-Wartezeit nach Anspruch 1, aufweisend eine Logikschaltung mit einem Ausgang und mindestens einem Eingang, wobei die Logikschaltung so betreibbar ist, dass sie zeitverschobene erste und zweite Taktsignale von der Verzögerungsschaltung empfängt.
3. Kompensationsschaltung für Takt-Daten-Wartezeit nach Anspruch 2, welche einen Treiber aufweist, dessen erster Eingang mit dem Ausgang der Logikschaltung verbunden ist und dessen zweiter Eingang so betreibbar ist, dass er Daten empfängt, wobei der Treiber so betreibbar ist, dass er die Daten so ausgibt, dass sie mit den ansteigenden und abfallenden Flanken des Systemtaktes synchron sind.
4. Kompensationsschaltung für Takt-Daten-Wartezeit nach Anspruch 1, wobei der Empfänger mindestens eine monostabile Multivibratorschaltung umfasst,
5. Kompensationsschaltung für Takt-Daten-Wartezeit nach Anspruch 1, wobei die Verzögerungsschaltung Schaltkreise umfasst, die aus dem Folgenden bestehen: variable Passiv-Impedanzschaltkreise; variable Aktiv-Impedanzschaltkreise; Mikrokontrollen-Schaltkreise; Mikrocomputer-Schaltkreise; Digitalsignal-Verarbeitungsschaltkreise oder aus einer Kombination derselben.
6. Synchroner integrierfer Direktzugriffsspeicherchip, welcher die Taktwartezeit-Kompensationsschaltung nach Anspruch 1 enthält.
7. Synchrones Direktzugriffsspeichersystem, aufweisend eine Anzahl von integrierten Schaltungsspeicherchips nach Anspruch 6, wobei jede Kompensationsschaltung, welche auf jedem integralen Schaltungschip enthalten ist, betreibbar ist, um ein Datenabtastsignal zu erzeugen, wobei das Speichersystem einen Kontrollen beinhaltet, der im Zusammenhang mit dem Synchronisieren von Daten verwendet wird, welche aus der Anzahl der integrierten Schaltungschips stammen.
8. Verfahren zur Kompensation der Takt-Wartezeit für ein System, aufweisend: Erzeugen eines ersten Taktsignals und eines zweiten Taktsignals als Antwort auf ansteigende und abfallende Flanken eines Systemtaktes; Verarbeiten und Verteilen der ersten und zweiten Taktsignale durch Schaltungskreise, die betätigbar sind, um die Ausbreitungszeit der Signale durch sie einstellbar zu verändern; und Steuern der Einstellung der Ausbreitungszeit als Antwort auf einen Vergleich der Phase mindestens eines der ersten und zweiten Taktsignale von und nach der Ausbreitung durch die Schaltkreise, welche zum einstellbaren Verändern der Ausbreitungszeit betreibbar sind, und der Verarbeitung durch dieselben.
9. Verfahren nach Anspruch 8, welches des Weiteren folgendes aufweist: weiteres Verarbeiten der ersten und zweiten Signale unter Einsatz Boolscher Logik nach der Ausbreitung durch die Schaltung, welche für das einstellbare Verändern der Ausbreitungszeit betreibbar ist, und Verwenden der durch Boolsche Logik verarbeiteten ersten und zweiten Signale zum Synchronisieren von Daten mit den ansteigenden und abfallenden Flanken des Systemtaktsignals.