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Bereich der Erfindung
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Die vorliegende Erfindung betrifft einen technischen Aufbau für eine Halbleitervorrichtung; und insbesondere für eine Halbleiterspeichervorrichtung, wie ein synchroner dynamischer Speicher mit wahlweisem Zugriff mit doppelter Datenrate, wie beispielsweise DDR/DDR2/DDR3-SDRAMs, welche eine Verzögerungsregelschleife (DLL) verwenden.
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Hintergrund
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In einer synchronen Hochgeschwindigkeits-Halbleiterspeichervorrichtung, wie zum Beispiel ein synchroner dynamischer Speicher mit wahlfreiem Zugriff mit doppelter Datenrate (DDR-SDRAM), wird ein Datensignal (Eingabe von oder Ausgabe zu) zu anderen Vorrichtungen in Synchronisation mit einem externen Taktsignal übertragen. Das heißt, dass die synchrone Hochgeschwindigkeits-Halbleiterspeichervorrichtung, wie beispielsweise das DDR-SDRAM, einen Eingabe- oder Ausgabevorgang in Synchronisation mit nicht nur einer ansteigenden Flanke sondern auch mit einer abfallende Flanke des externen Taktsignals ausführt. Typischerweise wird in einem System oder einer Schaltung mit einem Halbleiterspeicher ein Taktsignal als ein Referenzsignal zur Einstellung oder Steuerung einer Zeitsteuerung eines Vorgangs bzw. einer Operation oder zur Gewährleistung eines fehlerfreien Hochgeschwindigkeitsbetriebs verwendet. Dementsprechend ist es für einen Hochgeschwindigkeitsbetrieb der Halbleiterspeichervorrichtung erforderlich, dass deren Operationen mit dem externen Taktsignal synchronisiert sind.
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Wenn eine interne Taktsignaleingabe von einem externen Taktsignal abgeleitet ist und in internen Schaltkreisen benutzt wird, wird das interne Taktsignal verzögert, und ein Taktversatz wird auf Grund der internen Schaltkreise erzeugt. Zur Kompensation des Taktversatzes, damit eine Phase des internen Taktsignals mit derjenigen eines externen Taktsignals abgeglichen wird, ist eine Synchronisationssteuerschaltung, wie zum Beispiel eine Verzögerungsregelschleife (DLL) in dem System oder der Schaltung eingesetzt. Die DLL empfängt ein externes Taktsignal und steuert eine Zeitsteuerung bzw. ein Takten eines Ausgebens von Daten von der Halbleiterspeichervorrichtung, um dadurch die Zeitsteuerung mit dem externen Taktsignal zu synchronisieren.
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1 ist ein Blockdiagramm einer herkömmlichen Verzögerungsregelschleife (DLL).
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Wie dargestellt ist, weist die herkömmliche Verzögerungsregelschleife (DLL) Folgendes auf: einen Taktpuffer 10; einen Verzögerungsblock 30; einen Phasenvergleicher 50; eine Verzögerungssteuereinrichtung 40; ein Verzögerungsreplika-Modell 60; einen Tastverhältniskompensator 70 und einen Treiber 80.
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Der Taktpuffer 10 empfängt ein externes Taktsignal CLK und ein externes Takt-Barsignal/CLKB um interne Takte zu erzeugen.
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Der Verzögerungsblock 30 dient zur Verzögerung der internen Takte, wobei ein Verzögerungswert des Verzögerungsblocks 30 durch den Phasenvergleicher 50 festgelegt ist, und die Verzögerungssteuereinrichtung 40 legt einen Verzögerungspfad fest, welcher in dem Verzögerungsblock 30 enthalten ist, basierend auf dem Verzögerungswert. Der Verzögerungsblock 30 weist zumindest eine Verzögerungsleitung auf, die mit Mehrfach-Einheitsverzögerungszellen gebildet ist, wobei jede entweder logische NAND-Gatter oder ein logisches NAND-Gatter und einen Inverter besitzt.
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Die Verzögerungssteuereinrichtung 40 weist einen logischen Schaltkreis zur Festlegung eines Verzögerungswerts in dem Verzögerungspfad des Verzögerungsblocks 30 und ein bidirektionales Schieberegister zur Festlegung einer Richtung des Verzögerungswerts auf.
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Der Phasenvergleicher 50 vergleicht eine Phase eines Referenztaktsignals REF_CLK, eine der internen Taktausgaben von dem Taktpuffer 10, mit derjenigen eines von dem Verzögerungsreplika-Modell 60 ausgegebenen Rückkopplungstakts FBR_CLK, um dadurch die Verzögerungssteuereinrichtung 40 auf der Grundlage des Vergleichsergebnis zu steuern.
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Das Verzögerungsreplika-Modell60 verzögert eine Ausgabe des Verzögerungsblocks 30 um einen vorher festgelegen Betrag, der anhand eines Taktpfads und Datenpfads geschätzt worden ist, welche Daten oder das Taktsignal in der Halbleiterspeichervorrichtung durchlaufen. Das heißt, dass das Verzögerungsreplika-Modell 50 Replikaverzögerungsbausteine aufweist, die in Taktsignalpfaden angeordnet sind: einer verläuft von einem Eingabeanschlusspin, das heißt innerhalb des Chips, zu dem Verzögerungsblock 30, und der andere verläuft von dem Verzögerungsblock 30 zu einem Ausgabeanschlusspin.
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Der Tastverhältniskompensator 70 dient zur Steuerung eines Tastverhältnisses einer Taktausgabe des Verzögerungsblocks 30, um dadurch ein Tastverhältnis von 50:50 einzustellen.
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Der Treiber 80 empfängt Ausgaben, das heißt IFBF_CLK und IFBR_CLK, des Tastverhältniskompensators 70 und gibt mehrfache DLL-Takte an externe Schaltkreise aus.
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3 ist ein Blockdiagramm zur Erläuterung des in 1 gezeigten Treibers 80.
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Wie gezeigt weist der Treiber 80 einen Phasensplitter 82, einen ersten Treiberblock 84 und einen zweiten Treiberblock 86 auf.
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Der erste Treiberblock 84 besitzt einen ersten DLL-Treiber 84_1 und einen zweiten DLL-Treiber 84_2 zur Erzeugung eines ersten ansteigenden DLL-Takts RCLK_DLL und eines ersten abfallenden DLL-Takts FCLK_DLL. Ebenso weist der zweite Treiberblock 86 einen dritten DLL-Treiber 86_1 und einen vierten DLL-Treiber 86_2 zur Erzeugung eines zweiten ansteigenden DLL-Takts RCLK_DLLOE und eines zweiten abfallenden DLL-Takts FCLK_DLLOE auf. Hierbei empfangen der erste Treiberblock 84 und der zweite Treiberblock 86 die gleichen Taktsignale von dem Phasensplitter 82, und eine detaillierte Zusammenstellung des ersten Treiberblocks 84 gleicht derjenigen des zweiten Treiberblocks 86.
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4 ist ein schematischer Schaltplan eines DLL-Treibers, zum Beispiel der erste bis vierte DLL-Treiber, die in 3 gezeigt sind.
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Die ersten bis vierten DLL-Treiber 84_1, 84_2, 86_1 und 86_2 weisen die gleichen Bauteile auf. Mit Bezug auf 4 besitzt jeder DLL-Treiber ein logisches NAND-Gatter ND und eine gerade Anzahl von Invertern, zum Beispiel zwei Inverter INV1 und INV2. Das logische NAND-Gatter empfängt ein Takteingabesignal CLKB_IN und ein Freigabesignal EN. Das Takteingabesignal CLKB_IN kann zu den Ausgabesignalen RCLK_OUT und RCLKB_OUT des in 3 gezeigten Phasensplitters 82 korrespondieren, und das Freigabesignal EN kann mit Treiberfreigabesignalen DRV_EN und DRVOE_EN übereinstimmen, die in 3 gezeigt sind.
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5 ist ein schematischer Schaltplan des in 3 gezeigten Phasensplitters.
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Wie dargestellt ist, weist der Phasensplitter 82 einen ersten Schaltkreis zur Erzeugung eines ansteigenden Ausgangstaktsignals RCLK_OUT und einen zweiten Schaltkreis zur Erzeugung eines ansteigenden Ausgangs-Barsignals RCLK_OUT auf. Der erste Schaltkreis besitzt zwei Inverter INV82_1 und INV8_2 und zwei MOS-Optionsblöcke MC82_1 und MC82_2, und der zweite Schaltkreis weist drei Inverter INV82_3, INV82_4 und INV82_5 und zwei MOS-Optionsblöcke MC82_3 und MC82_4 auf. Sowohl der erste als auch der zweite Schaltkreis empfangen ein ansteigendes verzögertes Taktsignal IFBR_CLK, nämlich eines der verzögerten Taktsignale IFBR_CLK und IFBF_CLK, durch einen Eingabeanschluss RCLK_IN des Phasensplitters 82. Ein Eingabeladeblock 82_8 ist mit einem weiteren Eingabeanschluss FCLK_N zum Empfang eines abfallenden verzögerten Taktsignals IFBF_CLK, nämlich des anderen der verzögerten Taktsignale IFBR_CLK und IFBF_CLK, gekoppelt. Obwohl der Eingabeladeblock 82_8 floatet, wie in 5 gezeigt ist, kann der Eingabeladeblock mit dem ersten und zweiten Schaltkreis verbunden sein, wenn das durch den Eingabeanschluss FCLK_IN eingegebene abfallende verzögerte Taktsignal IFBF_CLK verwendet wird.
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Mit Bezugnahme auf 3 bis 5 erzeugt der Treiber 80 das erste ansteigende und abfallende DLL-Taktsignal FCLK_DLL und RCLK_DLL und das zweite ansteigende und abfallende DLL-Taktsignal FCLK_DLLOE und RCLK_DLLOE, wobei das erste ansteigende und abfallende DLL-Taktsignal FCLK_DLL und RCLK_DLL und das zweite ansteigende und abfallende DLL-Taktsignal FCLK_DLLOE und RCLK_DLLOE den gleichen Verzögerungswert aufweisen. Da die ersten bis vierten DLL-Treiber die gleichen Bauteile aufweisen, treten ansteigende Flanken des ersten ansteigenden DLL-Taktsignals RCLK_DLL und des zweiten ansteigenden DLL-Taktsignals RCLK_DLLOE gleichzeitig auf; ebenso treten abfallende Flanken des ersten abfallenden DLL-Taktsignals FCLK_DLL und des zweiten abfallenden DLL-Taktsignals FCLK_DLLOE gleichzeitig auf.
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Eine DLL wird im Allgemeinen nur während eines Lesevorgangs einer Halbleiterspeichervorrichtung verwendet. In der in 1 gezeigten herkömmlichen DLL werden die ersten ansteigenden und abfallenden DLL-Taktsignale FCLK_DLL und RCLK_DLL während des Lesevorgangs zur Ausgabe von Daten in Abhängigkeit von einem Lesebefehl benutzt, und die zweiten ansteigenden und abfallenden DLL-Taktsignale FCLK_DLLOE und RCLK_DLLOE werden während eines Schreibvorgangs zur Erzeugung von mehrfachen Lesesteuersignalen verwendet, welche Blöcke oder Schaltkreise in einem Datenlesepfad bei dem Schreibvorgang steuern, um dadurch einen Stromverbrauch während des Schreibvorgangs zu reduzieren.
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6 ist ein schematischer Schaltplan eines Datenausgabetaktgenerators in einer üblichen Halbleiterspeichervorrichtung.
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Wie dargestellt ist, empfängt der Datenausgabetaktgenerator Ausgaben der in 1 gezeigten herkömmlichen DLL und erzeugt Datenausgabetaktsignale RCLK_D0 und FCLK_D0 in Abhängigkeit von Datenausgabe-Freigabesignalen ROUTEN und FOUTEN. Die Datenausgabetaktsignale RCLK_D0 und FCLK_D0 werden zur Ausgabe von Daten aus einem Datenausgabepuffer an externe Vorrichtungen in Synchronisation mit einem externen Taktsignal benutzt.
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2 ist ein Impulsdiagramm, welches einen Betrieb der in 1 gezeigten herkömmlichen Verzögerungsregelschleife darstellt. Hiernach wird ein detaillierter Betrieb der herkömmlichen DLL beschrieben.
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Wie oben beschrieben ist, werden die ersten ansteigenden und abfallenden DLL-Taktsignale FCLK-DLL und RCLK_DLL zur Ausgabe von Daten in Abhängigkeit von einem Lesebefehl benutzt, und die zweiten ansteigenden und abfallenden DLL-Taktsignale FCLK_DLLOE und RCLK_DLLOE werden zur Erzeugung von mehrfachen Lesesteuersignalen während eines Schreibvorgangs verwendet.
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Die zweiten ansteigenden und abfallenden DLL-Taktsignale FCLK_DLLOE und RCLK_DLLOE werden in einem Lesefreigabeblock zur Erzeugung von ansteigenden/abfallenden Datenausgabe-Freigabesignalen ROUTEN und FOUTEN verwendet. Die ansteigenden/abfallenden Datenausgabe-Freigabesignale ROUTEN und FOUTEN dienen zum Ziehen der Datenausgabetaktsignale RCLK_D0 und FCLK_D0 von den zweiten ansteigenden und abfallenden DLL-Taktsignalen FCLK_DLLOE und RCLK_DLLOE.
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Mit Bezugnahme auf 2 führt die übliche DLL einen Verriegelungs- bzw. Synchronisationsvorgang durch, um einen derartigen Verriegelungszustand zu erzielen, dass ansteigende/abfallende Flanken des Referenztakts REF_CLK mit denjenigen des Rückkopplungstakts IFBR_CLK übereinstimmen, bevor ein Lesevorgang der Halbleiterspeichervorrichtung ausgeführt wird.
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Das ansteigende Datenausgabe-Freigabesignal ROUTEN wird durch eine ansteigende Flanke des zweiten abfallenden DLL-Taktsignals FCLK_DLLOE erzeugt; hierbei gibt es eine Phasendifferenz zwischen dem ansteigenden Datenausgabe-Freigabesignal ROUTEN und dem zweiten abfallenden DLL-Taktsignal FCLK_DLLOE auf Grund einer Verzögerung. Die Verzögerung sollte kürzer als 0,5·tCK (wobei tCK zu einem Taktzyklus korrespondiert) sein. Da die Datenausgabetaktsignale RCKL_D0 und FCKL_D0 aus Ergebnissen von logischen AND-Operationen mit jedem der ansteigenden/abfallenden Datenausgabe-Freigabesignale ROUTEN und FOUTEN und jeweils mit jedem der ersten ansteigenden/abfallenden DLL-Taktsignale FCLK_DLL und RCLK_DLL erzeugt werden, können Fehlfunktionen auftreten, wenn die Verzögerung länger als 0,5·tCK ist. Wenn mit Bezug auf 6 die Verzögerung, das heißt eine Zeitlücke zwischen ansteigenden Flanken des ansteigenden Datenausgabe-Freigabesignals ROUTEN und des zweiten abfallenden DLL-Taktsignals FCLK_DLLOE, länger ist als 0,5·tCK, wird das ansteigende Datenausgabe-Freigabesignal ROUTEN nach einer ansteigenden Flanke des ersten ansteigenden DLL-Taktsignals RCLK_DLL erzeugt. In diesem Fall werden die Datenausgabetaktsignale RCLK_D0 und FCKL_D0 nach Ausführung der logischen AND-Operation nicht in einer erwünschten Zeit erzeugt; und dementsprechend treten Fehlfunktionen in der Halbleiterspeichervorrichtung auf.
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Da die Betriebsfrequenz der Halbleiterspeichervorrichtung größer wird, wird ein zulässiger Bereich der Verzögerung enger als 0,5·tCK. Wenn zum Beispiel eine Betriebsfrequenz 1 Gbps beträgt, das heißt: 1 tCK = 2 ns, so wird das ansteigende Datenausgabe-Freigabesignal ROUTEN innerhalb 1,0 ns (= 0,5·2 ns) erzeugt. Wenn eine Betriebsfrequenz 1,6 Gbps beträgt, das heißt: 1 tCK = 1,25 ns, so wird das ansteigende Datenausgabe-Freigabesignal ROUTEN innerhalb von 625 ps generiert.
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Wenn eine Betriebsfrequenz in der Halbleiterspeichervorrichtung mit der herkömmlichen DLL höher wird, wird demgemäß ein Betriebsspielraum zur Erzeugung der ansteigenden/abfallenden Datenausgabe-Freigabesignale ROUTEN und FOUTEN geringer. Somit ist die Betriebsfrequenz der Halbleiterspeichervorrichtung begrenzt.
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Die Patentanmeldung US 2002/0021152 A beschreibt einen DLL-Schaltkreis, der aus einem externen Taktsignal zwei interne Signale mit einem festen zeitlichen Versatz erzeugt. Ein erstes internes Taktsignal zwei hintereinander geschalteten Invertern zugeführt, so dass dieses erste Taktsignal um die Laufzeit dieser beiden Inverter zusätzlich verzögert wird.
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Zusammenfassung der Erfindung
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Es ist eine Aufgabe der vorliegenden Erfindung, eine Verzögerungsregelschleife zur Unterstützung einer Erhöhung einer Betriebsfrequenz in einer Halbleiterspeichervorrichtung durch Erzielung eines ausreichenden Betriebsspielraums zur Erzeugung eines Datenausgabe-Freigabesignals in Abhängigkeit von einem DLL-Takt bei einem Hochgeschwindigkeitsbetrieb bereitzustellen.
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Dies wird durch die Merkmale des unabhängigen Patentanspruchs erreicht.
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Kurze Beschreibung der Zeichnungen
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Die obigen und weiteren Aufgaben und Merkmale der vorliegenden Erfindung werden in Bezug auf die folgende Beschreibung der im Zusammenhang mit den begleitenden Zeichnungen gegebenen charakteristischen Ausführungen verständlicher. Hierbei zeigen:
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1 ein Blockdiagramm einer herkömmlichen Verzögerungsregelschleife (DLL);
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2 ein Impulsdiagramm, welches einen Betrieb der in 1 gezeigten herkömmlichen Verzögerungsschleife darstellt;
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3 ein Blockdiagramm eines in 1 gezeigten Treibers;
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4 einen schematischen Schaltplan eines in 3 gezeigten DLL-Treibers;
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5 einen schematischen Schaltplan eines in 3 gezeigten Phasensplitters;
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6 einen schematischen Schaltplan eines Datenausgabetaktgenerators in einer herkömmlichen Halbleiterspeichervorrichtung;
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7 ein Blockdiagramm einer Verzögerungsregelschleife mit einer Treibereinheit in Übereinstimmung mit einer Ausführung der vorliegenden Erfindung;
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8 ein Blockdiagramm einer in 7 gezeigten Treibereinheit mit ersten und zweiten Treiberblöcken;
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9 einen schematischen Schaltplan eines in 8 gezeigten zweiten Treibers;
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10 einen schematischen Schaltplan einer in 8 gezeigten Verzögerungssteuereinrichtung; und
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11 ein Impulsdiagramm, welches Vorgänge der in 7 gezeigten Verzögerungsregelschleife darstellt.
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Detaillierte Beschreibung der Erfindung
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Hiernach wird eine Verzögerungsregelschleife zur Verwendung in einer Halbleiterspeichervorrichtung in Übereinstimmung mit spezifischen Ausführungen der vorliegenden Erfindung mit Bezugnahme auf die begleitenden Zeichnungen im Detail beschrieben.
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7 ist ein Blockdiagramm einer Verzögerungsregelschleife mit einer Treibereinheit in Übereinstimmung mit der vorliegenden Erfindung.
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Wie dargestellt ist, weist die Verzögerungsregelschleife einen Taktpuffer 100, einen Phasenaktualisierungsblock 200, einen ersten Treiberblock 500 und einen zweiten Treiberblock 400 auf. Der Taktpuffer 100 empfängt externe Takte CLK und CLKB zur Erzeugung von internen Takten. Der Phasenaktualisierungsblock 200 vergleicht eine Phase des internen Takts mit derjenigen eines Rückkopplungstakts und aktualisiert die Phase des internen Takts. Der erste Treiberblock 500 empfängt ein Ausgabesignal des Phasenaktualisierungsblocks 200 und erzeugt erste DLL-Taktsignale RCKL_DLL und FCLK_DLL, welche zur Ausgabe von gelesenen Datensignalen korrespondierend zu einem Lesebefehl benutzt werden. In gleicher Weise empfängt der zweite Treiberblock 400 ein Ausgabesignal des Phasenaktualisierungsblocks 200 und erzeugt zweite DLL-Taktsignale RCLK_DLLOE und FCLK_DLLOE, welche zur Erzeugung von mehrfachen Steuersignalen bei einem Schreibvorgang verwendet werden, um einen Stromverbrauch zu verringern. Der erste Treiberblock 500 weist einen höheren Verzögerungswert als der zweite Treiberblock 400 auf.
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In der vorliegenden Erfindung ist ein Verzögerungswert der zweiten DLL-Taktsignale RCLK_DLLOE und FCLK_DLLOE kleiner als derjenige der ersten DLL-Taktsignale RCLK_DLL und FCLK_DLL; auf diese Weise kann ein ausreichender Betriebsspielraum zur Erzeugung von ansteigenden/abfallenden Datenausgabe-Freigabesignalen ROUTEN und FOUTEN in Abhängigkeit von den zweiten DLL-Taktsignalen RCLK_DLLOE und FCLK_DLLOE sichergestellt werden.
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Der Phasenaktualisierungsblock 200 weist einen Verzögerungsblock 210, einen Phasenvergleicher 240, eine Verzögerungssteuereinrichtung 250, ein Verzögerungsreplika-Modell 230 und einen Tastverhältniskompensator 220 auf.
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Der Verzögerungsblock 210 dient zur Verzögerung der internen Taktsignale, wobei ein Verzögerungswert des Verzögerungsblocks 210 durch den Phasenvergleicher 240 festgelegt ist, und die Verzögerungssteuereinrichtung 150 legt basierend auf dem Verzögerungswert einen Verzögerungspfad fest, der sich in dem Verzögerungsblock 210 befindet. Die Verzögerungssteuereinrichtung 250 weist einen logischen Schaltkreis zur Festlegung eines Verzögerungswerts in dem Verzögerungspfad des Verzögerungsblocks 210 und ein bidirektionales Schieberegister zur Festlegung einer Richtung des Verzögerungswerts auf. Der Verzögerungsvergleicher 240 vergleicht eine Phase eines Referenztakts REF_CLK, einen der von dem Taktpuffer 100 ausgegebenen internen Taktsignale, mit demjenigen eines Rückkopplungstaktsignals FBR_CLK, der von dem Verzögerungsreplika-Modell 230 ausgegeben wird, um dadurch die Verzögerungssteuereinrichtung 150 basierend auf dem Vergleichsergebnis zu steuern.
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Das Verzögerungsreplika-Modell 230 verzögert ein Ausgabesignal des Verzögerungsblocks 210 um einen vorher festgelegten Wert, welcher nach einem Taktpfad und einem Datenpfad eingeschätzt wird, welchen Daten oder das Taktsignal in der Halbleiterspeichervorrichtung durchlaufen. Der Tastverhältniskompensator 220 dient zur Steuerung eines Tastverhältnisses eines Taktausgabesignals des Verzögerungsblocks 210, um dadurch ein Tastverhältnis von 50:50 einzustellen.
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Damit eine Phase der zweiten DLL-Taktsignale RCLK_DLLOE und FCLK_DLLOE derjenigen der ersten DLL-Taktsignale RCLK_DLL und FCLK_DLL voreilen kann, weist die Verzögerungsregelschleife gemäß der vorliegenden Erfindung die Treibereinheit mit dem ersten Treiberblock 500 zur Erzeugung der ersten DLL-Taktsignale RCLK_DLL und FCLK_DLL und den zweiten Treiberblock 400 zur Erzeugung der zweiten DLL-Taktsignale RCLK_DLLOE und FCLK_DLLOE auf. Das heißt, dass ein Verzögerungswert und eine operative Verzögerung zwischen dem ersten und zweiten Block 500 und 400 unterschiedlich sind. Hierbei bedeutet der Begriff operative Verzögerung einen Verzögerungswert, der unvermeidbar bei vorher festgelegten Operationen eines jeden Logikblocks zur Erlangung eines vorher festgelegten beabsichtigten Zwecks auftritt.
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8 ist ein Blockdiagramm der in 7 dargestellten Treibereinheit mit dem ersten und zweiten Treiberblock 500 und 400.
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Wie gezeigt ist, weist der erste Treiberblock 500 einen Phasensplitter 310 zur Aufspaltung einer Phase der Ausgabe des Tastverhältniskompensators 220 zum Empfang von zwei Taktsignalen IFBCLKR und IFBCLKF mit entgegengesetzten Phasen und einen ersten Treiber 320 zum Treiben von Ausgaben des Phasensplitters 310 zur Ausgabe in der Eigenschaft als die ersten DLL-Takte RCLK_DLL und FCLK_DLL in Abhängigkeit von einem ersten Treibersteuersignal DRV_EN.
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Der zweite Treiberblock 400 besitzt eine Verzögerungssteuereinrichtung 410 zur Steuerung eines Verzögerungswerts der Ausgabe des Tastverhältniskompensators 220, wobei der Verzögerungswert kleiner als eine operative Verzögerung des Phasensplitters 310 ist, und einen zweiten Treiber 420 zum Treiben von Ausgaben der Verzögerungssteuereinrichtung 410 zur Ausgabe in der Eigenschaft als die zweiten DLL-Taktsignale RCLK_DLLOE und FCLK_DLLOE in Abhängigkeit von einem zweiten Treibersteuersignal DRVOE_EN.
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Der Phasensplitter 310 ist ähnlich zu demjenigen, welcher in 5 dargestellt ist, und der erste Treiber 320 ist ebenfalls ähnlich zu demjenigen, der in 4 beschrieben ist. Dementsprechend werden detaillierte Beschreibungen des Phasensplitters 310 und des ersten Treibers 320 ausgelassen.
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Die Verzögerungssteuereinrichtung 410 beinhaltet zwei Blöcke, von denen jeder zu jedem der zweiten DLL-Taktsignale FCLK_DLLOE und RCLK_DLLOE korrespondiert, und der zweite Treiber 420 ist auch mit zwei Blöcken ausgebildet. Die Verzögerungssteuereinrichtung 410 empfängt unter Ausgaben des Tastverhältniskompensators 220 ein ansteigendes DLL-Taktsignal IFBCLKR, verzögert die Ausgaben um den gesteuerten Verzögerungswert und gibt das abfallende zweite DLL-Taktsignal FCLK_DLLOE in Abhängigkeit von dem zweiten Treibersteuersignal DRVOE_EN aus. Desgleichen verzögert die Verzögerungssteuereinrichtung 410 ein abfallendes DLL-Taktsignal IFBCLKF und gibt das ansteigende zweite DLL-Taktsignal RCLK_DLLOE in Abhängigkeit von dem zweiten Treibersteuersignal DRVOE_EN aus.
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9 ist ein schematischer Schaltplan des in 8 gezeigten zweiten Treibers 420.
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Ein Block 420_1 des zweiten Treibers 420 weist ein logisches NAND-Gatter ND540_1 und zumindest einen Inverter INV540_1 auf. Im Vergleich von 4 und 9 beinhaltet jeder Block der ersten Treiber 320 zwei Inverter, aber jeder Block des zweiten Treibers 420 weist einen Inverter auf. Im Detail weist jeder Block des ersten Treibers 320 ein logisches NAND-Gatter zur Ausführung einer logischen NAND-Operation mit dem ersten Treibersteuersignal DRV_EN und einer Ausgabe des Phasensplitters 310 und eine erste Invertergruppe, die aus einer geraden Anzahl von Invertern gebildet ist, zur Verzögerung einer Ausgabe des ersten NAND-Gatters zur Ausgabe in der Eigenschaft als erstes DLL-Taktsignal FCLK_DLL oder RCLK_DLL auf. Jeder Block des zweiten Treibers 420 weist ein zweites NAND-Gatter zur Ausführung einer logischen NAND-Operation mit dem zweiten Treibersteuersignal DRVOE_EN und der Ausgabe der Verzögerungssteuereinrichtung 410 und eine zweite Invertergruppe, die aus einer ungeraden und geringeren Anzahl von Invertern als die erste Invertergruppe des ersten Treibers 320 gebildet ist, zur Verzögerung einer Ausgabe des zweiten NAND-Gatters zur Ausgabe in der Eigenschaft als zweites DLL-Taktsignal FCLK_DLLOE oder RCLK_DLLOE auf.
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10 ist ein schematischer Schaltplan der in 8 gezeigten Verzögerungssteuereinrichtung 410.
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Wie gezeigt ist, weist die Verzögerungssteuereinrichtung 410 Verzögerungselemente INV530_1, INV530_2, MC530_1 und MC530_2, einen Inverter INV530_3 und eine Optionsauswahleinheit MO auf. Mit Bezugnahme auf 10, gemäß der Optionsauswahleinheit MO, besitzt die Verzögerungssteuereinrichtung 410 nur einen Inverter INV530_3. Die Verzögerungssteuereinrichtung 410 und der Phasensplitter 310 weisen mehrfache Verzögerungselemente auf, die aus Invertern und MOS-Transistoren bestehen; jedoch wird ein Verzögerungswert der Verzögerungssteuereinrichtung 410 durch die Optionsauswahleinheit MO gesteuert.
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Als eine Voreinstellung wählt die Optionsauswahleinheit MO die Verzögerungselemente mit zwei Invertern INV530_1 und INV530_2 und zwei MOS-Kondensatoren MC530_1 und MC530_2 nicht aus. Demgemäß kann die Verzögerungssteuereinrichtung 410 einen kleineren Verzögerungswert als der Phasensplitter 310 aufweisen. Die Eingabesignale und ein Ausgabesignal der Verzögerungssteuereinrichtung 410 besitzen entgegengesetzte Phasen.
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11 ist ein Impulsdiagramm, welches Vorgänge der in 7 gezeigten Verzögerungsregelschleife darstellt.
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Mehrfache Signale innerhalb der Verzögerungsregelschleife (DLL) und mehrfache Signale außerhalb der DLL sind gezeigt. Phasen der zweiten DLL-Taktsignale RCLK_DLLOE und FCLK_DLLOE eilen denjenigen der ersten DLL-Taktsignale RCLK_DLL und FCLK_DLL vor. Somit werden die ansteigenden/abfallenden Datenausgabe-Freigabesignale ROUTEN und FOUTEN, die auf die zweiten DLL-Taktsignale RCLK_DLLOE und FCLK_DLLOE reagieren, schneller aktiviert als die ansteigenden/abfallenden Datenausgabe-Freigabesignale ROUTEN und FOUTEN der in 1 und 2 gezeigten herkömmlichen DLL. Auf diese Weise kann ein ausreichender Betriebsspielraum gewährleistet werden; die Verzögerungsregelschleife kann unter höherer Betriebsfrequenz, das heißt: einer höheren Frequenz eines externen Taktsignals CLK, betrieben werden.
