TWI315070B - Delay locked loop for high speed semiconductor memory device - Google Patents

Delay locked loop for high speed semiconductor memory device Download PDF

Info

Publication number
TWI315070B
TWI315070B TW095134571A TW95134571A TWI315070B TW I315070 B TWI315070 B TW I315070B TW 095134571 A TW095134571 A TW 095134571A TW 95134571 A TW95134571 A TW 95134571A TW I315070 B TWI315070 B TW I315070B
Authority
TW
Taiwan
Prior art keywords
delay
output
driver
phase
clock
Prior art date
Application number
TW095134571A
Other languages
English (en)
Other versions
TW200713316A (en
Inventor
Beom Ju Shin
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200713316A publication Critical patent/TW200713316A/zh
Application granted granted Critical
Publication of TWI315070B publication Critical patent/TWI315070B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

1315070 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種用於半導體裝置之設計技術；更 特別地’是有關於一種使用一延遲鎖定迴路（DLL)之半導體 記憶體裝置，例如：像DDR/DDR2/DDR3 SDRAM之雙倍資 料速率同步動態隨機存取記憶體。 【先前技術】 在一高速同步半導體記憶體裝置，例如：雙倍資料速 率同步動態隨機存取記億體（DDR SDRAM)中，以同步於一 外部時鐘信號方式將一資料單元傳送（輸入或輸出）至其它 裝置。亦即，該高速同步半導體記憶體裝置，例如：DDR SDRAM ’以不僅同步於該外部系統時鐘信號之一上升邊緣 而且亦同步於它的一下降邊緣方式實施一輸入或輸出操 作。通常’在一包括一半導體記憶體之系統或電路中，使 用一時鐘信號做爲一參考信號以便調整或控制一操作時序 或保證一高速操作而沒有任何錯誤。於是，就該半導體記 憶體裝置之高速操作而論，需要使該半導體記憶體裝置之 操作同步於該外部時鐘信號。 當在內部電路中使用從一外部時鐘信號所獲得之一內 部時鐘信號輸入時，由於該等內部電路，延遲了該內部時 鐘信號及產生一時鐘偏斜。爲了補償該時鐘偏斜以使該內 部時鐘信號之相位與一外部時鐘信號之相位相等，將一同 步控制電路’例如：一延遲鎖定迴路（DLL)，嵌入該系統或 該電路中。該DLL接收一外部時鐘信號及控制從該半導體 1315070 遲複製模型60包括位於時鐘信號路徑中之多個複製延遲 元件：一路徑係從一輸入接腳’（亦即位在該晶片內部）至 該延遲區塊30,以及另一路徑係從該延遲區塊30至一輸出 接腳。 該工作週期補償器70用以控制從該延遲區塊30所輸 ' 出之時鐘的工作比，藉以設定5 0 : 5 0之工作比。 該驅動器80接收該工作週期補償器70之輸出，亦即， IFBF_CLK及IFBR_CLK，及輸出複數個DLL時鐘至外部電 •路。 第3圖係描述第1圖所不之驅動器80的方塊圖。 如圖所示，該驅動器80包括一分相器82、一第一驅動 . 區塊84及一第—驅動區塊86。 . 該第一驅動區塊84包括用以產生一第一上升DLL時鐘 RCLK_DLL 及一第一下降 DLL 時鐘 FCLK_DLL 之一第一 DLL 驅動器84_1及一第二DLL驅動器84_2。同樣地，該第二 驅動區塊 86包括用以產生一第二上升 DLL時鐘 _ RCLK_DLLOE 及一第二下降 DLL 時鐘 FCLK_DLLOE 之一第 三DLL驅動器86_1及一第四DLL驅動器86_2。在此，該 第一驅動區塊84及第二驅動區塊86從該分相器82接收相 同信號，以及該第一驅動區塊84之詳細構成相似於該第二 驅動區塊8 6之詳細構成。 第4圖係一 DLL驅動器，例如：第3圖所示之第一至 第四DLL驅動器，之示意電路圖。 該第一至第四DLL驅動器84_1、84_2、86_1及86_2 1315070 具有相同元件。參考第4圖，每一 DLL驅動器包括一邏輯 NAND閘ND及偶數個反向器，例如：兩個反向器INV1及 INV2。該邏輯NAND閘ND接收一時鐘輸入CLKB_IN及一 致能信號EN。該時鐘輸入CLKB_IN對應於第3圖所示之 分相器82的輸出RCLK_OUT及RCLKB_OUT，以及該致會g 信號ΕΝ與第3圖所示之驅動器致能信號DRV_EN及 DRVOE_EN 相配。 第5圖係第3圖所示之分相器82的示意電路圖。 如圖所示，該分相器82包括一用以產生一上升輸出時 鐘信號RCLK_〇UT之第一電路及一用以產生一上升輸出互 補信號RCLKB_OUT之第二電路。該第一電路包括兩個反向 器INV82_1及INV82_2及兩個MOS選擇區塊MC82_1及 MC82_2，以及該第二電路包括三個反向器 INV82_3、 INV82_4及INV82_5及兩個MOS選擇區塊 MC82_3及 MC 8 。該第一及第二電路經由該分相器82之一輸入端 RCLK_IN接收一上升延遲時鐘IFBR_CLK，延遲時鐘 IFBR_CLK及IFBF_CLK中之一。一輸入載入區塊8 2_8耦接 至另一輸入端 FCLK_IN，以便接收一下降延遲時鐘 IFBF_CLK(延遲時鐘IFBR_CLK及IFBF_CLK中之另一時 鐘）。雖然如第5圖所示，該輸入載入區塊82_8浮接，但 是當使用經由該輸入端FCLK_IN所輸入之下降延遲時鐘 IFBF_CLK時，該輸入載入區塊可以連接至該第一及第二電 路。 參考第3至5圖所示，該驅動器80產生該第一上升及 1315070 下降DLL時鐘FCLK_DLL及RCLK一DLL以及該第二上升及 下降DLL時鐘FCLK_DLLOE及RCLK_DLLOE，其中該第一 上升及下降DLL時鐘FCLK_DLL及RCLK_DLL以及該第二 上升及下降DLL時鐘FCLK_DLLOE及RCLK_DLLOE具有相 同延遲量。因爲該第一至第四DLL驅動器具有相同元件， 所以該第一上升DLL時鐘RCLK_DLL及該第二上升DLL時 鐘RCLK_DLLOE之上升邊緣同時發生；同樣地，該第一下 降 DLL 時鐘 FCLK_DLL 及該第二下降 DLL 時鐘 FCLK — DLLOE之下降邊緣同時發生。 通常在一半導體記憶體裝置之唯讀取操作期間使用一 DLL。然而，在第1圖所示之傳統DLL中，在回應一讀取 指令而輸出資料的該讀取操作期間，使用該第一上升及下 降DLL時鐘FCLK_DLL及RCLK_DLL，以及在一寫入操作 期間，使用該第二上升及下降DLL時鐘FCLK_DLLOE及 RCLK — DLLOE，該寫入操作爲用以產生複數個讀取控制信 號，該複數個讀取控制信號在寫入操作期間控制在一資料 讀取路徑中之區塊或電路，藉以在該寫入操作期間減少電 流消耗。 第6圖係在一傳統半導體記憶體裝置中之一資料輸出 時鐘產生器的示意電路圖。 如圖所示，該資料輸出時鐘產生器接收第1圖所示之 傳統DLL的輸出及產生資料輸出時鐘信號RCLK_D0及 FCLK_D0以回應資料輸出致能信號ROUTEN A FOUTEN 。 該資料輸出時鐘信號RCLK_D0及FCLK_D0用以以同步於 1315070 一外部時鐘信號方式將資料從一資料輸出緩衝器輸出至外 部裝置。 第2圖係顯示第1圖所示之傳統延遲鎖定迴路的操作 之時序圖。以下，描述該傳統DLL之詳細操作。 如上所述，該第一上升及下降DLL時鐘FCLK_DLL及 RCLK_DLL用以輸出資料以回應一讀取命令，以及該第二 上升及下降DLL時鐘FCLK_DLLOE及RCLK_DLLOE用以在 一寫入操作期間產生複數個讀取控制信號。 該第二上升及下降 DLL 時鐘 FCLK_DLLOE 及 RCLK_DLLOE在一讀取致能區塊中用以產生上升/下降資料 輸出致能信號ROUTEN及FOUTEN。該等上升/下降資料輸 出致能信號ROUTEN及FOUTEN用以從該第二上升及下降 DLL時鐘FCLK_DLLOE及RCLK_DLLOE提取該等資料輸出 時鐘信號RCLK_D0及FCLK_D0。 參考第2圖，該傳統DLL實施一鎖定操作來達成一鎖 定狀態，以便在該半導體記憶體裝置之一讀取操作前，該 參考時鐘 REF_CLK之上升/下降邊緣與該回授時鐘 IFBR_CLK之上升/下降邊緣一致。 由該第二下降DLL時鐘FCLK_DLLOE之上升邊緣產生 該上升資料輸出致能信號ROUTEN ;在此，在該上升資料 輸出致能信號 ROUTEN 與該第二下降 DLL 時鐘 FCLK_DLLOE間因延遲而具有一相位差。該延遲應該比 0.5*tCK短（其中，tCK相當於一時鐘週期）。因爲藉由該等 上升/下降資料輸出致能信號ROUTEN及FOUTEN之每一信 1315070 號與該第一上升/下降DLL時鐘FCLK_DLL及RCLK_DLL之 每一時鐘的個別邏輯AND運算之結果產生該等資料輸出時 鐘信號RCLK_D0及FCLK_D0，所以如果該延遲比〇.5*tcK 長，則會造成故障。參考第6圖，如果該延遲，亦即，在 該上升資料輸出致能信號ROUTEN與該第二下降DLL時鐘 FCLK一DLLOE之上升邊緣間的時鐘間隙，比〇.5*tCK長，貝丨J 在該第一上升DLL時鐘RCLK_DLL之一上升邊緣後，產生 該上升資料輸出致能信號ROUTEN。在此情況中，在實施 該邏輯AND運算後，在一期望時間中沒有產生該等資料輸 出時鐘信號RCLK_D0及FCLK_D0 ;於是，在該半導體記憶 體裝置中發生故障。 當該半導體記憶體裝置之操作頻率變高時，該延遲之 可允許範圍比0.5*tCK窄。例如，如果一操作頻率爲1 Gbps， 亦即，ltCK = 2ns，則在1.0ns( = 0.5*2ns)內產生該上升資料 輸出致能信號ROUTEN。如果一操作頻率爲1.6Gbps，亦即， ltCK=1.25ns，則在625ps內產生該上升資料輸出致能信號 ROUTEN。 於是，當在包括該傳統DLL之半導體記憶體裝置中之 操作頻率變高時，一用以產生該上升/下降資料輸出致能信 號ROUTEN及F0UTEN之操作容限變小。因此，限制該半 導體記憶體裝置之操作頻率。 【發明內容】 本發明之一目的在於提供一種延遲鎖定迴路，該延遲 鎖定迴路用以藉由獲得一充分操作容限來支援在一半導體 -11- 1315070 記憶體裝置中之操作頻率的增加，該充分操作容限用以以 一高速操作產生一資料輸出致能信號來回應一 DLL時鐘。 依據本發明之一觀點，提供一種輸出驅動器，該輸出 驅動器用於一延遲鎖定迴路，其包括：一第一驅動區塊， 用以從該延遲鎖定迴路接收一輸出以產生一用以輸出對應 於一讀取指令之讀取資料的第一 DLL時鐘；以及一第二驅 動區塊，用以從該延遲鎖定迴路接收一輸出以產生一用以 在一寫入操作期間減少電流消耗之第二DLL時鐘，其中該 第一驅動區塊具有比該第二驅動區塊大之延遲量。 依據本發明之另一觀點，提供一種延遲鎖定迴路，包 括一時鐘緩衝器，用以接收一外部時鐘以產生一內部時 鐘；一相位更新區塊，用以比較該內部時鐘與一從該相位 更新區塊所產生之回授時鐘以控制該內部時鐘之相位；一 第一驅動區塊，用以從該相位更新區塊接收一輸出以產生 一用以輸出對應於一讀取指令之讀取資料的第一 DLL時 鐘；以及一第二驅動區塊，用以從該相位更新區塊接收一 輸出以產生一用以在一寫入操作期間減少電流消耗之第二 DLL時鐘，其中該第一驅動區塊具有比該第二驅動區塊大 之延遲量。 依據本發明之又另一觀點，提供一種半導體裝置，包 括一第一驅動區塊，用以分離一第一輸入信號之相位以產 生複數個第一內部信號及輸出該複數個第一內部信號以回 應一第一控制信號，每一內部信號相對於彼此具有不同相 位；以及一第二驅動區塊，用以延遲一第二輸入信號及輸 1315070 出該延遲信號以回應一第二控制信號。 從下面配合所附圖式之特定實施例的描述將更佳了解 本發明之上述及其它目的以及特徵。 【實施方式】 以下，將參考所附圖式來詳細描述依據本發明之特定 ' 實施例的一在一半導體記億體裝置中所使用的延遲鎖定迴 路。 第7圖係延遲鎖定迴路的方塊圖，其包括依據本發明 ® 之一實施例的驅動單元。 如圖所示，該延遲鎖定迴路包括一時鐘緩衝器100、一 相位更新區塊200、一第一驅動區塊500及一第二驅動區塊 400。該時鐘緩衝器100接收外部時鐘CLK及CLKB以產生 內部時鐘。該相位更新區塊200將該等內部時鐘之相位與 一回授時鐘之相位比較及更新該等內部時鐘之相位。該第 一驅動區塊500接收來自該相位更新區塊200之輸出以產 生第一 DLL 時鐘 RCLK_DLL 及 FCLK.DLL > 該等第一 DLL ^ 時鐘RCLK_DLL及FCLK_DLL用以輸出對應於一讀取指令 之讀取資料。同樣地，該第二驅動區塊400接收來自該相 位更新區塊200之輸出以產生第二DLL時鐘RCLK_DLLOE 及 FCLK_DLL〇E，該等第二 DLL時鐘 RCLK.DLLOE及 FCLK.DLLOE用以在一寫入操作期間產生複數個讀取控制 信號，以便減少電流消耗。該第一驅動區塊5 00有比該第 二驅動區塊400大之延遲量。 在本發明中，該等第二 DLL時鐘 RCLK_DLLOE及 1315070 FCLK_DLLOE之延遲量比該等第一 DLL時鐘RCLK — DLL及 FCLK_DLL之延遲量小；因此，可確保一用以產生上升/下 降資料輸出致能信號ROUTEN及FOUTEN以回應該等第二 DLL時鐘RCLK_DLLOE及FCLK_DLLOE之充分操作容限。 該相位更新區塊200包括一延遲區塊2 1 0、一相位比較 ' 器240、一延遲控制器250、一延遲複製模型230及一工作 週期補償器220。 該延遲區塊210用以延遲該等內部時鐘，其中該相位 β 比較器240決定該延遲區塊210之延遲量及該延遲控制器 250根據該延遲量決定一在該延遲區塊210中所包含之延 遲路徑。該延遲控制器250包括一用以決定在該延遲區塊 . 210之延遲路徑中的延遲量之邏輯電路及一用以決定該延 - 遲量之方向的雙向移位暫存器。該延遲比較器240比較一 參考時鐘REF_CLK(該時鐘緩衝器100所輸出之內部時鐘中 之一）之相位與一從該延遲複製模型230所輸出之回授時鐘 FBR_CLK的相位，藉以根據該比較結果控制該延遲控制器 w 250。 該延遲複製模型230延遲該延遲區塊210之輸出有一 預定量，該預定量係由在該半導體記憶體裝置中資料或該 時鐘信號所通過之一時鐘路徑及資料路徑來估計。該工作 週期補償器220用以控制從該延遲區塊210所輸出之時鐘 ... 的工作比，藉以設定50 : 50之工作比。 爲了使該等第二 DLL 時鐘 RCLK_DLLOE 及 FCLK_DLLOE之相位超前該等第一 DLL時鐘RCLK_DLL及 1315070 FCLK_DLL之相位，依據本發明之延遲鎖定迴路包括該驅 動單元’該驅動單元具有用以產生該等第一 DLL時鐘 RCLK_DLL及FCLK_DLL之第一驅動區塊500及用以產生該 等第二DLL時鐘RCLK_DLLOE及FCLK_DLLOE之第二驅動 區塊400。亦即，在該第一及第二驅動區塊5 00及400間之 一延遲量及一運算延遲係不同的。在此，術語”運算延遲" 表示在用以達成一預定目的之每一邏輯區塊的預定運算期 間所發生之不避免的延遲量。 第8圖係第7圖所示之具有該第一及第二驅動區塊500 及400的驅動單元之方塊圖。 如圖所示，該第一驅動區塊500包括一分相器3 1 0，用 以分離該工作週期補償器220所輸出之相位以產生具有相 反相位之兩個時鐘信號IFBCLKR及IFBCLKF ;以及一第一 驅動器320,用以驅動該分相器310之輸出以輸出成爲該等 第一 DLL時鐘RCLK — DLL及FCLK__DLL·來回應一第一驅動 控制信號DRV_EN。 該第二驅動區塊400包括一延遲控制器4 1 0，用以控制 來自該工作週期補償器220之輸出的延遲量，其中該延遲 量比該分相器3 1 0之運算延遲小；以及一第二驅動器420， 用以驅動該延遲控制器410之輸出以輸出成爲該等第二 DLL時鐘RCLK_DLLOE及FCLK_DLLOE以回應一第二驅動 控制信號DRVOE_EN。 該分相器3 1 0相似於第5圖中所描繪之分相器及該第 一驅動器320亦相似於第4圖中所描述之DLL驅動器。於 1315070 是，省略有關於該分相器310及該第一驅動器320 描述。 該延遲控制器410包括兩個區塊，每一區塊對 等第二 DLL 時鐘 FCLK_DLLOE 及 RCLK_DLLOE 之一 及該第二驅動器4 20亦由兩個區塊所構成。該延遲 410接收來自該工作週期補償器220之輸出中的一上 時鐘IFBCLKR以延遲該等輸出有該控制延遲量及輸 降第二DLL時鐘FCLK_DLLOE以回應該第二驅動控 # DRVOE_EN。同樣地，該延遲控制器410延遲一下 時鐘IFBCLKF及輸出該上升第二DLL時鐘RCLK_ 以回應該第二驅動控制信號DRVOE_EN。
. 第9圖係第8圖所示之第二驅動器420的示意I 該第二驅動器420之一個區塊420_1包括一邏_ 閘ND5 4 0_1及至少一反向器INV540_：l。當比較第4 時，該第一驅動器320之每一區塊包括兩個反向器 該第二驅動器420之每一區塊包括一反向器。詳而 ® 該第一反向器320之每一區塊包括一邏輯NAND閘 對該第一驅動控制信號DRV_EN及該分相器310之 施一邏輯NAND運算；以及一第一反向器組，由偶 向器所構成，用以延遲該第一 NAND聞之輸出以輸 該第一 DLL 時鐘 FCLK_DLL 或 RCLK_DLL。該第二 420之每一區塊包括一第二NAND閘，用以對該第二 制信號DRVOE_EN及該延遲控制器410之輸出實施 NAND運算；以及一第二反向器組，由奇數個反向； 之詳細 應於該 -者，以 控制器 升DCC 出該下 制信號 译DCC .DLLOE I路圖。 ί NAND 及9圖 ，然而 言之， ，用以 輸出實 數個反 出成爲 驅動器 驅動控 一邏輯 蓉（比該 1315070 第一驅動器320之第一反向器組的數目少）所構成，用以延 遲該第二NAND閘之輸出以輸出成爲該第二DLL時鐘 FCLK_DLLOE 或 RCLK_DLLOE。 第10圖係第8圖所示之延遲控制器410的示意電路圖。 如圖所示，該延遲控制器 410包括延遲元件 INV53 0_1、INV5 30_2、M C 5 3 0_ 1 及 M C 5 3 0_ 2、一反向器 INV53 0_3以及一選擇控制單元MO。參考第10圖，依據該 選擇控制單元M0,該延遲控制器410包括只有一個反向器 • IN V5 30_3。該延遲控制器410及該分相器310包括複數個 延遲元件，該複數個延遲元.件係由反向器及M0S電晶體所 構成；然而，該延遲控制器410之延遲量係由該選擇控制 單元M0所控制。 —， 預設爲該選擇控制單元M0不選擇該等延遲元件（包括 兩個反向器INV5 30_1及INV_5 30_2以及兩個M0S電容器 MC53 0_1及MC53 0_2)。於是，該延遲控制器410可具有比 該分相器310小之延遲量。該延遲控制器410之輸入及輸 •出具有相反相位。 第11圖係顯示第7圖所示之延遲鎖定迴路的操作之時 序圖。 顯示有在該延遲鎖定迴路（DLL)之內部的複數個信號 及在該DLL之外部的複數個信號。該等第二DLL時鐘 .. RCLK_DLLOE及FCLK_DLLOE之相位超前該等第一DLL時 鐘RCLK_DLL及FCLK_DLL之相位。因此，回應該等第二 DLL時鐘RCLK_DLLOE及FCLK_DLLOE之上升/下降資料輸 1315070 出致能信號ROUTEN及FOUTEN的啓動比第1及2圖所示 之傳統DLL的上升/下降資料輸出致能信號r〇uteN及 FOUTEN快。因此’可確保一充分操作容限；該延遲鎖定 迴路可在較高操作頻率（亦即，一外部時鐘CLK之較高頻 率）下操作。 " 爲了在一較高操作頻率下克服一不足操作容限，本發 明提供一種延遲鎖定迴路，該延遲鎖定迴路用以藉由獲得 一充分操作容限來支援在一半導體記憶體裝置中之操作頻 ® 率的增加，該充分操作容限用以產生一資料輸出致能信號。 本申請案包含分別在2005年9月28日及2006年6月 22日向韓國專利局所提出之韓國專利申請案第 KR 10-2005-0090842 號及第 KR 10-2006-0056408 號，在此以提 / 及方式倂入上述專利申請案之整個內容。 雖然已以某些特定實施例來描述本發明，但是熟習該 項技藝者將明顯易知在不脫離下面請求項所界定之本發明 的精神及範圍內可以實施各種變化及修改。 ®【圖式簡單說明】 第1圖係一傳統延遲鎖定迴路（dll)之方塊圖； 第2圖係顯示第1圖所示之傳統延遲鎖定迴路的操作 之時序圖； 第3圖係第1圖所示之驅動器的方塊圖； _ 第4圖係第3圖所示之DLL驅動器的示意電路圖； 第5圖係第3圖所示之分相器的示意電路圖； 第6圖係在一傳統半導體記憶體裝置中之一資料輸出 -18- 1315070
86_1 第 二 DLL 驅 !動器 86_2 第 四 DLL 驅 !動器 100 時 鐘 緩 衝 器 200 相 位 更 新 區 塊 210 延 遲 T晶 塊 220 工 作 週 期 補 償器 230 延 遲 複 製 模 型 240 相 位 比 較 器 250 延 遲 控 制 器 3 10 分 相 器 320 第 一 驅 動 器 400 第 二 驅 動 區 塊 410 延 遲 控 制 器 420 第 二 驅 動 器 420 — 1 區 塊 500 第 一 驅 動 丨品- 塊 CLK 外 部 時 鐘 信 號 CLKB 外 部 時 鐘 信 號 /CLK 外 部 時 鐘 互 補信號 CLKB_IN 時 鐘 輸 入 DRV_EN 驅 動 器 致 能 信號 DRVOE_EN 驅 動 器 致 能 信號 ΕΝ 致 能 信 號 FCLK_D0 資 料 輸 出 時 鐘信號 -20 - 1315070
FCLK_DLL 第 —* 下 降 DLL 時 鐘 FCLK_DLLOE 第 二 下 降 DLL 時 鐘 FCLK_IN 輸 入 丄山 朗 FBR_CLK 回 授 時 鐘 FOUTEN 資 料 輸 出 致 能 信 號 IFBCLKF 時 鐘 信 號 IFBCLKR 時 鐘 信 Μ IFBF_CLK 工 作 週 期 補 償 器 70 之 輸 出 IFBR_CLK 工 作 週 期 補 償 器 70 之 輸 出 INV1 反 向 器 INV2 反 向 器 INV82_1 反 向 器 INV82_2 反 向 器 INV82_3 反 向 器 INV82_4 反 向 器 INV82_5 反 向 器 INV530—1 延 遲 元 件 INV530 — 2 延 遲 元 件 INV530 — 3 延 遲 元 件 INV540_1 反 向 器 MC82_1 MOS m 擇 區 塊 MC82 一 2 MOS •JBB 进 擇 塊 MC82.3 MOS 擇 1品 塊 MC82_4 MOS 選 擇 1品 塊 -21 -

Claims (1)

1315070 ?又年^月/日修 第95 134571號「用於高速半導體記V疆裝置_[远遲鎖定回 路」專利案 (2009年7月修正） 十、申請專利範圍： 1. 一種用於一延遲鎖定迴路之輸出驅動器，包括： 一第一驅動區塊，用以從該延遲鎖定迴路接收一輸出 以產生一用以輸出對應於一讀取指令之讀取資料的第一 DLL時鐘；以及 一第二驅動區塊，用以從該延遲鎖定迴路接收一輸出 以產生一用以在一寫入操作期間減少電流消耗之第二 DLL時鐘， 其中該第一驅動區塊具有比該第二驅動區塊大之延遲 量。 2. 如申請專利範圍第1項之輸出驅動器，其中該第一及第 二驅動區塊從該延遲鎖定迴路接收相同輸出。 3. 如申請專利範圍第2項之輸出驅動器，其中該第二DLL 時鐘之相位超前該第一 DLL時鐘之相位。 4. 如申請專利範圍第3項之輸出驅動器，其中該第一驅動 區塊包括： 一分相器，用以分離由該延遲鎖定迴路之輸出的相位 以產生具有相反相位之兩個時鐘信號；以及 一第一驅動器，用以驅動該分相器之輸出以輸出成爲 該第一 DLL時鐘。 5.如申請專利範圍第4項之輸出驅動器，其中該第二驅動 1315070 區塊包括： 一延遲控制器，用以控制由該延遲鎖定迴路之輸出的 延遲量，其中該延遲量比該分相器之運算延遲小；以及 一第二驅動器，用以驅動該延遲控制器之輸出以輸出 成爲該第二DLL時鐘。 ' 6.如申請專利範圍第5項之輸出驅動器，其中該第二驅動 器具有比該第一驅動器小之運算延遲。 7.如申請專利範圍第5項之輸出驅動器，其中該分相器及 ® 該延遲控制器分別包括由反向器及MOS電容器所構成之 多數個延遲元件。 8 .如申請專利範圍第7項之輸出驅動器，其中該延遲控制 . 器包括只有一個反向器。 9.如申請專利範圍第5項之輸出驅動器，其中該延遲控制 器之一輸入及一輸出具有相反相位。 10. 如申請專利範圍第5項之輸出驅動器，其中該第一驅動 器係由一第一致能信號所控制及該第二驅動器係由一第 • Z：致能信號所控制。 11. 如申請專利範圍第10項之輸出驅動器，其中該第一驅動 器包括： 一第一 NAND閘，用以對該第一致能信號及該分相器 之輸出實施一邏輯NAND運算；以及 一第一反向器組，包括偶數個反向器，用以延遲由該 第一 NAND閘之輸出以輸出成爲該第一 DLL時鐘。 12.如申請專利範圍第11項之輸出驅動器，其中該第二驅動 1315070 器包括： ——第二NAND閘，用以對該第二致能信號及由該延遲 控制器之輸出實施一邏輯NAND運算；以及 一第二反向器組，包括比該第一反向器組少的奇數個 串接反向器，用以延遲由該第二NAND閘之輸出以輸出 成爲該第二DLL時鐘。 13.—種延遲鎖定迴路，包括： · 一時鐘緩衝器，用以接收一外部時鐘以產生一內部時
一相位更新區塊，用以比較該內部時鐘與由該‘相位更 新區塊所產生之一回授時鐘，以控制該內部時鐘之相位； 一第一驅動區塊，用以從該相位更新區塊接收一輸出 以產生一用以輸出對應於一讀取指令之讀取資料的第一 DLL時鐘；以及 一第二驅動區塊，用以從該相位更新區塊接收一輸出 以產生一用以在一寫入操作期間減少電流消耗之第二 DLL時鐘，其中該第一驅動區塊具有比該第二驅動區塊 大之延遲量。 14.如申請專利範圍第13項之延遲鎖定迴路，其中該相位更 新區塊包括.： 一延遲區塊，用以延遲該內部時鐘.； —工作週期補償器，用以補償由該延遲線之輸出的工 作比； 一延遲複製模型，用以延遲由該工作週期補償器之輸 1315070 出有一預定量以產生該回授時鐘； 一相位比較器，用以比較該內部時鐘之相位與該回授 時鐘之相位；以及 一延遲控制器，用以依據該相位比較器之結果控制該 延遲線之延遲量。 ' 1 5 .如申請專利範圍第1 4項之延遲鎖定迴路，其中該第一驅 動區塊包括： 一分相器，用以分離由該工作週期補償器之輸出的相 ® 位以產生具有相反相位之兩個時鐘信號；以及 一第一驅動器，用以驅動該分相器之輸出以輸出成爲 該第一 DLL時鐘。 16. 如申請專利範圍第15項之延遲鎖定迴路，其中該第二驅 動區塊包括： 一延遲控制器，用以控制由該工作週期補償器之輸出 的延遲量，其中該延遲量比該分相器之運算延遲小；以 及 ® —第二驅動器，用以驅動該延遲控制器之輸出以輸出 成爲該第二DLL時鐘。 17. 如申請專利範圍第16項之延遲鎖定迴路，其中該第二驅 動器具有比該第一驅動器小之運算延遲。 18. 如申請專利範圍第16項之延遲鎖定迴路，其中該分相器 ^ 及該延遲控制器分別包括複數個延遲元件，該等延遲元 件包括複數個反向器及MOS電容器。 19. 如申請專利範圍第18項之延遲鎖定迴路，其中該延遲控 -4- 1315070 制器只包括一個反向器。 20. 如申請專利範圍第16項之延遲鎖定迴路，其中該延遲控 制器之一輸入及一輸出具有相反相位。 21. 如申請專利範圍第16項之延遲鎖定迴路，其中該第一驅 動器係由一第一致能信號所控制及該第二驅動器係由一 第二致能信號所控制。 2 2.如申請專利範圍第21項之延遲鎖定迴路，其中該第一驅 動器包括： 一第一 NAND閘，用以對該第一致能信號及由該分相 器之輸出實施一邏輯NAND運算；以及 —第一反向器組，包括偶數個反向器，用以延遲由該 第一 NAND閘之輸出以輸出成爲該第一 DLL時鐘。 23. 如申請專利範圍第22項之延遲鎖定迴路，其中由該第二 驅動器包括： 一第二NAND閘，用以對該第二致能信號及由該延遲 控制器之輸出實施一邏輯NAND運算；以及 一第二反向器組，包括比該第一反向器組少之奇數個 串接反向器，用以延遲由該第二NAND閘之輸出以輸出 成爲該第二DLL時鐘。 24. —種半導體裝置，包括： 一第一驅動區塊，用以分離第一輸入信號之相位以產 生複數個第一內部信號，每一第一內部信號#此具有不 同相位，以及輸出該複數個第一內部信號以回應一第~ 控制信號；以及 1315070 一第二驅動區塊，用以延遲第二輸入信號及輸出該延 遲信號以回應一第二控制信號。 2 5.如申請專利範圍第24項之半導體裝置，其中該第一輸入 信號相同於該第二輸入信號。 26.如申請專利範圍第25項之半導體裝置，其中該第一驅動 區塊包括： 一分相器，用以分離該第一輸入信號之相位以產生彼 此具有相反相位之兩個第一內部信號；以及 一第一驅動器，用以輸出該分相器之輸出以回應該第 一控制信號。 2 7.如申請專利範圍第26項之半導體裝置，其中該第二驅動 區塊包括： 一延遲控制器，用以延遲該第二輸入信號有一預定延 遲量，該預定延遲量比該分相器之運算延遲小；以及 一第二驅動器，用以輸出該延遲控制器之輸出以回應 該第二控制信號。 2 8.如申請專利範圍第27項之半導體裝置，其中該第二輸入 信號包括具有相反相位之兩個信號及該延遲控制器輸出 該等輸入信號之反向信號。 2 9.如申請專利範圍第27項之半導體裝置，其中該第二驅動 器具有比該第一驅動器小之運算延遲。 3 0.如申請專利範圍第29項之半導體裝置，其中該分相器及 該延遲控制器分別包括複數個延遲元件，該等延遲元件 包括反向器及MOS電容器。
TW095134571A 2005-09-28 2006-09-19 Delay locked loop for high speed semiconductor memory device TWI315070B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20050090842 2005-09-28
KR1020060056408A KR100834400B1 (ko) 2005-09-28 2006-06-22 Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버

Publications (2)

Publication Number Publication Date
TW200713316A TW200713316A (en) 2007-04-01
TWI315070B true TWI315070B (en) 2009-09-21

Family

ID=38045081

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095134571A TWI315070B (en) 2005-09-28 2006-09-19 Delay locked loop for high speed semiconductor memory device

Country Status (6)

Country Link
US (2) US7365583B2 (zh)
JP (2) JP2007097181A (zh)
KR (1) KR100834400B1 (zh)
CN (1) CN1945732B (zh)
DE (1) DE102006045254B4 (zh)
TW (1) TWI315070B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI745894B (zh) * 2019-04-14 2021-11-11 聯發科技股份有限公司 具有定時修正電路之積體電路和相關定時修正單元
TWI753771B (zh) * 2020-05-14 2022-01-21 南韓商三星電子股份有限公司 多相位時脈產生器以及包括其的記憶體裝置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562655B1 (ko) * 2005-02-28 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 동작 제한 필터 및 그 방법
KR100713082B1 (ko) * 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
KR100743493B1 (ko) * 2006-02-21 2007-07-30 삼성전자주식회사 적응식 지연 고정 루프
KR100817081B1 (ko) * 2007-01-11 2008-03-26 삼성전자주식회사 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프
KR100863001B1 (ko) * 2007-02-09 2008-10-13 주식회사 하이닉스반도체 듀티 싸이클 보정 기능을 갖는 지연 고정 루프 회로 및 그제어방법
KR100894255B1 (ko) * 2007-05-04 2009-04-21 삼성전자주식회사 지연 고정 루프, 이를 포함하는 집적 회로 및 이를구동하는 방법
US7973565B2 (en) * 2007-05-23 2011-07-05 Cyclos Semiconductor, Inc. Resonant clock and interconnect architecture for digital devices with multiple clock networks
KR100822307B1 (ko) * 2007-09-20 2008-04-16 주식회사 아나패스 데이터 구동 회로 및 지연 고정 루프
US7733141B2 (en) * 2007-11-02 2010-06-08 Hynix Semiconductor Inc. Semiconductor device and operating method thereof
KR100955267B1 (ko) * 2008-04-30 2010-04-30 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 동작 방법
US8151132B2 (en) * 2008-08-13 2012-04-03 Integrated Device Technology, Inc. Memory register having an integrated delay-locked loop
KR101050406B1 (ko) * 2008-09-22 2011-07-19 주식회사 하이닉스반도체 듀티 보정 회로 및 이를 포함하는 클럭 생성 회로
JP5441208B2 (ja) 2009-06-19 2014-03-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8076963B2 (en) * 2009-09-15 2011-12-13 Qualcomm Incorporated Delay-locked loop having a delay independent of input signal duty cycle variation
US8362811B2 (en) * 2009-10-12 2013-01-29 Cyclos Semiconductor, Inc. Architecture for single-stepping in resonant clock distribution networks
US8624647B2 (en) * 2010-01-19 2014-01-07 Altera Corporation Duty cycle correction circuit for memory interfaces in integrated circuits
KR101083639B1 (ko) * 2010-03-29 2011-11-16 주식회사 하이닉스반도체 반도체 장치 및 그 동작 방법
CN102280129B (zh) * 2010-06-09 2014-12-17 上海华虹宏力半导体制造有限公司 闪速存储器及其读取电路
KR101115475B1 (ko) * 2011-03-10 2012-02-27 주식회사 하이닉스반도체 듀티 보정 회로 및 이를 포함하는 클럭 생성 회로
CN102761319B (zh) * 2012-04-27 2015-04-08 北京时代民芯科技有限公司 一种具有占空比稳定和相位校准的时钟电路
CN107733428B (zh) * 2016-08-12 2022-03-04 三星电子株式会社 延迟锁定环电路、集成电路和用于控制它的方法
US11217298B2 (en) * 2020-03-12 2022-01-04 Micron Technology, Inc. Delay-locked loop clock sharing

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
TW340262B (en) * 1996-08-13 1998-09-11 Fujitsu Ltd Semiconductor device, system consisting of semiconductor devices and digital delay circuit
JPH10173269A (ja) * 1996-12-09 1998-06-26 Fujitsu Ltd 自動光パワー制御回路及び制御信号生成部
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
JP2001291388A (ja) * 2000-04-05 2001-10-19 Nec Corp Ｄｌｌ回路、それを使用する半導体装置及びタイミング生成方法
US6469555B1 (en) * 2000-08-18 2002-10-22 Rambus, Inc Apparatus and method for generating multiple clock signals from a single loop circuit
KR100513806B1 (ko) * 2000-12-30 2005-09-13 주식회사 하이닉스반도체 반도체 장치
US6492852B2 (en) * 2001-03-30 2002-12-10 International Business Machines Corporation Pre-divider architecture for low power in a digital delay locked loop
KR100422572B1 (ko) 2001-06-30 2004-03-12 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
US6552955B1 (en) * 2001-10-30 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
KR100502675B1 (ko) * 2001-12-12 2005-07-22 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR20030049303A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR100527399B1 (ko) * 2002-05-10 2005-11-15 주식회사 하이닉스반도체 반도체메모리장치의 디엘엘구동회로
KR100477836B1 (ko) * 2002-05-30 2005-03-23 주식회사 하이닉스반도체 클럭 드라이버
KR100452327B1 (ko) * 2002-07-08 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생회로
KR100510490B1 (ko) * 2002-08-29 2005-08-26 삼성전자주식회사 부분적으로 제어되는 지연 동기 루프를 구비하는 반도체메모리 장치
KR100482736B1 (ko) * 2002-09-12 2005-04-14 주식회사 하이닉스반도체 지연고정루프의 지연 모델 및 그의 튜닝 방법
US6795366B2 (en) * 2002-10-15 2004-09-21 Samsung Electronics Co., Ltd. Internal voltage converter scheme for controlling the power-up slope of internal supply voltage
DE10330796B4 (de) * 2002-10-30 2023-09-14 Hynix Semiconductor Inc. Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus
KR100500929B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100507873B1 (ko) * 2003-01-10 2005-08-17 주식회사 하이닉스반도체 듀티 보정 회로를 구비한 아날로그 지연고정루프
KR100522433B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 도메인 크로싱 회로
KR100543460B1 (ko) * 2003-07-07 2006-01-20 삼성전자주식회사 지연동기루프회로
US6927612B2 (en) * 2003-10-10 2005-08-09 Atmel Corporation Current starved DAC-controlled delay locked loop
KR100550633B1 (ko) * 2003-12-04 2006-02-10 주식회사 하이닉스반도체 반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법
KR100553833B1 (ko) * 2003-12-24 2006-02-24 삼성전자주식회사 지연동기회로의 인버젼 제어회로 및 방법과, 이를 이용한지연동기회로 및 반도체 메모리 장치
KR100541685B1 (ko) * 2004-04-30 2006-01-10 주식회사 하이닉스반도체 지연 동기 루프 장치
KR100537202B1 (ko) 2004-05-06 2005-12-16 주식회사 하이닉스반도체 지연고정루프의 지연고정상태 정보의 이용이 가능한반도체 소자
KR100546135B1 (ko) 2004-05-17 2006-01-24 주식회사 하이닉스반도체 지연 고정 루프를 포함하는 메모리 장치
KR100631952B1 (ko) * 2004-12-03 2006-10-04 주식회사 하이닉스반도체 Ｄｌｌ 회로의 출력신호 구동장치
KR100695525B1 (ko) * 2005-01-31 2007-03-15 주식회사 하이닉스반도체 반도체 기억 소자의 지연 고정 루프
KR100668853B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 듀티비 보정 장치
KR100668861B1 (ko) * 2005-10-06 2007-01-16 주식회사 하이닉스반도체 Ｄｌｌ 회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI745894B (zh) * 2019-04-14 2021-11-11 聯發科技股份有限公司 具有定時修正電路之積體電路和相關定時修正單元
TWI753771B (zh) * 2020-05-14 2022-01-21 南韓商三星電子股份有限公司 多相位時脈產生器以及包括其的記憶體裝置
US11437085B2 (en) 2020-05-14 2022-09-06 Samsung Electronics Co., Ltd. Multi-phase clock generator, memory device including multi-phase clock generator, and method of generating multi-phase clock of memory device
US11568916B2 (en) 2020-05-14 2023-01-31 Samsung Electronics Co., Ltd. Multi-phase clock generator, memory device including multi-phase clock generator, and method of generating multi-phase clock of memory device

Also Published As

Publication number Publication date
KR20070035947A (ko) 2007-04-02
JP2012060660A (ja) 2012-03-22
JP2007097181A (ja) 2007-04-12
KR100834400B1 (ko) 2008-06-04
CN1945732B (zh) 2010-05-12
DE102006045254A1 (de) 2007-04-19
US20070069782A1 (en) 2007-03-29
US7365583B2 (en) 2008-04-29
US20080164921A1 (en) 2008-07-10
US7649390B2 (en) 2010-01-19
DE102006045254B4 (de) 2017-10-12
TW200713316A (en) 2007-04-01
CN1945732A (zh) 2007-04-11

Similar Documents

Publication Publication Date Title
TWI315070B (en) Delay locked loop for high speed semiconductor memory device
US7994833B2 (en) Delay locked loop for high speed semiconductor memory device
KR100808052B1 (ko) 반도체 메모리 장치
KR100399941B1 (ko) 디디알 에스디램의 레지스터 제어 지연고정루프
TW483256B (en) Clock latency compensation circuit for DDR timing
US8031553B2 (en) Data strobe signal generating device and a semiconductor memory apparatus using the same
US7741891B2 (en) Delay locked loop circuit
US7489170B2 (en) Delay locked loop in synchronous semiconductor memory device and driving method thereof
TWI322575B (en) Delay locked loop circuit
US20110102036A1 (en) Phase splitter using digital delay locked loops
JP4006072B2 (ja) 半導体集積回路装置
KR100871704B1 (ko) 반도체 메모리 장치의 온다이 터미네이션 회로, 그의 제어방법 및 ｏｄｔ 동기 버퍼
US6894551B2 (en) Multiphase clock generators
TW200531444A (en) Delay locked loop in semiconductor memory device
US8406080B2 (en) Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof
JP5683086B2 (ja) 遅延固定ループ回路およびこれを利用した半導体メモリ装置
US20090168565A1 (en) Semiconductor memory device and method for operating the same
KR100560644B1 (ko) 클럭 동기회로를 구비하는 집적회로장치
KR100486922B1 (ko) 반도체 기억 장치
JP5448324B2 (ja) Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム
KR100522432B1 (ko) 반도체 기억 소자의 데이터 출력 제어 장치 및 방법
KR20040023838A (ko) 레지스터 제어 지연고정루프
TWI307901B (en) Delay locked loop circuit
KR100632611B1 (ko) 반도체 메모리 장치의 명령 디코더
KR20060062428A (ko) Ｄｌｌ 회로의 출력신호 구동장치