KR20060062428A - Ｄｌｌ 회로의 출력신호 구동장치 - Google Patents

Ｄｌｌ 회로의 출력신호 구동장치 Download PDF

Info

Publication number
KR20060062428A
KR20060062428A KR1020040101264A KR20040101264A KR20060062428A KR 20060062428 A KR20060062428 A KR 20060062428A KR 1020040101264 A KR1020040101264 A KR 1020040101264A KR 20040101264 A KR20040101264 A KR 20040101264A KR 20060062428 A KR20060062428 A KR 20060062428A
Authority
KR
South Korea
Prior art keywords
driver
output signal
dll circuit
signal
memory device
Prior art date
Application number
KR1020040101264A
Other languages
English (en)
Other versions
KR100631952B1 (ko
Inventor
김경남
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040101264A priority Critical patent/KR100631952B1/ko
Priority to TW094112406A priority patent/TWI285901B/zh
Priority to US11/111,272 priority patent/US7173878B2/en
Publication of KR20060062428A publication Critical patent/KR20060062428A/ko
Application granted granted Critical
Publication of KR100631952B1 publication Critical patent/KR100631952B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명의 실시예인 DLL 회로의 출력신호를 구동하는 장치에 관한 것으로, DLL 회로의 출력 신호를 각각 수신하는 제 1 구동부와 제 2 구동부를 구비하며, 상기 DLL 회로는 동기식 메모리 장치에 사용되고, 상기 제 1 구동부의 출력신호는 상기 동기식 메모리 장치의 데이타 출력 드라이버를 제어하며, 상기 제 2 구동부의 출력신호는 상기 동기식 메모리 장치의 ODT 회로를 제어한다.

Description

ＤＬＬ 회로의 출력신호 구동장치{Apparatus for driving output signals from DLL circuit}
도 1은 일반적인 DLL 회로의 일예이다.
도 2는 종래에 사용하는 DLL 회로의 출력신호 구동 장치를 설명하는 도면이다.
도 3은 본 발명에 따른 DLL 회로의 출력신호 구동 장치를 설명하는 도면이다.
도 4는 도 3의 동작을 설명하는 파형도이다.
본 발명은 DLL 회로의 출력신호 구동장치에 관한 것으로, DLL 회로의 출력신호를 수신하는 구동부를 2 개 이상 갖는 DLL 회로의 출력신호 구동장치에 관한 것이다.
주지된 바와같이, DLL(Delay Locked Loop) 회로는 동기식 메모리 장치(이하, 메모리 장치)의 외부에서 입력되는 클락을 기준으로 메모리 장치의 내부에서 외부로 독출되는 데이타의 출력 타이밍을 제어하는 회로이다.
도 1은 일반적인 DLL 회로(100)의 일예이다.
도시된 바와같이, DLL 회로(100)는 클락 버퍼(11, 12)와, 딜레이 라인(13)과, 분주기(14)와, 더미 딜레이 라인(15)와, 레프리카 모델부(replica model: 16)와, 위상 비교기(17)와 딜레이 제어부(18)를 구비한다.
도 1에서, 클락 버퍼(11, 12)는 외부 클락(clk, clkb)을 수신하는 버퍼이다. 여기서, 클락 버퍼(11)의 출력신호(rclk)는 외부클락(clk)의 라이징 에지에 동기된 신호이고, 클락 버퍼(11)의 출력신호(fclk)는 외부클락(clkb)의 라이징 에지에 동기된 신호이다.
딜레이 라인(13)은 클락 버퍼(11)를 통과한 외부클락의 위상을 지연시키는 회로이다.
분주기(14)는 클락 버퍼(12)를 통과한 외부클락의 주파수를 1/N(N는 4 또는 8로 설정되는 것이 보통이다)으로 분주하며, 분주를 하는 주된 이유는 소모 전력을 감소시키기 위해서이다.
더미 딜레이 라인(Dummy delay line:15)의 구조는 딜레이 라인(13)와 동일하며, 분주기(14)에 의하여 분주된 신호를 지연하므로 소비 전력이 작다.
레프리카 모델부(16)는 외부클락이 인가된 후부터 딜레이 라인(13)에 도달하기 전까지의 시간과 딜레이 라인(13)의 출력신호(IRCLKDLL, IFCLKDLL)가 메모리 장치의 외부로 출력되기까지의 소요 시간을 모델링화한 지연부이다.
위상 비교기(17)는 분주기(14)의 출력신호와 레프리카 모델부(16)의 출력신호의 위상차를 검출한다. 위상 비교기에 인가되는 신호의 라이징 에지가 일치하면, DLL 회로는 Locking 되며, 이 때의 DLL 클락(IRCLKDLL, IFCLKDLL)은 외부클락에 대하여 tAC 만큼 앞선다.
딜레이 제어부(18)는 위상 비교기(17)의 출력 신호에 응답하여 딜레이 라인(13)과 더미 딜레이 라인(15)에 인가되는 신호의 위상을 제어한다.
도 2는 DLL 회로를 사용하는 종래의 DLL 회로의 출력신호 구동 장치의 동작을 설명하는 도면으로 도 2의 회로는 ODT 회로를 갖는 DDR2 SDRAM, DDR3 SDRAM.. 등에 사용되고 있다. 참고로, 신호(Rasidle)는 메모리 장치의 외부에서 인가되는 신호로, 액티브 모드시 로우 레벨이고 프리차지 모드시 하이 레벨이고, 신호(ODTEN)는 EMRS로부터 출력되는 신호로, ODT 동작을 인에이블시키는 신호이다.
도시된 바와같이, DLL 회로의 출력신호는 구동부(210)를 거쳐 ODT 회로(230)와 출력 드라이버(240)에 동시에 인가된다.
따라서, 종래의 경우, ODT 회로만을 동작시키는 경우에도 출력 드라이버가 인에이블되어 불필요하게 전력이 소비되는 문제점이 있었다.
본 발명은 전술한 종래 문제점을 해결하기 위하여 ODT 회로와 출력 드라이버를 각각 독립적으로 구동할 수 있는 구동장치를 제공한다.
본 발명의 실시예인 DLL 회로의 출력신호를 구동하는 장치는 상기 DLL 회로의 출력 신호를 수신하는 구동부를 2 개 이상 구비하며, 상기 각 구동부의 출력신호는 그에 대응하는 회로부에 인가되는 것을 특징으로 한다.
DLL 회로의 출력신호를 구동하는 장치는 DLL 회로의 출력 신호를 수신하는 구동부는 2 개 이상 구비한다.
본 발명의 실시예인 DLL 회로의 출력신호를 구동하는 장치는 DLL 회로의 출력 신호를 각각 수신하는 제 1 구동부와 제 2 구동부를 구비하며, 상기 DLL 회로는 동기식 메모리 장치에 사용되고, 상기 제 1 구동부의 출력신호는 상기 동기식 메모리 장치의 데이타 출력 드라이버를 제어하며, 상기 제 2 구동부의 출력신호는 상기 동기식 메모리 장치의 ODT 회로를 제어한다.
(실시예)
이하, 도면을 참조하여 본 발명의 기술적 사상을 구체적으로 설명한다.
도 3은 본 발명에 따른 DLL 회로의 출력신호 구동장치를 도시한다.
도 3에서와 같이, 본 발명에 따른 구동 장치는 DLL 회로(300)로부터 출력되는 신호를 각각 수신하는 구동부(310, 330)를 구비한다.
도 3의 DLL 회로(300)는 도 1에 개시된 종래의 DLL 회로 이외에 당업자에게 알려진 모든 DLL 회로를 포함한다. 또한, 도 3의 구동부(310)와 구동부(330)는 당업자에게 공지된 풀업 및 풀다운 드라이버로 구성할 수 있으며, 구동부(310)와 구동부(330)의 사이즈는 동일하도록 디자인하는 것이 바람직하다. 다만, 구동부가 드라이브하는 다음 단의 로딩(loading)에 따라 사이즈를 다르게 할 수도 있다.
도시된 바와같이, 구동부(310)의 동작은 신호(Wt10Rbt11, Rasidle)을 수신하는 제어부(320)에 의하여 제어되고, 구동부(320)의 동작은 신호(ODTEN, Rasidle)를 수신하는 제어부(340)에 의하여 제어된다.
제어부(320)는 신호(Rasidle)를 수신하는 인버터(31)와, 신호(Wt10Rbt11)를 수신하는 인버터(32)와, 인버터(31) 및 인버터(32)의 출력신호를 수신하는 낸드 게이트(33)와, 낸드 게이트(33)의 출력신호를 수신하는 인버터(34)를 구비한다. 인버터(34)의 출력신호(EN1)에 의하여 구동부(310)의 동작이 제어된다.
제어부(340)는 신호(Rasidle)를 수신하는 인버터(35)와, 인버터(35)의 출력신호와 ODT 인에이블 신호(ODTEN)를 수신하는 노아 게이트(36)와, 노아 게이트(36)의 출력신호를 수신하는 인버터(37)를 구비한다. 인버터(37)의 출력신호(EN2)에 의하여 구동부(330)의 동작이 제어된다. 당업자는 제어부(320, 340)와 동일한 기능을 수행하는 다양한 회로를 구현할 수 있을 것이다.
다음, 구동부(310)의 출력신호(IRCLKDLL, IFCLKDLL)는 동기식 메모리 장치의 데이타 출력 드라이버(350)에 인가되어 출력 드라이버(350)의 데이타 출력 시점을 조절한다. 그리고, 구동부(330)의 출력신호(IRCLKDLLOE, IFCLKDLLOE)는 동기식 메모리 장치의 ODT 회로(360)에 인가되어 임피던스 calibration 동작을 수행하도록 한다. 구동부(310, 330)의 동작이 상호 독립적이므로, 이들의 출력신호에 의하여 각각 제어되는 출력 드라이버(350)와 ODT 회로(360)의 동작도 독립적이다. 따라서, 출력 드라이버와 ODT 회로가 동시에 동작하는 종래의 경우보다 소비 전류가 감소할 것이다.
이하, 도 3에 개시한 본 발명의 실시예의 동작을 보다 상세히 설명한다.
먼저, 도 3에 사용된 신호의 의미에 대하여 설명한다.
신호(Wt10Rbt11)는 라이트 모드인지 리드 모드인지 여부를 나타내는 신호로, 라이트 모드시 하이 레벨을 유지하고 리드 모드시 로우 레벨을 유지한다.
신호(Rasidle)는 메모리 장치의 외부에서 인가되는 신호로, 액티브 모드시 로우 레벨이고 프리차지 모드시 하이 레벨이다.
신호(ODTEN)는 EMRS로부터 출력되는 신호로, ODT 동작을 인에이블시키는 신호이다.
동작에 있어서, 먼저, 제어부(320)와 구동부(310)에 대하여 설명한다.
신호(Rasidle)가 로우 레벨(즉, 액티브 레벨)이고, 신호(Wt10Rbt11)가 하이 레벨인 경우(즉, 라이트 모드인 경우), 제어부(320)의 출력신호(EN1)은 로우 레벨이다. 따라서, 구동부(310)와 출력 드라이버(350)는 디스에이블된다. 따라서, 라이트 모드인 경우, 구동부(310)와 출력 드라이버(350)에서의 소비 전류를 줄일 수 있다.
다음, 신호(Rasidle)가 로우 레벨(즉, 액티브 모드)이고, 신호(Wt10Rbt11)가 로우 레벨인 경우(즉, 리드 모드인 경우), 제어부(320)의 출력신호(EN1)은 하이 레벨이다. 따라서, 구동부(310)와 출력 드라이버(350)는 인에이블된다.
다음, 신호(Rasidle)가 하이 레벨(즉, 프리차지 모드)인 경우, 구동부(310)와 출력 드라이버(350)는 항상 디스에이블된다. 즉, 프리차지 모드인 경우, 구동부(310)와 출력 드라이버(350)에서의 소비 전류를 줄일 수 있다.
다음, 제어부(340)와 구동부(330)에 대하여 설명한다.
EMRS 로부터 ODT 동작을 수행하기 위한 신호(ODTEN)가 출력되면, 신호(Rasidle)의 값과 무관하게 제어부(340)의 출력신호(EN2)는 항상 하이 레벨이다. 따라서, 따라서, 구동부(330)와 ODT 회로(360)는 인에이블된다.
다음, 신호(ODTEN)가 로우 레벨이면, 제어부(340)의 출력신호(EN2)는 신호(Rasidle)에 의하여 결정된다. 즉, 신호(Rasidle)가 하이 레벨이면(프리차지 모드이면), 구동부(330)와 ODT 회로(360)는 디스에이블되고, 신호(Rasidle)가 로우 레벨이면(액티브 모드이면), 구동부(330)와 ODT 회로(360)는 인에이블된다.
도 4는 본 발명의 동작을 설명하는 파형도이다.
도 4에서 알 수 있듯이, 신호(ODTEN)가 하이 레벨인 동안, 구동부(330)는 DLL 회로(330)로부터 수신한 신호를 ODT 회로(360)로 전달한다.
반면에, 구동부(310)는 신호(ODTEN)와 무관하게 라이트 모드시 디스에이블되고, 리드 모드시 인에이블됨을 알 수 있다.
도 3과 도 4에서는 2 개의 구동부를 구비한 경우를 설명하였지만, 본 발명의 기술적 사상은 구동부가 3 개 이상인 경우도 포함한다.
또한, 본 발명의 기술적 사상은 메모리 장치이외에 DLL 회로를 사용하는 모든 반도체 장치에도 작용 가능하다.
본 발명의 기술적 사상을 이용하는 경우, DLL 회로의 출력신호를 수신하는 구동부를 독립적으로 동작시킴으로써 종래에 비하여 소비 전력을 줄일 수 있다.

Claims (6)

  1. DLL 회로의 출력신호를 구동하는 장치에 있어서,
    상기 DLL 회로의 출력 신호를 수신하는 구동부를 2 개 이상 구비하며,
    상기 각 구동부의 출력신호는 그에 대응하는 회로부에 인가되는 것을 특징으로 하는 DLL 회로의 출력신호 구동 장치.
  2. 제 1 항에 있어서,
    상기 DLL 회로는 동기식 메모리 장치에 사용되는 것을 특징으로 하는 DLL 회로의 출력신호 구동 장치.
  3. DLL 회로의 출력신호를 구동하는 장치에 있어서,
    상기 DLL 회로의 출력 신호를 각각 수신하는 제 1 구동부와 제 2 구동부를 구비하며,
    상기 DLL 회로는 동기식 메모리 장치에 사용되고,
    상기 제 1 구동부의 출력신호는 상기 동기식 메모리 장치의 데이타 출력 드라이버를 제어하며,
    상기 제 2 구동부의 출력신호는 상기 동기식 메모리 장치의 ODT 회로를 제어하는 것을 특징으로 하는 DLL 회로의 출력신호 구동 장치.
  4. 제 3 항에 있어서,
    상기 제 1 구동부와 상기 제 2 구동부는 상호 독립적으로 동작하는 것을 특징으로 하는 DLL 회로의 출력신호 구동 장치.
  5. 제 3항에 있어서,
    상기 제 1 구동부는 상기 동기식 메모리 장치가 프리차지 모드 또는 라이트 모드인 경우에는 디스에이블되고, 상기 동기식 메모리 장치가 리드 모드인 경우에는 인에이블되며,
    상기 제 2 구동부는 상기 동기식 메모리 장치가 ODT 동작 모드인 경우 인에이블되고, 상기 ODT 동작 모드가 아닌 경우 디스에이블되는 것을 특징으로 하는 DLL 회로의 출력신호 구동 장치.
  6. 제 5 항에 있어서,
    상기 제 2 구동부는 액티브 모드시 인에이블되고 프리차지 모드시 디스에이블되는 것을 특징으로 하는 DLL 회로의 출력신호 구동 장치.
KR1020040101264A 2004-12-03 2004-12-03 Ｄｌｌ 회로의 출력신호 구동장치 KR100631952B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040101264A KR100631952B1 (ko) 2004-12-03 2004-12-03 Ｄｌｌ 회로의 출력신호 구동장치
TW094112406A TWI285901B (en) 2004-12-03 2005-04-19 Apparatus for driving output signals from DLL circuit
US11/111,272 US7173878B2 (en) 2004-12-03 2005-04-21 Apparatus for driving output signals from DLL circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040101264A KR100631952B1 (ko) 2004-12-03 2004-12-03 Ｄｌｌ 회로의 출력신호 구동장치

Publications (2)

Publication Number Publication Date
KR20060062428A true KR20060062428A (ko) 2006-06-12
KR100631952B1 KR100631952B1 (ko) 2006-10-04

Family

ID=36574032

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040101264A KR100631952B1 (ko) 2004-12-03 2004-12-03 Ｄｌｌ 회로의 출력신호 구동장치

Country Status (3)

Country Link
US (1) US7173878B2 (ko)
KR (1) KR100631952B1 (ko)
TW (1) TWI285901B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815178B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 반도체 메모리 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639230B1 (ko) * 2005-06-30 2006-10-30 주식회사 하이닉스반도체 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치
KR100834400B1 (ko) * 2005-09-28 2008-06-04 주식회사 하이닉스반도체 Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버
US7994833B2 (en) * 2005-09-28 2011-08-09 Hynix Semiconductor Inc. Delay locked loop for high speed semiconductor memory device
KR100738969B1 (ko) * 2006-08-16 2007-07-12 주식회사 하이닉스반도체 반도체 메모리의 온-다이 터미네이션 제어 장치 및 방법
KR100937996B1 (ko) * 2007-07-03 2010-01-21 주식회사 하이닉스반도체 온다이 터미네이션 장치
GB0719233D0 (en) * 2007-10-02 2007-11-14 Skype Ltd Method of transmitting data in a communication system

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506976B1 (ko) * 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치
KR100502664B1 (ko) * 2003-04-29 2005-07-20 주식회사 하이닉스반도체 온 다이 터미네이션 모드 전환 회로 및 그방법
KR100522433B1 (ko) 2003-04-29 2005-10-20 주식회사 하이닉스반도체 도메인 크로싱 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815178B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
US7173878B2 (en) 2007-02-06
TW200620319A (en) 2006-06-16
US20060120206A1 (en) 2006-06-08
KR100631952B1 (ko) 2006-10-04
TWI285901B (en) 2007-08-21

Similar Documents

Publication Publication Date Title
KR100507877B1 (ko) 면적 축소용 알디엘엘 회로
US7649390B2 (en) Delay locked loop for high speed semiconductor memory device
KR100808052B1 (ko) 반도체 메모리 장치
US6693472B2 (en) Method and circuit for adjusting the timing of output data based on an operational mode of output drivers
KR100399941B1 (ko) 디디알 에스디램의 레지스터 제어 지연고정루프
US7759998B2 (en) Timing adjustment circuit
US7548101B2 (en) Delay locked loop circuit for semiconductor memory apparatus
US20050264331A1 (en) Methods and apparatus for delay circuit
US6504790B1 (en) Configurable DDR write-channel phase advance and delay capability
JP2002025258A (ja) 半導体メモリ装置で用いられる遅延固定ループ
JP2007097132A (ja) 遅延固定ループ回路
US8406080B2 (en) Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof
US7994833B2 (en) Delay locked loop for high speed semiconductor memory device
US7948289B2 (en) Delay locked loop circuit and semiconductor memory device using the same
US7173878B2 (en) Apparatus for driving output signals from DLL circuit
US20040212406A1 (en) Clock divider and clock dividing method for a DLL circuit
KR100560644B1 (ko) 클럭 동기회로를 구비하는 집적회로장치
EP2573775A2 (en) Semiconductor device and data processing system including the same
US20090116331A1 (en) Semiconductor memory device and method for operating the same
US20070258293A1 (en) Data output circuit for semiconductor memory apparatus
KR20040023838A (ko) 레지스터 제어 지연고정루프
JP2008210307A (ja) Ｄｄｒ−ｓｄｒａｍインターフェース回路
JP2008099002A (ja) Ｄｌｌ回路
KR20050054222A (ko) 반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법
US8379784B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180822

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190826

Year of fee payment: 14