KR100815178B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 두 개의 DLL신호의 충돌을 방지하여 데이터 아이가 열화되는 것을 방지하는 반도체 메모리 장치에 관한 것이다. 이를 위해 본 발명은, 정DLL클럭과 부DLL클럭을 출력하는 지연고정루프부, 상기 정DLL클럭 및 부DLL클럭을 입력받아 정DLL신호로 출력하는 정DLL신호 생성부, 상기 정DLL클럭 및 부DLL클럭을 입력받아 부DLL신호로 출력하는 부DLL신호 생성부 및 상기 정 및 부DLL신호에 응답하여 데이터를 출력하는 출력부를 구비하며, 상기 정DLL신호와 부DLL신호의 활성화구간이 서로 겹치지 않는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
DLL신호, 데이터, 신호 충돌, 지연고정루프, 지연회로

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체 메모리 장치의 리드 동작(Read Scheme)을 설명하기 위한 도면.
도 2는 종래의 문제점으로 두 개의 DLL신호가 충돌되어 데이터 출력부의 트랜스미션 게이트가 동시에 열리는 구간이 발생되는 것을 설명하기 위한 도면.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 출력장치를 설명하기 위한 도면.
도 4는 DLL신호 생성부의 타이밍 다이어그램을 나타낸 도면.
도 5는 본 발명의 일실시예에 따라 출력된 데이터 아이를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 지연고정루프 101A, 101B : DLL신호 생성부
104 : 출력부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 반도체 메모리 장치의 데이터 출력장치에 관한 것이다.
반도체 메모리 장치는 외부에서 입력되는 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력해야 하는데, 내부에서 처리하는 과정에서 필연적 생기는 지연시간으로 인해 외부에서 입력되는 외부클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력시킬 수 없다.
이를 보상하기 위해 생성하는 클럭신호가 메모리 장치의 지연고정루프(이하, DLL이라 칭함)에서 출력되는 DLL클럭이다. 데이터를 출력시킬 때, DLL클럭에 동기시켜 외부로 출력하게 되면, 외부클럭의 라이징에지와 폴링에지에 동기되어 데이터가 출력될 수 있는 것이다.
도 1은 종래기술에 따른 반도체 메모리 장치의 리드 동작(Read Scheme)을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치의 리드 동작은 파이프 레지스터(Pipe Resister) - 파이프입력 제어신호와 파이프출력 제어신호에 대응하여 글로벌 입/출력 라인을 통해 전달되는 데이터를 각각 래치 및 구동하여 홀수 데이터(DATA0) 또는 짝수 데이터(DATA1)를 생성하는 장치 - 에 저장되어 있던 데이터(DATA0, DATA1)가 데이터 출력부(14)를 통해 DQ로 출력되는 시점은 DLL클럭(DLLCLK)에 의해 결정된다.
즉, 짝수 데이터(DATA1)는 RDLL클럭(RCLKDLL)에 의해 출력되는 시점이 결정 되고, 홀수 데이터(DATA0)는 FDLL클럭(FCLKDLL)에 의해 출력되는 시점이 결정되어 진다.
이와 같은 RDLL클럭(RCLKDLL)과 FDLL클럭(FCLKDLL)은 지연고정루프(10, delay lock loop) - 클럭(CLK)과 데이터의 전달을 정확히 동기시키기 위한 장치 - 에서 생성되고, 제1 및 제2 DLL신호 생성부(11A, 11B)를 거쳐 데이터 출력부(14)에 전달된다.
제1 DLL신호 생성부(11A)는 RDLL클럭(RCLKDLL)만을 입력받아 제1 DLL신호(RDLLSIG)를 생성하고, 제2 DLL신호 생성부(11B)는 FDLL클럭(FCLKDLL)만을 입력받아 제2 DLL신호(FDLLSIG)를 생성한다.
만일 이때, 고주파(High Frequency)환경에서 제1 및 제2 DLL신호 생성부(11A, 11B)가 오동작 - 각 DLL신호 생성부(11A, 11B) 내의 지연회로(15)의 지연량의 변화와 같은 오동작을 의미함 - 하거나, 지연고정루프(10)에서 생성되는 RDLL클럭(RCLKDLL)과 FDLL클럭(FCLKDLL)이 시간(timing)적으로 틀어져서 생성되거나, RDLL클럭(RCLKDLL) 패스(path)와 FDLL클럭(FCLKDLL) 패스간에 설계(layout)적인 로딩(loading) 차이로 인해 제1 DLL신호(RDLLSIG)와 제2 DLL신호(FDLLSIG)가 도 2의 타이밍 다이어그램과 같이 생성된다면, 데이터 출력부(14)의 트랜스미션 게이트(TG1, TG2, transmission gate)가 동시에 열리는 구간이 생기게 된다.
여기서, 홀수 데이터(DATA0)와 짝수 데이터(DATA1)의 논리레벨이 각각 ‘하이(high)’, ‘로우(low)’로 다른 레벨을 갖게 된다면, 이 두 데이터(DATA0, DATA1)가 충돌(fighting)을 하게 된다.
만일 두 데이터(DATA0, DATA1)가 충돌이 나서 짝수 데이터(DATA1)가 이겼을 경우 - 노드 A의 논리레벨이 로우가 된 것을 의미함 - 도 2와 같이 홀수 데이터(DATA0)의 데이터 아이(DATA EYE)는 작아지고, 짝수 데이터(DATA1)의 데이터 아이는 커지게 된다.
결과적으로, DQ로 출력되는 데이터에 문제점이 발생되고, 이는 고주파 반도체 메모리 장치의 동작에서 치명적인 문제가 되며, 결함(fail)을 유발의 원인이 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 두 개의 DLL신호의 충돌을 방지하여 데이터 아이가 열화되는 것을 방지하는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.
그리고, 두 개의 DLL신호의 충돌을 방지하여 전류 소모량을 감소시키는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 정DLL클럭과 부DLL클럭을 출력하는 지연고정루프부, 상기 정DLL클럭 및 부DLL클럭을 입력받아 정DLL신호로 출력하는 정DLL신호 생성부, 상기 정DLL클럭 및 부DLL클럭을 입력받아 부DLL신호로 출력하는 부DLL신호 생성부 및 상기 정 및 부DLL신호에 응답하여 데이터를 출력하는 출력부를 구비하며, 상기 정DLL신호와 부DLL신호의 활성화구간이 서로 겹치지 않는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 출력장치를 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 메모리 장치의 데이터 출력장치는 제1 및 제2 DLL클럭 - 정DLL클럭 및 부DLL클럭 - (RCLKDLL, FCLKDLL)을 출력하는 지연고정루프(100), 제1 및 제2 DLL클럭(RCLKDKLL, FCLKDLL)을 입력받아 제1 DLL신호(RDLLSIG)로 출력하는 제1 DLL신호 생성부(101A), 제1 및 제2 DLL클럭(RCLKDLL, FCLKDLL)을 입력받아 제2 DLL신호(FDLLSIG)로 출력하는 제2 DLL신호 생성부(101B) 및 제1 및 제2 DLL신호(RDLLSIG, FDLLSIG)에 응답하여 데이터를 출력하는 출력부(104)를 포함한다.
구체적으로, 지연고정루프(100)는 클럭(CLK)과 데이터의 전달을 정확히 동기시키기 위한 장치이다.
제1 DLL신호 생성부(101A)는 제1 DLL클럭(RCLKDLL)을 반전시키고, 이 반전된 제1 DLL클럭(RCLKDLL)과 제2 DLL클럭(FCLKDLL)을 논리합(OR)하여 제1 DLL신호(RDLLSIG)를 생성한다.
이를 위해 제1 DLL신호 생성부(101A)는 제1 DLL클럭(RCLKDLL)을 반전시키는 제1 인버터(INV1), 제1 인버터(INV1)의 출력신호와 제2 DLL클럭(FCLKDLL)을 입력으로 하는 제1 노어게이트(NOR1) 및 제1 노어게이트(NOR1)의 출력신호를 반전시켜 제1 DLL신호(RDLLSIG)로 출력하는 제2 인버터(INV2)로 구현된다.
제2 DLL신호 생성부(101B)는 제1 DLL신호 생성부(101A)와 유사하게 제2 DLL클럭(FCLKDLL)을 반전시키고, 이 반전된 제2 DLL클럭(FCLKDLL)과 제1 DLL클럭(RCLKDLL)을 논리합(OR)하여 제2 DLL신호(FDLLSIG)를 생성한다.
이를 위해 제2 DLL신호 생성부(101B)는 제2 DLL클럭(FCLKDLL)을 반전시키는 제3 인버터(INV3), 제3 인버터(INV3)의 출력신호와 제1 DLL클럭(RCLKDLL)을 입력으로 하는 제2 노어게이트(NOR2) 및 제2 노어게이트(NOR2)의 출력신호를 반전시켜 제2 DLL신호(FDLLSIG)로 출력하는 제4 인버터(INV4)로 구현된다.
그리고, 제1 DLL신호 생성부(101A)와 제2 DLL신호 생성부(101B)에는 각각 지연부(102A, 102B)를 더 포함한다. 이들 지연부(102A, 102B)의 기능은 후속 타이밍 다이어그램을 설명하기 위한 도면을 참조하여 설명하기로 한다.
데이터 출력부(104)는 파이프 레지스터로부터 전달되는 홀수 데이터(DATA0)와 짝수 데이터(DATA1)를 제1 및 제2 DLL신호(RDLLSIG, FDLLSIG)에 응답하여 DQ에 전달한다.
이를 위해 데이터 출력부(104)는 제1 DLL신호(RDLLSIG)를 게이트 입력으로 하여 홀수 데이터(DATA0)를 전달하는 제1 및 제2 트랜스미션 게이트(TG1A, TG1B), 제2 DLL신호(FDLLSIG)를 게이트 입력으로 하여 짝수 데이터(DATA1)를 전달하는 제3 및 제4 트랜스미션 게이트(TG2A, TG2B), 제1 및 제3 트랜스미션 게이트(TG1A, TG2A)의 출력신호를 래치하여 제1 및 제3 트랜스미션 게이트(TG1A, TG2A)가 닫히더라도 데이터를 저장하기 위한 제1 래치회로(105A), 제2 및 제4 트랜스미션 게이트(TG1B, TG2B)의 출력신호를 래치하여 제2 및 제4 트랜스미션 게이트(TG1B, TG2B)가 닫히더라도 데이터를 저장하기 위한 제2 래치회로(105B), 제1 래치회로(105A)의 출력신호를 씨모스 레벨로 드라이빙하여 DQ에 전달하기 위한 피모스 트랜지스터(P1) 및 제2 래치회로(105B)의 출력신호를 씨모스 레벨로 드라이빙하여 DQ에 전달하기 위한 엔모스 트랜지스터(N1)로 구현된다.
이어서, DLL신호 생성부(101A, 101B)의 동작을 설명하면 하기와 같다.
도 4는 DLL신호 생성부의 타이밍 다이어그램을 나타낸 도면이다. 여기서, 제2 DLL신호(FCLKDLL)는 제1 DLL신호(RCLKDLL)가 1/4tCK만큼 지연되어 생성되는 신호라고 가정하고, 지연부(102A, 102B)는 동작하지 않는 것으로 가정한다. 그리고, 도 3의 도면부호를 인용하여 설명한다.
도 4를 참조하면, 제1 인버터(INV1)에 의해 반전된 제1 DLL신호(RCLKDLLB)와 제2 DLL신호(FCLKDLL)가 논리합되어 생성된 제1 DLL신호(RDLLSIG)와 제3 인버터(INV3)에 의해 반전된 제2 DLL신호(FCLKDLLB)와 제1 DLL신호(FCLKDLL)가 논리합되어 생성된 제2 DLL신호(FDLLSIG)의 활성화 구간이 겹치지 않는 것을 확인할 수 있다.
만약 제2 DLL클럭(FCLKDLL)가 종래와 마찬가지의 여러가지 이유로 지연되어 DLL신호 생성부(101A, 101B)에 인가되면(점선 참조) 제2 DLL신호(FDLLSIG)의 활성 화 구간폭도 증가하게 된다.
하지만, 이 증가량도 제1 DLL클럭(RCLKDLL)과 함께 논리합되어 제2 DLL신호(FDLLSIG)가 생성되기 때문에, 제1 DLL신호(RDLLSIG)와 제2 DLL신호(FDLLSIG)의 활성화 구간은 겹치지 않게 된다.
도 5는 본 발명의 일실시예에 따라 출력된 데이터 아이를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 데이터 아이는 종래의 데이터 아이(도 2 참조) 보다 폭이 넓어진 것(W2>W1)을 확인할 수 있다.
이는 종래와 마찬가지로 지연고정루프(100)에서 제1 DLL클럭(RDLLSIG)와 제2 DLL클럭(FDLLSIG)이 정상적으로 출력되지 않더라도 제1 DLL신호(RDLLSIG)와 제2 DLL신호(FDLLSIG)가 서로 겹치지 않기 때문에 최소한의 데이터 아이의 폭(W2)을 확보할 수 있다.
그리고, 앞서 설명을 생략한 지연부(102A, 102B)가 제1 DLL신호(RDLLSIG) 또는 제2 DLL신호(FDLLSIG)를 적절하게 지연시켜 목표하는 데이터 아이의 폭(W3)을 확보한다. 즉, 지연부(102A, 102B)의 기능은 제1 DLL신호(RDLLSIG) 또는 제2 DLL신호(FDLLSIG)를 정해진 지연량(Δ값) 만큼 지연시켜 원하고자 하는 데이터 아이의 폭(W3)을 얻기 위한 것이다.
종래의 경우는 제1 DLL신호(RDLLSIG) 또는 제2 DLL신호(FDLLSIG)에 의해 한쪽 데이터 아이가 작아지더라도, 한 쪽의 신호(RDLLSIG 또는 FDLLSIG)에만 일정한 지연을 주어 데이터 아이의 폭을 늘려줄 수가 없었다. 하지만 본 발명의 경우에는 위와 같이 한 쪽의 신호(RDLLSIG 또는 FDLLSIG)에만 일정한 지연을 줄 수 있어서, 선택적으로 데이터 아이의 폭을 늘려줄 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
이상에서 살펴본 바와 같이, 본 발명은 제1 DLL신호와 제2 DLL신호의 충돌을 방지하여 데이터 아이의 열화를 방지한다.
또한, 제1 DLL신호와 제2 DLL신호의 충돌을 방지하여 전류 소모량을 감소 - 트랜스미션 게이트가 동시에 턴온되지 않음으로 인해 - 시킨다.

Claims (5)

  1. 정DLL클럭과 부DLL클럭을 출력하는 지연고정루프부;
    상기 정DLL클럭 및 부DLL클럭을 입력받아 정DLL신호로 출력하는 정DLL신호 생성부;
    상기 정DLL클럭 및 부DLL클럭을 입력받아 부DLL신호로 출력하는 부DLL신호 생성부; 및
    상기 정 및 부DLL신호에 응답하여 데이터를 출력하는 출력부를 구비하며, 상기 정DLL신호와 부DLL신호의 활성화구간이 서로 겹치지 않는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 정DLL신호 생성부는,
    상기 정DLL클럭을 반전시키는 제1 반전수단; 및
    상기 제1 반전수단의 출력신호와 상기 부DLL클럭을 입력으로 하여 정DLL신호로 출력하는 제1 논리합수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 부DLL신호 생성부는,
    상기 부DLL클럭을 반전시키는 제2 반전수단;
    상기 제2 반전수단의 출력신호와 상기 정DLL클럭을 입력으로 하여 부DLL신호로 출력하는 제2 논리합수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 논리합수단의 출력단에 위치하여 상기 정DLL신호를 지연시키는 제1 지연회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 제2 논리합수단의 출력단에 위치하여 상기 부DLL신호를 지연시키는 제2 지연회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Citations (3)

* Cited by examiner, † Cited by third party
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JP2003272379A (ja) 2002-03-14 2003-09-26 Mitsubishi Electric Corp 半導体記憶装置
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