KR20060104895A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 동기식 메모리 장치에서 라이징 데이터의 출력과 폴링데이터의 출력을 인에이블시키기 위한 제어신호의 생성을 안정적으로 출력할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 클럭신호의 라이징에지와 폴링에지에 데이터를 출력하는 메모리 장치에 있어서, 라이징용 클럭과 폴링용 클럭을 인가받아 라이징데이터용 지연고정된 클럭과 폴링데이터용 지연고정된 클럭을 출력하기 위한 지연고정루프; 라이징데이터용 지연고정된 클럭과 상기 폴링데이터용 지연고정된 클럭중 하나를 기준클럭에 응답하여 전달하는 제1 선택부; 인에이블 신호에 응답하여 상기 선택부에 의해 전달된 클럭을 선택적으로 전달하는 전달부; 상기 라이징용 클럭과 상기 폴링용 클럭을 상기 기준클럭에 응답하여 선택적으로 전달하기 위한 제2 선택부; 및 상기 전달부에 의해 전달된 신호를 상기 제2 선택부에 의해 전달된 신호와 논리곱하여 데이터 출력인에이블 신호로 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 클럭, 데이터출력.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 회로도.

도2는 도1에 도시된 메모리 장치의 동작을 나타내는 파형도.

도3은 종래기술에 의한 문제점을 나타내는 파형도.

도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.

도5는 도4에 도시된 메모리 장치의 동작을 나타내는 파형도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 라이징데이터 출력인에이블 신호 생성부

200 : 폴링데이터 출력인에이블 신호 생성부

본 발명은 반도체 메모리 장치에 관한 것으로, 데이터를 동기시켜 출력하는 동기식 메모리 장치에 관한 것이다.

반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.

처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.

그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.

디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.

그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.

만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5 ×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이므로, 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리된다.

따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 억세스 방식이 필요하다.

이를 위하여 디디알 메모리 장치의 데이터 입력버퍼는 상승에지 및 하강에지에 동기된 2비트(bit)의 데이터를 프리패치하고, 이를 메인클럭의 상승에지에 짝수데이터 또는 홀수데이터로 동기시켜 내부 코어영역으로 전달하고 있다.

한편, 동기식 메모리 장치의 각 기능 블록들은 시스템의 동작클럭에 동기되어 메모리 셀에서 데이터를 출력하거나 또는 입력받게 된다. 따라서 동기식 메모리 장치는 시스템의 동작클럭을 입력받아 버퍼링한 내부클럭을 데이터를 리드하거나 라이트하는 경우의 기준신호로 사용하고 있다.

그러나, 내부클럭은 동작클럭을 버퍼링한 신호이기 때문에 동작클럭과 스큐가 생기고, 이로 인하여 내부클럭에 동기식켜 입출력되는 데이터는 시스템의 동작클럭과는 일정한 스큐가 발생된다. 이를 해결하기 위하여 동기식 메모리 장치는 내부클럭을 일정하게 지연고정시켜 시스템의 동작클럭과 스큐가 발생하지 않는 내부 클럭을 생성하고, 지연고정된 내부클럭에 동기시켜 데이터를 입출력시키고 있다.

지연고정된 내부클럭을 출력하는 회로가 지연고정루프이며, 동기식 반도체 메모리 장치에는 기본적으로 구비되는 회로이다.

도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 회로도로서, 특히 데이터를 외부로 출력하기 위한 데이터 출력버퍼부의 제어신호를 생성하기 위한 회로도이다.

도1에 도시된 회로의 최종출력신호인 데이터 출력인에이블신호(rclk_do, fclk_do)는 데이터가 외부로 출력되는 것을 허용하는 신호이다. 데이터 출력인에이블신호(rclk_do, fclk_do)에 동기되어 폴링클럭에 동기된 데이터와 라이징클럭에 동기된 데이터가 외부로 각각 출력되는 것이다.

도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 크게 라이징데이터용 출력인에이블신호(rclk_do)를 생성하는 회로(10)와, 폴링데이터용 출력인에이블신호(fclk_do)를 생성하는 회로(20)를 구비한다.

라이징데이터용 출력인에이블신호(rclk_do)를 생성하는 회로(10)는 지연고정된 라이징데이터용 클럭신호(rclk_dll)와, 지연고정된 폴링데이터용 클럭신호(fclk_dll)를 선택적으로 출력하는 선택부(11)와, 인에이블신호(routend)에 응답하여 선택부(11)의 신호를 전달하는 전달부(12)와, 폴링데이터용 출력인에이블신호(fclk_do)를 생성하는 회로(20)에서 전달되는 신호를 이용해 펄스형태의 신호(fclkp)로 출력하는 펄스생성부(13)와, 펄스생성부(13)와 전달부(12)의 출력을 조합하여 라이징데이터용 출력인에이블신호(rclk_do)를 출력하는 출력부(14)를 구비 한다.

폴링데이터용 출력인에이블신호(fclk_do)를 생성하는 회로(20)도 라이징데이터용 출력인에이블신호(rclk_do)를 생성하는 회로(10)와 같은 구성으로 되어 있다.

여기서 지연고정된 라이징데이터용 클럭신호(rclk_dll)와, 지연고정된 폴링데이터용 클럭신호(fclk_dll)는 전술한 지연고정루프에서 출력되는 것이다.

도2는 도1에 도시된 메모리 장치의 동작을 나타내는 파형도이며, 도3은 종래기술에 의한 문제점을 나타내는 파형도이다.

도2에 도시된 바와 같이, 지연고정된 라이징데이터용 클럭신호(rclk_dll)가 인에이블신호(routend)와 조합되어, 라이징데이터용 출력인에이블신호(rclk_do)가 생성된다.

한편, 지연고정된 라이징데이터용 클럭신호(rclk_dll)와, 지연고정된 폴링데이터용 클럭신호(fclk_dll)가 겹치는 부분이 생겼을 때에도, 라이징데이터용 출력인에이블신호(rclk_do)와, 폴링데이터용 출력인에이블신호(fclk_do)가 서로 겹치지 않도록 서로 크로스 커플로 펄스(fclkp, rclkp)를 생성하고 있다.

그러나, 이 때 생성된 펄스(fclkp, rclkp)의 폭보다 겹치는 부분이 더 많이 생기게 되면, 출력인에이블신호가 제대 형성되지 못하고, 작은 펄스가 도3에 도시된 바와 같이 생기게 된다.

펄스(fclkp, rclkp)의 폭은 도1에 도시된 두개의 지연부가 정하게 되는데, 이 때 정해지는 것으로는 지연고정된 폴링데이터용 클럭신호(fclk_dll)가 겹치는 부분을 정확하게 반영할 수 없기 때문이다.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 동기식 메모리 장치에서 라이징 데이터의 출력과 폴링데이터의 출력을 인에이블시키기 위한 제어신호의 생성을 안정적으로 출력할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 클럭신호의 라이징에지와 폴링에지에 데이터를 출력하는 메모리 장치에 있어서, 라이징용 클럭과 폴링용 클럭을 인가받아 라이징데이터용 지연고정된 클럭과 폴링데이터용 지연고정된 클럭을 출력하기 위한 지연고정루프; 라이징데이터용 지연고정된 클럭과 상기 폴링데이터용 지연고정된 클럭중 하나를 기준클럭에 응답하여 전달하는 제1 선택부; 인에이블 신호에 응답하여 상기 선택부에 의해 전달된 클럭을 선택적으로 전달하는 전달부; 상기 라이징용 클럭과 상기 폴링용 클럭을 상기 기준클럭에 응답하여 선택적으로 전달하기 위한 제2 선택부; 및 상기 전달부에 의해 전달된 신호를 상기 제2 선택부에 의해 전달된 신호와 논리곱하여 데이터 출력인에이블 신호로 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.

라이징데이터용 출력인에이블신호(rclk_do)를 출력하는 회로(100)와 폴링데이터용 출력인에이블신호(fclk_do)를 출력하는 회로(200)는 그 구성이 유사하므로 하나만 자세히 설명한다. 여기서는 라이징데이터용 출력인에이블신호(rclk_do)를 출력하는 회로(100)에 대해 설명한다.

도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 라이징용 클럭(dio_rclk)과 폴링용 클럭(dio_fclk)을 인가받아 라이징데이터용 지연고정된 클럭(rclk_dll)과 폴링데이터용 지연고정된 클럭(fclk_dll)을 출력하기 위한 지연고정루프와, 라이징데이터용 지연고정된 클럭(rclk_dll)과 폴링데이터용 지연고정된 클럭(fclk_dll)중 하나를 기준클럭(clx5)에 응답하여 전달하는 제1 선택부(110)와, 인에이블 신호(routend)에 응답하여 선택부(110)에 의해 전달된 클럭을 선택적으로 전달하는 전달부(120)와, 라이징용 클럭(dio_rclk)과 폴링용 클럭(dio_fclk)을 기준클럭(clx5)에 응답하여 선택적으로 전달하기 위한 제2 선택부(130)와, 전달부(120)에 의해 전달된 신호를 제2 선택부(130)에 의해 전달된 신호와 논리곱하여 데이터 출력인에이블 신호(rclk_do)로 출력하기 위한 출력부(140)를 구비한다.

제1 선택부(110)는 라이징데이터용 지연고정된 클럭(rclk_dll)을 기준클럭(clx5)에 응답하여 전달하기 위한 제1 전송게이트와, 폴링데이터용 지연고정된 클럭(fclk_dll)을 기준클럭(clx5)에 응답하여 전달하기 위한 제2 전송게이트를 구비 한다.

전달부(120)는 인에이블신호(routend)와 제1 선택부에 의해 전달된 신호를 입력받는 제1 낸드게이트와, 제1 낸드게이트의 출력을 반전하여 출력하기 위한 제1 인버터를 구비한다.

제2 선택부(130)는 라이징용 클럭(dio_rclk)을 기준클럭(clx5)에 응답하여 전달하기 위한 제3 전송게이트와, 폴링용 클럭(dio_fclk)을 기준클럭(clx5)에 응답하여 전달하기 위한 제4 전송게이트를 구비한다.

출력부(140)는 전달부에 의해 전달된 신호와 제2 선택부(130)에 의해 전달된 신호를 입력받는 제2 낸드게이트와, 제2 낸드게이트의 출력을 반전하여 출력하기 위한 제2 인버터를 구비한다.

도5는 도4에 도시된 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도4와 도5를 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.

먼저, 제1 선택부(110)에서는 라이징데이터용 지연고정된 클럭(rclk_dll)과 폴링데이터용 지연고정된 클럭(fclk_dll)중 하나를 선택하여 출력하게 된다.

전술한 바와 같이 클럭의 라이징에지와 폴링에지에 모두 데이터를 출력하는 메모리 장치는 한번에 2개의 데이터를 쌍으로 처리하게 되는데, 각각의 데이터가 경우에 따라 라이징용 데이터 또는 폴링용 데이터로 선택되기 때문에, 데이터를 출력하기 위한 출력인에이블신호(rclk_do, fclk_do)도 각각의 경우에 따라 서로 다르게 조합되어 생성되는 것이다.

선택부에서 전달부로 전달된 신호는 인에이블 신호(routend)에 의해 선택적 으로 수의 파형으로 선별되는 데, 이 때 남게되는 파형의 수는 메모리 장치가 한번에 연속적으로 출력되는 데이터의 수에 따라 정해진다.

제2 선택부는 라이징용 클럭(dio_rclk)과 폴링용 클럭(dio_fclk)중 하나를 기준클럭(clx5)에 응답하여 출력하고, 출력부는 이들의 신호를 논리곱하여 최종적으로 라이징데이터용 데이터 출력인에이블(rclk_do)를 출력하게 되는 것이다.

이렇게 지연고정루프의 출력신호가 아닌 입력신호를 이용하여 최종적으로 라이징데이터용 데이터 출력인에이블(rclk_do)를 생성하기 때문에, 절대로 데이터 출력인에이블(rclk_do)의 하이레벨 구간이 한 주기의 1/2 을 넘을 수 없다.

이는 도5에 도시된 바와 같이, 출력부(140)에서 두 신호(rclk_do1과 dio_rclk 또는 dio_fclk 중 하나)를 논리조합하기 때문이다.

참고적으로 지연고정루프의 출력신호가 아닌 입력신호는 지연고정루프에서 드라이버를 거치지 않아 아직 신호가 늘어나지 않은 상태로 듀비가 50%를 유지하고 있다.

이상과 같이, 본 실시예에 따른 메모리 장치는 데이터 출력인에이블신호의 하이레벨 부분이 전체 주기중 1/2을 절대로 넘지 않도록 구성하였기 때문에, 절대로 라이징데이터용 출력인에이블신호와 폴링데이터용 출력인에이블신호가 서로 겹치지 않게 된다.

폴링데이터용 데이터 출력인에이블(fclk_do)를 생성하는 과정도 라이징데이터용 데이터 출력인에이블(rclk_do)를 생성하는 과정과 같으므로 그 과정에 대한 설명은 생략한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 데이터를 출력시키기 위한 기준신호를 안정적으로 생성하여 출력할 수 있기 때에, 폴링데이터와 라이징 데이터를 신뢰성 있게 출력시킬 수 있다.

Claims (5)

1. 클럭신호의 라이징에지와 폴링에지에 데이터를 출력하는 메모리 장치에 있어서,

   라이징용 클럭과 폴링용 클럭을 인가받아 라이징데이터용 지연고정된 클럭과 폴링데이터용 지연고정된 클럭을 출력하기 위한 지연고정루프;

   라이징데이터용 지연고정된 클럭과 상기 폴링데이터용 지연고정된 클럭중 하나를 기준클럭에 응답하여 전달하는 제1 선택부;

   인에이블 신호에 응답하여 상기 선택부에 의해 전달된 클럭을 선택적으로 전달하는 전달부;

   상기 라이징용 클럭과 상기 폴링용 클럭을 상기 기준클럭에 응답하여 선택적으로 전달하기 위한 제2 선택부; 및

   상기 전달부에 의해 전달된 신호를 상기 제2 선택부에 의해 전달된 신호와 논리곱하여 데이터 출력인에이블 신호로 출력하기 위한 출력부

   를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 제1 선택부는

   라이징데이터용 지연고정된 클럭을 상기 기준클럭에 응답하여 전달하기 위한 제1 전송게이트; 및

   상기 폴링데이터용 지연고정된 클럭을 상기 기준클럭에 응답하여 전달하기 위한 제2 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 2 항에 있어서,

   상기 전달부는

   상기 인에이블신호와 상기 제1 선택부에 의해 전달된 신호를 입력받는 제1 낸드게이트; 및

   상기 제1 낸드게이트의 출력을 반전하여 출력하기 위한 제1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
4. 제 3 항에 있어서,

   상기 제2 선택부는

   상기 라이징용 클럭을 상기 기준클럭에 응답하여 전달하기 위한 제3 전송게이트; 및

   상기 폴링용 클럭을 상기 기준클럭에 응답하여 전달하기 위한 제4 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 출력부는

   상기 전달부에 의해 전달된 신호와 상기 제2 선택부에 의해 전달된 신호를 입력받는 제2 낸드게이트; 및

   상기 제2 낸드게이트의 출력을 반전하여 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.

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