KR100567527B1 - 반도체 메모리 장치의 파이프 래치 제어회로 및 방법 - Google Patents

반도체 메모리 장치의 파이프 래치 제어회로 및 방법 Download PDF

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Abstract

본 발명은 카운터의 수를 줄여서 칩 사이즈와 전류 소모를 줄이는 파이프 래치 제어회로에 관한 것이다. 파이프 래치 제어회로는, 제1 클럭 신호에 동기하여 복수개의 제1 파이프 래치 제어신호를 발생시키도록 카운팅 동작을 수행하는 복수개의 카운팅부; 및 상기 제1 클럭신호보다 일정시간 지연된 제2 클럭신호의 제어하에 상기 복수개의 제1 파이프 래치 제어신호를 각각 복수개의 제2 파이프 래치 제어신호로서 전달하는 복수개의 전달부를 포함한다.
파이프 래치, 카운터, 전달 게이트

Description

반도체 메모리 장치의 파이프 래치 제어회로 및 방법{Circuit and method for controlling pipe latch in semiconductor memory device}
도 1은 종래의 파이프 래치 제어회로를 도시한 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 파이프 래치 제어회로를 도시한 회로도이다.
도 3은 도 2의 파이프 래치 제어회로의 동작을 설명하기 위한 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
101-108, 301-304 : 카운터
321-324 : 전달 게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 저전력을 필요로 하는 DDR2(Double Data Rate) 반도체 메모리 장치의 설계에 적용 가능한 파이프 래치 제어회로 및 방법에 관한 것이다.
일반적으로 DDR 동기식 메모리 장치라 함은 종래의 SDR(Single Data Rate) 동기식 메모리 장치가 클록(Clock)의 상승 엣지(rising edge)에서만 데이터를 출력하는 것에 반하여 클록의 상승 엣지(rising edge)와 하강 엣지(falling edge)에서 데이터를 출력하는 방식을 사용한 메모리 장치를 말한다.
이러한 DDR 동기식 메모리는 연속적인 데이터의 출력을 위하여 파이프 래치를 갖는다. 파이프 래치는 셀 영역에서 전달된 데이터를 저장하였다가 클록에 동기시켜 순차적으로 출력 버퍼로 내보내는 역할을 한다. 그리고, 이 파이프 래치를 제어하기 위한 파이프 래치 제어 회로가 있는데, 파이프 래치 제어 회로는 셀 영역에서 전달되는 데이터를 클록에 동기시켜 순차적으로 파이프 래치에 저장하고, 파이프 래치에 저장된 데이터를 출력 버퍼로 출력할 수 있도록 제어해 주는 역할을 한다.
도 1은 종래의 파이프 래치 제어회로를 나타낸 회로도이다.
도 1을 참조하면, 파이프 래치 제어회로는 카운터(101-108)를 포함한다. 카운터(101-104)는 클럭신호(RCLK)의 상승 엣지(rising edge)에 동기하여 토글(toggle)하는 파이프 래치 제어신호(RPOUT<0:3>)를 출력한다. 카운터(105-108)는 클럭신호(FCLK)의 상승 엣지(rising edge)에 동기하여 토글(toggle)하는 파이프 래치 제어신호(FPOUT<0>)를 출력한다.
여기서, 클럭신호(RCLK)는 외부로부터 입력되는 클럭신호의 상승엣지(rising edge)에 동기하여 발생되고, 클럭신호(FCLK)는 외부로부터 입력되는 클럭신호의 하강엣지(falling edge)에 동기하여 발생된다. 클럭신호(FCLK)는 클럭신호(RCLK)보다 1/2클럭 지연되어 발생된다. 파이프 래치 제어신호(FPOUT<0:3>)는 클럭신호(RCLK)보다 1/2클럭 지연되 클럭신호(FCLK)의 상승엣지에 동기하여 토글하기 때문에, 파이프 래치 제어신호(RPOUT<0:3>)보다 1/2클럭 지연되어 발생된다.
이러한 파이프 래치 제어회로는 파이프 래치 제어신호(FPOUT<0:3>)를 항상 파이프 래치 제어신호(RPOUT<0:3>)보다 1/2클럭 지연시켜서 발생시키기 위해서 카운터(105-108)를 추가로 구비하고 있다.
이렇게 파이프 래치 제어회로가 카운터를 많이 포함하게 되면 메모리 장치의 동작을 위한 전류 소모가 커지고, 칩 사이즈가 커지는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 카운터의 수를 줄여서 칩 사이즈와 전류 소모를 줄이는 파이프 래치 제어회로 및 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 파이프 래치 제어회로는, 제1 클럭신호에 동기하여 복수개의 제1 파이프 래치 제어신호를 발생시키도록 카운팅 동작을 수행하는 복수개의 카운팅부; 및 상기 제1 클럭신호보다 일정시간 지연된 제2 클럭신호의 제어하에 상기 복수개의 제1 파이프 래치 제어신호를 각각 복수개의 제2 파이프 래치 제어신호로서 전달하는 복수개의 전달 부를 포함한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 파이프 래치 제어방법은, 제1 클럭 신호에 동기시켜서 복수개의 제1 파이프 래치 제어신호들을 발생시키는 단계; 및 상기 제1 클럭신호보다 일정시간 지연된 제2 클럭신호의 제어하에 상기 복수개의 제1 파이프 래치 제어신호를 각각 복수개의 제2 파이프 래치 제어신호로서 전달하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2은 본 발명의 바람직한 실시예에 따른 파이프 래치 제어 회로를 나타낸 회로도이고, 도 3은 도 2의 파이프 래치 제어회로의 동작을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 파이프 래치 제어 회로는, 카운터(301-304), 전달 게이트(321-324), 및 인버터(331)를 포함한다. 클럭신호(RCLK, FCLK)는 DLL(Delay locked loop; 미도시)로부터 발생된 것으로서, 클럭신호(RCLK)는 외부로부터 입력되는 클럭신호의 상승엣지에 동기하여 발생되고, 클럭 신호(FCLK)는 외부로ㅜ터 입력되는 클럭신호의 하강엣지에 동기하여 발생된다. 클럭신호(FCLK)는 클럭신호(RCLK)보다 1/2클럭 지연되어 발생된다.
카운터(301)는 카운터(304)의 캐리신호(RC3)와 클럭신호(RCLK<0>)를 이용해서, 클럭신호(RCLK)의 상승엣지에 동기하여 토글하는 파이프 래치 제어신호 (RPOUT<0>)와 클럭신호(RCLK)의 하강엣지에 동기하여 토글하는 캐리신호(RCO)를 발생시킨다.
카운터(302)는 카운터(301)의 캐리신호(RC0)와 클럭신호(RCLK<1>)를 이용해서 클럭신호(RCLK)의 상승엣지에 동기하여 토글하는 파이프 래치 제어신호(RPOUT<1>)와 클럭신호(RCLK)의 하강엣지에 동기하여 토글하는 캐리신호(RC1)를 발생시킨다.
카운터(303)는 카운터(302)의 캐리신호(RC1)와 클럭신호(RCLK<2>)를 이용해서, 클럭신호(RCLK)의 상승엣지에 동기하여 토글하는 파이프 래치 제어신호(RPOUT<2>)와 클럭신호(RCLK)의 하강엣지에 동기하여 토글하는 캐리신호(RC2)를 발생시킨다.
카운터(304)는 카운터(303)의 캐리신호(RC2)와 클럭신호(RCLK<3>)를 이용해서, 클럭신호(RCLK)의 상승엣지에 동기하여 토글하는 파이프 래치 제어신호(RPOUT<3>)와 클럭신호(RCLK)의 하강엣지에 동기하여 토글하는 캐리신호(RC3)를 발생시킨다.
인버터(331)는 클럭신호(RCLK)를 반전시켜서 출력한다.
전달 게이트(321)는 클럭신호(FCLK)와 인버터(331)의 출력신호에 의해 턴-온되면, 파이프 래치 제어신호(RPOUT<0>)를 파이프 래치 제어신호(FPOUT<0>)로서 전달한다. 이렇게, 전달 게이트(321)가 클럭신호(FCLK)에 의해 턴-온되면, 파이프 래치 제어신호(FPOUT<0>)는 클럭신호(FCLK)의 상승엣지에 동기하여 발생된다.
전달 게이트(322)는 클럭신호(FCLK)와 인버터(331)의 출력신호에 의해 턴-온 되면, 파이프 래치 제어신호(RPOUT<1>)를 파이프 래치 제어신호(FPOUT<1>)로서 전달하다. 이렇게, 전달 게이트(322)가 클럭신호(FCLK)에 의해 턴-온되면, 파이프 래치 제어신호(FPOUT<1>)는 클럭신호(FCLK)의 상승엣지에 동기하여 발생된다.
전달 게이트(323)는 클럭신호(FCLK)와 인버터(331)에 의해 턴-온되면, 파이프 래치 제어신호(RPOUT<2>)를 파이프 래치 제어신호(FPOUT<2>)로서 전달한다. 이렇게, 전달 게이트(323)가 클럭신호(FCLK)에 의해 턴-온되면, 파이프 래치 제어신호(FPOUT<2>)는 클럭신호(FCLK)의 상승엣지에 동기하여 발생된다.
전달 게이트(324)는 클럭신호(FCLK)와 인버터(331)에 의해 턴-온되면, 파이프 래치 제어신호(RPOUT<3>)를 파이프 래치 제어신호(FPOUT<3>)로서 전달한다. 이렇게, 전달 게이트(324)가 클럭신호(FCLK)에 의해 턴-온되면, 파이프 래치 제어신호(FPOUT<3>)는 클럭신호(FCLK)의 상승엣지에 동기하여 발생된다.
상술한 바와 같이, 클럭신호(RCLK)보다 1/2클럭 지연되어 발생된 클럭신호(FCLK)에 의해서, 전달 게이트(321-324)가 턴-온되어, 파이프 래치 제어신호(RPOUT<0:3>)를 전달하게 되면, 파이프 래치 제어신호(FPOUT<0:3>)는 파이프 래치 제어신호(RPOUT<0:3>)보다 1/2 클럭 지연되어 발생되게 된다.
이하, 도 3을 참조하면서 도 2의 파이프 래치 제어회로의 동작을 간략히 설명하기로 한다.
도 3에 도시한 봐와 같이, 클럭신호(RCLK)는 외부로부터 입력되는 클럭신호(CLK)의 상승엣지(rising edge)에 동기하여 발생된 것이고, 클럭신호(FCLK)는 클럭신호(CLK)의 하강엣지(falling edge)에 동기하여 발생된 것이다. 클럭신호(RCLK, FCLK)는 클럭신호(CLK)가 2번 토글할 때 한번 토글한다. 파이프 래치 제어신호(RPOUT<0>)는 클럭신호(RCLK)의 상승 엣지에서 인에이블됨과 동시에 파이프 래치 제어신호(RPOUT<3>)가 디스에이블된다. 이후 연속되는 클럭신호(RCLK)에 따라서 현재의 파이프 래치 제어신호(RPOUT)가 디스에이블되고 다음 파이프 래치 제어신호(RPOUT)가 인에이블된다. 파이프 래치 제어신호(RPOUT<0:3>)는 클럭신호(CLK)의 상승엣지에 동기하여 출력되어야 하는 데이터의 범위를 한정해 주는 역할을 하므로, 클럭신호(FCLK)의 상승엣지에 동기하여 발생된다. 파이프 래치 제어신호(FPOUT<0>)는 클럭신호(FCLK)의 상승 엣지에서 인에이블됨과 동시에 파이프 래치 제어신호(FPOUT<3>)는 디스에이블된다. 이후 연속되는 클럭신호(FCLK)에 따라서 현재의 파이프 래치 제어신호(FPOUT)가 디스에이블되고 다음 파이프 래치 제어신호(FPOUT)가 인에이블된다. 이 파이프 래치 제어신호(FPOUT<0:3>)는 클럭신호(CLK)의 하강엣지에서 출력되어야 하는 데이터의 범위를 한정해 주는 역할을 하므로, 파이프 래치 제어신호(FPOUT<0:3>)는 항상 파이프 래치 제어신호(RPOUT<0:3>)보다 1/2클럭 지연되어 발생된다.
상술한 바와 같이, 전달 게이트(321-324)를 이용하여 파이프 래치 제어신호(FPOUT<0:3>)를 생성하면, 종래에 파이프 래치 제어신호(FPOUT<0:3>)를 생성하는 카운터들을 이용하지 않고도 종래와 동일하게 파이프 래치 제어신호(RPOUT<0:3>)보다 1/2클럭 지연된 파이프 래치 제어신호(FPOUT<0:3>)를 생성할 수 있게 된다.
상술한 바와 같이, 본 발명에 따르면, 종래에 파이프 래치 제어신호(FPOUT<0:3>)를 생성하는 카운터들을 이용하지 않고 종래와 동일하게, 파이프 래치 제어신호(RPOUT<0:3>)보다 1/2클럭 지연된 파이프 래치 제어신호(FPOUT<0:3>)를 생성할 수 있어, 종래의 파이프 래치 제어회로보다 칩 면적과 전류 소모를 더 줄일 수 있는 이점이 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (9)

  1. 제1 클럭신호에 동기하여 복수개의 제1 파이프 래치 제어신호들을 발생시키도록 카운팅 동작을 수행하는 복수개의 카운팅부; 및
    상기 제1 클럭신호보다 일정시간 지연된 제2 클럭신호의 제어하에 상기 복수개의 제1 파이프 래치 제어신호를 각각 복수개의 제2 파이프 래치 제어신호로서 전달하는 복수개의 전달부를 포함하는 반도체 메모리 장치의 파이프 래치 제어회로.
  2. 제 1 항에 있어서,
    상기 복수개의 전달부 각각은 상기 복수개의 제1 파이프 래치 제어신호를 각각 일정시간 지연시켜서 상기 복수개의 제2 파이프 래치 제어신호로서 전달하는 반도체 메모리 장치의 파이프 래치 제어회로.
  3. 제 1 항에 있어서,
    상기 복수개의 전달부 각각은 상기 복수개의 제1 파이프 래치 제어신호를 각각 1/2클럭 지연시켜서 상기 복수개의 제2 파이프 래치 제어신호로서 전달하는 반도체 메모리 장치의 파이프 래치 제어회로
  4. 제 1 항에 있어서,
    상기 복수개의 전달부 각각은 상기 복수개의 제1 파이프 래치 제어신호를 각각 상기 제2 클럭신호의 상승엣지에 동기시켜서 상기 복수개의 제2 파이프 래치 제어신호로서 전달하는 반도체 메모리 장치의 파이프 래치 제어회로.
  5. 제 1 항에 있어서,
    상기 복수개의 전달부 각각은 상기 제2 클럭신호에 의해 턴-온되어 상기 복수개의 제1 파이프 래치 제어신호를 각각 상기 복수개의 제2 파이프 래치 제어신호로서 전달하는 복수개의 전달 게이트를 포함하는 반도체 메모리 장치의 파이프 래치 제어회로.
  6. 제1 클럭 신호에 동기시켜서 복수개의 제1 파이프 래치 제어신호들을 발생시키는 단계; 및
    상기 제1 클럭신호보다 일정시간 지연된 제2 클럭신호의 제어하에 상기 복수개의 제1 파이프 래치 제어신호를 각각 복수개의 제2 파이프 래치 제어신호로서 전달하는 단계를 포함하는 반도체 메모리 장치의 파이프 래치 제어방법.
  7. 제 6 항에 있어서,
    상기 복수개의 제1 파이프 래치 제어신호를 각각 일정시간 지연시켜서 복수개의 제2 파이프 래치 제어신호로서 전달하는 반도체 메모리 장치의 파이프 래치 제어방법.
  8. 제 6 항에 있어서,
    상기 복수개의 제1 파이프 래치 제어신호를 각각 1/2클럭 지연시켜서 상기 복수개의 제2 파이프 래치 제어신호로서 전달하는 반도체 메모리 장치의 파이프 래치 제어방법.
  9. 제 6 항에 있어서,
    상기 복수개의 제1 파이프 래치 제어신호를 각각 상기 제2 클럭신호의 상승엣지에 동기시켜서 상기 복수개의 제2 파이프 래치 제어신호로서 전달하는 반도체 메모리 장치의 파이프 래치 제어방법.
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