KR20070021559A - 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로 - Google Patents

클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로 Download PDF

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Abstract

본 발명은 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로를 공개한다. 그 클럭 신호 드라이버는 클럭 신호 및 상보 클럭 신호를 수신하고, 클럭 신호는 버퍼링하고 상보 클럭 신호의 위상을 반전한 후, 버퍼링된 클럭 신호와 반전된 상보 클럭 신호의 위상을 합성하여 내부 클럭 신호를 생성하는 내부 클럭 드라이버부와, 클럭 신호 및 상보 클럭 신호를 수신하고, 클럭 신호의 위상을 반전하고, 상보 클럭 신호는 버퍼링한 후, 반전된 클럭 신호와 버퍼링된 상보 클럭 신호의 위상을 합성하여 상보 내부 클럭 신호를 생성하는 상보 내부 클럭 드라이버부를 구비하는 것을 특징으로 한다. 따라서, 50%의 듀티 싸이클을 가지는 클럭 신호가 클럭 전송 라인쌍을 거치면서 왜곡된 듀티 싸이클을 가지게 되더라도 클럭 신호 드라이버가 클럭 신호쌍의 듀티 싸이클이 다시 50%가 되도록 보정하여 준다. 이에 메모리 장치가 타이밍 마진을 안정적으로 확보할 수 있도록 한다.

Description

클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로{clock signal driver and clock signal supplying circuit using it}
도1은 종래의 기술에 따른 클럭 신호 제공 회로를 도시한 도면.
도2는 도1의 클럭 신호 제공 회로의 신호 타이밍을 도시한 도면.
도3은 본 발명의 실시예에 따른 클럭 신호 제공 회로를 도시한 도면.
도4는 본 발명의 실시예에 따른 클럭 신호 드라이버를 도시한 도면.
도5는 도4의 클럭 신호 드라이버의 신호 타이밍을 도시한 도면.
본 발명은 클럭 신호 드라이버에 관한 것으로, 더욱 상세하게는 일정패턴으로 듀티 싸이클이 왜곡된 클럭 신호쌍을 인가받아, 듀티 싸이클이 보정된 클럭 신호를 발생할 수 있도록 하는 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로에 관한 것이다.
메모리장치와 메모리 콘트롤러 간의 데이터 전송과 같이 클럭신호에 동기시켜 데이터를 전송하는 입출력 방식에서는 버스의 부하가 커지고 전송 주파수가 빨라짐에 따라 클럭신호와 데이터 간의 시간적 동기를 이루는 것이 매우 중요하다. 즉 클럭신호에 응답하여 데이터가 버스에 실리는 데 걸리는 시간을 역보상하여 데이터를 클럭신호의 에지(Edge) 또는 중앙(Center)에 정확히 위치시켜야 한다. 이러한 목적으로 사용될 수 있는 회로로는 위상동기루프(Phase Locked Loop, PLL) 및 지연동기루프(Delay Locked Loop, DLL)가 있으며 일반적으로 메모리장치에는 DLL이 사용된다.
그런데 클럭신호의 상승에지 및 하강에지에서 모두 데이터가 출력되는 DDR(Double Data Rate) 인터페이스 경우에는, 클럭신호의 듀티싸이클이 50%로부터 벗어나 있을 때 상승에지에서 출력되는 데이터 구간의 폭과 하강에지에서 출력되는 데이터 구간의 폭이 달라지게 된다. 이러한 경우에 유효데이터 윈도우(Valid data window)는 데이터 구간의 폭이 더 작은 쪽에 의해 정의되기 때문에 메모리 장치의 타이밍 마진이 줄어든다.
이에 PLL, 및 DLL은 클럭 신호의 듀티싸이클을 보정하는 듀티 싸이클 보정기(Duty cycle corrector, DCC)를 구비하여, 50%의 듀티 싸이클을 가지는 클럭 신호를 발생하도록 하였다.
그러나 메모리 장치가 대용량화되면서 메모치 장치의 내부 회로들에 클럭 신호를 제공하는 클럭 전송 라인들의 길이도 점차로 길어지게 되어, 각 클럭 신호가 각 클럭 전송 라인을 거쳐 지나가면서 듀티 싸이클이 왜곡되는 문제가 발생하게 되었다.
즉, 클럭 전송 라인의 길어지면 신호의 무뎌짐이 발생하기 때문에, 메모리 장치는 클럭 전송 라인의 일정거리마다 버퍼(buffer)를 삽입하여 신호의 무뎌짐을 방지하는데, 이때의 버퍼는 서로 다른 상승 에지 발생 시간(즉, 입력 신호가 로우 레벨에서 하이 레벨로 천이하는 시간)과 하강 에지 발생 시간(즉, 하이레벨에서 로우 레벨로 천이하는 시간)을 가지게 되므로, 클럭 전송 라인이 길어지고 클럭 전송 라인에 삽입된 버퍼의 수가 증가될수록, 클럭 신호의 듀티 싸이클 왜곡율이 증가된다.
도1의 종래의 기술에 따른 클럭 신호 제공 회로를 도시한 도면으로, 클럭 신호 제공 회로는 외부 클럭 신호(eclk)를 수신하여, 외부 클럭 신호(eclk)에 동기된 클럭 신호(iclk)를 발생하는 DLL(1)과, 클럭 신호(iclk)의 위상을 분리하여 내부 클럭 신호(pclk)와 상보 내부 클럭 신호(pclkb)를 생성하여 출력하는 클럭 신호 드라이버(2)를 구비하고, 클럭 전송 라인(L)을 통해 DLL(1)의 클럭 신호를 클럭 신호 드라이버(2)로 전달한다.
이에 클럭 신호 제공 회로는 DLL(1)을 통해 50%의 듀티 싸이클을 가지는 클럭 신호(iclk)을 생성하여 출력하고, 클럭 신호 드라이버(2)를 통해 내부 회로가 필요로 하는 내부 클럭 신호(pclk)와 상보 내부 클럭 신호(pclkb)를 생성하도록 한다.
그러나 이때의 클럭 신호 드라이버(2)는 위상 분리기로 구현되어, 클럭 신호(iclk)의 위상을 분리하여 내부 클럭 신호쌍(pclk,pclkb)을 생성하는 동작을 수행할 뿐, 왜곡된 듀티 싸이클을 보정하는 기능을 제공하지 못한다.
이에 도1의 클럭 신호 제공 회로에서는 도2에 도시된 바와 같이, DLL(1)이 50%의 듀티 싸이클을 가지는 클럭 신호(iclk(n1)를 생성하더라도, 이 클럭 신호 (iclk(n1))가 클럭 전송 라인(L)을 거쳐 전송되면서 왜곡되어지면, 클럭 신호 드라이버(2)는 왜곡된 듀티 싸이클을 가지는 내부 클럭 신호쌍(pclk,pclkb)을 생성할 수 밖에 없었다.
결국, 종래의 기술에 따른 클럭 신호 제공 회로는 클럭 전송 라인을 거쳐 전송되면서 클럭 신호의 왜곡된 듀티 싸이클을 보정할 수 있도록 하는 수단을 구비하지 못해, DLL(1)이 50%의 듀티 싸이클을 가지는 클럭 신호(iclk(n1)를 생성하더라도 클럭 신호 드라이버(2)가 왜곡된 듀티 싸이클을 가지는 내부 클럭 신호쌍(pclk,pclkb)은 생성하는 경우가 발생되었다.
상기의 문제점을 해결하기 위한 본 발명의 목적은 DLL의 클럭 신호가 클럭 전송 라인을 거치면서 왜곡된 듀티 싸이클을 가지게 되면, 클럭 신호의 왜곡된 듀티 싸이클을 보정할 수 있도록 하는 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로를 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명의 클럭 신호 드라이버는 클럭 신호 및 상보 클럭 신호를 수신하고, 클럭 신호는 버퍼링하고 상보 클럭 신호의 위상을 반전한 후, 버퍼링된 클럭 신호와 반전된 상보 클럭 신호의 위상을 합성하여 내부 클럭 신호를 생성하는 내부 클럭 드라이버부와, 클럭 신호 및 상보 클럭 신호를 수신하고, 클럭 신호의 위상을 반전하고, 상보 클럭 신호는 버퍼링한 후, 반전된 클럭 신호와 버퍼링된 상보 클럭 신호의 위상을 합성하여 상보 내부 클럭 신호를 생성하는 상보 내부 클럭 드라이버부를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 클럭 신호 제공 회로는 외부 클럭 신호를 수신하여, 외부 클럭 신호에 동기되는 클럭 신호쌍을 발생하는 클럭 신호 발생 회로와, 클럭 신호 및 상보 클럭 신호를 버퍼링 및 반전한 후, 버퍼링된 클럭 신호와 반전된 상보 클럭 신호를 합성하여 내부 클럭 신호를 생성하고, 버퍼링된 상보 클럭 신호와 반전된 클럭 신호를 합성하여 상보 내부 클럭 신호를 생성하는 클럭 신호 드라이버와, 클럭 발생 회로의 클럭 신호 및 상보 클럭 신호를 클럭 신호 드라이버로 전송하는 클럭 전송 라인을 구비하는 것을 특징으로 한다.
또한 클럭 신호 드라이버는 클럭 신호 및 상보 클럭 신호를 수신하고, 클럭 신호는 버퍼링하고 상보 클럭 신호의 위상을 반전한 후, 버퍼링된 클럭 신호와 반전된 상보 클럭 신호의 위상을 합성하여 내부 클럭 신호를 생성하는 내부 클럭 드라이버부와, 클럭 신호 및 상보 클럭 신호를 수신하고, 클럭 신호의 위상을 반전하고, 상보 클럭 신호는 버퍼링한 후, 반전된 클럭 신호와 버퍼링된 상보 클럭 신호의 위상을 합성하여 상보 내부 클럭 신호를 생성하는 상보 내부 클럭 드라이버부를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로를 설명하면 다음과 같다.
도3은 본 발명의 실시예에 따른 클럭 신호 제공 회로를 도시한 도면이다.
도면을 참조하면, 클럭 신호 제공 회로는 DLL(10), 클럭 신호 드라이버(20)를 구비하고, 클럭 신호 드라이버(20)는 내부 클럭 드라이버부(210)와 상보 내부 클럭 드라이버부(220)를 구비한다. 그리고 DLL(10)와 클럭 신호 드라이버(20)는 클럭 전송 라인쌍(L1,L2)을 통해 상호 연결된다.
도3에서, 클럭 전송 라인쌍(L1,L2)은 클럭 신호(iclk)를 전송하는 클럭 전송 라인(L1)과, 상보 클럭 신호(iclkb)를 전송하는 클럭 전송 라인(L2)으로 구성되고, 클럭 전송 라인(L1)과 상보 클럭 전송 라인(L2)은 동일한 지연 성분을 가지며, 서로 인접되도록 배치한다. 이에 클럭 전송 라인쌍(L1,L2)을 통해 전송되는 클럭 신호쌍(iclk,iclkb)은 항상 동일한 지연 시간 및 동일한 듀티 싸이클 왜곡율을 가지게 된다.
DLL(10)은 외부 클럭 신호(eclk)를 수신하여, 외부 클럭 신호(eclk)에 동기된 클럭 신호쌍(iclk,iclkb)을 발생한다. 클럭 신호쌍(iclk,iclkb)은 50%의 듀티 싸이클을 가지는 차동 신호쌍으로, 외부 클럭 신호(eclk)와 동일한 위상을 가지는 클럭 신호(iclk)와 클럭 신호(iclk)에 대해 180 의 위상차를 가지는 상보 클럭 신호(iclkb)로 구성된다.
내부 클럭 드라이버부(210)는 클럭 전송 라인쌍(L1,L2)으로부터 전송되는 클럭 신호쌍(iclk,iclkb)을 수신하고, 클럭 신호(iclk)는 버퍼링하고 상보 클럭 신호(iclkb)의 위상을 반전한 후, 클럭 신호(iclk)와 상보 클럭 신호(iclkb)의 위상을 합성하여 내부 클럭 신호(pclk)를 생성하여 출력한다. 이에 내부 클럭 드라이버부(210)는 제1 위상 가변부(211)와 제1 듀티 보정부(212)는 구비하고, 제1 위상 가변부(211)는 클럭 전송 라인쌍(L1,L2)으로부터 클럭 신호쌍(iclk,iclkb)을 수신하고, 클럭 신호(iclk)를 버퍼링하고 상보 클럭 신호(iclkb)를 반전하여 제1 클럭 신호쌍 (pclk1,pclkb1)을 생성한다. 그리고 제1 듀티 보정부(212)는 제1 위상 가변부(211)의 제1 클럭 신호쌍(pclk1,pclkb1)의 위상을 합성하여 하나의 신호 즉, 내부 클럭 신호(pclk)를 발생하여 준다.
상보 내부 클럭 드라이버부(220)는 클럭 전송 라인쌍(L1,L2)으로부터 전송되는 클럭 신호쌍(iclk,iclkb)을 수신하고, 상보 클럭 신호(iclk)를 버퍼링하고 클럭 신호(iclkb)를 반전한 후, 클럭 신호(iclk)와 상보 클럭 신호(iclkb)의 위상을 합성하여 상보 내부 클럭 신호(pclkb)를 생성하여 출력한다. 이에 상보 내부 클럭 드라이버부(220)는 제2 위상 가변부(221)와 제2 듀티 보정부(222)는 구비하고, 제2 위상 가변부(221)는 클럭 전송 라인쌍(L1,L2)으로부터 클럭 신호쌍(iclk,iclkb)을 수신하고, 클럭 신호(iclk)를 반전하고 상보 클럭 신호(iclkb)를 버퍼링하여 제2 클럭 신호쌍(pclk2,pclkb2)을 생성한다. 그리고 제2 듀티 보정부(212)는 제2 위상 가변부(221)의 제2 클럭 신호쌍(pclk2,pclkb2)의 위상을 합성하여 하나의 신호 즉, 상보 내부 클럭 신호(pclkb)를 발생하여 준다.
도4는 본 발명의 실시예에 따른 클럭 신호 드라이버의 회로도를 도시한 도면이다.
도면을 참조하면, 내부 클럭 드라이버부(210)의 제1 위상 가변부(211)는 클럭 전송라인(L1)과 제1 듀티 보정부(212) 사이에 직렬 연결된 전송 게이트(T1) 및 짝수개의 인버터들(I11,I12)로 구성되고, 상보 클럭 전송라인(L2)과 제1 듀티 보정부(212) 사이에 직렬 연결된 홀수개의 인버터들(I13~I15)로 구성되고, 제1 듀티 보정부(212)는 제1 위상 가변부(211)과 연결되는 홀수개의 인버터(I1)로 구성된다.
상보 내부 클럭 드라이버부(220)의 제2 위상 가변부(221)는 클럭 전송라인(L1)과 제2 듀티 보정부(222) 사이에 직렬 연결된 홀수개의 인버터들(I21~I23)로 구성되고, 상보 클럭 전송라인(L2)과 제2 듀티 보정부(222) 사이에 직렬 연결된 전송 게이트(T2) 및 짝수개의 인버터들(I24,I25)로 구성되고, 제2 듀티 보정부(222)는 제2 위상 가변부(221)와 연결되는 홀수개의 인버터(I1)로 구성된다.
도4에서, 내부 클럭 드라이버부(210) 및 상보 내부 클럭 드라이버부(220)의 지연 성분은 동일하며, 전송 게이트들(T1,T2) 및 인버터들(I11~I15,I1,I21~I25,I2) 각각의 지연성분도 동일하다.
이하 도5a 및 도5b를 참조하며, 본 발명의 실시예에 따른 클럭 신호 드라이버의 동작을 설명하도록 한다.
먼저, 도5a를 참조하여, 클럭 신호쌍의 듀티 싸이클이 50%보다 작은 경우의 클럭 신호 드라이버의 동작을 설명하도록 한다.
클럭 전송 라인쌍(L1,L2)에 삽입된 버퍼들의 상승 에지 발생 시간이 하강 에지 발생 시간보다 크면, DLL(10)의 클럭 신호쌍(iclk(n11),iclkb(n12))은 클럭 전송 라인쌍(L1,L2)을 거치면서 클럭 신호쌍(iclk(n21),iclkb(n22))과 같이 50% 이하의(예를 들어, 30%)의 듀티 싸이클을 가지게 된다.
제1 위상 가변부(211)의 전송 게이트(T1) 및 짝수개의 인버터들(I11,I12)은 클럭 신호(iclk(n21))를 버퍼링하여 t1 시간 지연되고 30%의 듀티 싸이클을 가지는 제1 클럭 신호(pclk1)를 생성하고, 홀수개의 인버터들(I13~I15)은 상보 클럭 신호(iclkb(n22))를 반전하여 t1 시간 지연되고 70%의 듀티 싸이클을 가지는 제1 상보 클럭 신호(pclkb1)를 생성한다. 이와 동시에 제2 위상 가변부(221)의 홀수개의 인버터들(I21~I23)은 클럭 신호(iclk(n21))를 반전하여 t1 시간 지연되고 70%의 듀티 싸이클을 가지는 제2 클럭 신호(pclk)를 생성하고, 전송 게이트(T2) 및 짝수개의 인버터들(I24,I25)은 반전 클럭 신호(iclkb(n22))를 버퍼링하여 t1 시간 지연되고 30%의 듀티 싸이클을 가지는 제2 상보 클럭 신호(pclkb2)를 생성한다.
그러면, 제1 듀티 보정부(212)의 인버터(I1)는 제1 위상 가변부(211)의 클럭 신호쌍(pclk1,pclkb2)의 위상을 합성하여, ”t1+t2" 시간 지연되고 50%의 듀티 싸이클을 가지는 내부 클럭 신호(pclk)를 생성하고, 제2 듀티 보정부(222)의 인버터(I2)는 제2 위상 가변부(221)의 클럭 신호쌍(pclk2,pclkb2)의 위상을 합성하여, ”t1+t2" 시간 지연되고 50%의 듀티 싸이클을 가지는 상보 내부 클럭 신호(pclkb)를 생성한다.
이어서, 도5b를 참조하여, 클럭 신호쌍의 듀티 싸이클이 50%보다 큰 경우의 클럭 신호 드라이버의 동작을 설명하도록 한다.
클럭 전송 라인쌍(L1,L2)에 삽입된 버퍼들의 하강 에지 발생 시간이 상승 에지 발생 시간보다 크면, DLL(10)의 클럭 신호쌍은 클럭 전송 라인쌍(L1,L2)을 거치면서 클럭 신호쌍(iclk(n21),iclkb(n22))과 같이 50% 이상의(예를 들어, 70%)의 듀티 싸이클을 가지게 된다.
제1 위상 가변부(211)의 전송 게이트(T1) 및 짝수개의 인버터들(I11,I12)은 클럭 신호(iclk(n21))를 버퍼링하여 t1 시간 지연되고 70%의 듀티 싸이클을 가지는 제1 클럭 신호(pclk1)를 생성하고, 홀수개의 인버터들(I13~I15)은 반전 클럭 신호 (iclkb(n22))를 반전하여 t1 시간 지연되고 30%의 듀티 싸이클을 가지는 제1 상보 클럭 신호(pclkb1)를 생성한다. 이와 동시에 제2 위상 가변부(221)의 홀수개의 인버터들(I21~I23)은 클럭 신호(iclk(n21))를 반전하여 t1 시간 지연되고 70%의 듀티 싸이클을 가지는 제2 클럭 신호(pclk1)를 생성하고, 전송 게이트(T2) 및 짝수개의 인버터들(I24,I25)은 반전 클럭 신호(iclkb(n22))를 버퍼링하여 t1 시간 지연되고 30%의 듀티 싸이클을 가지는 제2 상보 클럭 신호(pclkb2)를 생성한다.
그러면, 제1 듀티 보정부(212)의 인버터(I1)는 제1 위상 가변부(211)의 제1 클럭 신호쌍(pclk1,pclkb1)의 위상을 합성하여, “t1+t2” 시간 지연되고 50%의 듀티 싸이클을 가지는 내부 클럭 신호(pclk)를 생성하고, 제2 듀티 보정부(222)의 인버터(I2)는 제2 위상 가변부(221)의 클럭 신호쌍(pclk2,pclkb2)의 위상을 합성하여, “t1+t2” 시간 지연되고 50%의 듀티 싸이클을 가지는 상보 내부 클럭 신호(pclkb)를 생성한다.
이와 같이 본 발명의 클럭 신호 드라이버는 클럭 전송 라인쌍(L1,L2)을 통해 전송되는 클럭 신호쌍(iclk,iclkb)이 항상 동일한 지연 시간 및 동일한 듀티 싸이클 왜곡율을 가지는 특성을 이용하여 클럭 신호쌍 각각을 버퍼링 및 반전한 후, 버퍼링된 클럭 신호와 반전되지 않은 클럭 신호쌍을 소정의 패턴으로 합성하여, 클럭 신호쌍의 듀티 싸이클이 50%가 되도록 보정하여 준다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로는 50%의 듀티 싸이클을 가지는 클럭 신호가 클럭 전송 라인쌍을 거치면서 왜곡된 듀티 싸이클을 가지게 되더라도 클럭 신호 드라이버가 클럭 신호쌍의 듀티 싸이클이 다시 50%가 되도록 보정하여 준다. 이에 메모리 장치가 타이밍 마진을 안정적으로 확보할 수 있도록 한다.

Claims (23)

  1. 클럭 신호 및 상보 클럭 신호를 수신하고, 상기 클럭 신호는 버퍼링하고 상기 상보 클럭 신호의 위상을 반전한 후, 버퍼링된 상기 클럭 신호와 반전된 상기 상보 클럭 신호의 위상을 합성하여 상기 내부 클럭 신호를 생성하는 내부 클럭 드라이버부 ; 및
    상기 클럭 신호 및 상기 상보 클럭 신호를 수신하고, 상기 클럭 신호의 위상을 반전하고, 상기 상보 클럭 신호는 버퍼링한 후, 반전된 상기 클럭 신호와 버퍼링된 상기 상보 클럭 신호의 위상을 합성하여 상기 상보 내부 클럭 신호를 생성하는 상보 내부 클럭 드라이버부를 구비하는 것을 특징으로 하는 클럭 신호 드라이버.
  2. 제1 항에 있어서,
    상기 내부 클럭 신호와 상기 상보 내부 클럭 신호는 동일한 지연시간과 50%의 듀티 싸이클을 가지는 것을 특징으로 하는 클럭 신호 드라이버.
  3. 제1항에 있어서, 상기 내부 클럭 드라이버부는
    상기 클럭 신호를 제1 시간 지연시켜, 버퍼링된 상기 클럭 신호를 생성하는 제1 버퍼;
    상기 상보 클럭 신호를 상기 제1 시간 지연시키고 반전시켜, 반전된 상기 상 보 클럭 신호를 생성하는 제2 버퍼; 및
    버퍼링된 상기 클럭 신호와 반전된 상기 상보 클럭 신호의 위상을 합성하여 상기 내부 클럭 신호를 생성하는 제1 듀티 보정부를 구비하는 것을 특징으로 하는 클럭 신호 드라이버.
  4. 제3항에 있어서, 상기 제1 버퍼는
    적어도 하나의 전송 게이트와 짝수개의 인버터들을 구비하여 상기 클럭 신호를 제1 시간 지연시키는 것을 특징으로 하는 클럭 신호 드라이버.
  5. 제3항에 있어서, 상기 제2 버퍼는
    홀수개의 인버터들을 구비하여 상기 상보 클럭 신호를 상기 제1 시간 지연시키고 반전시키는 것을 특징으로 하는 클럭 신호 드라이버.
  6. 제3항에 있어서, 상기 제1 듀티 보정부는
    버퍼링된 상기 클럭 신호와 반전된 상기 상보 클럭 신호의 위상을 합성하는 인버터를 구비하는 것을 특징으로 하는 클럭 신호 드라이버.
  7. 제3항에 있어서, 상기 상보 내부 클럭 드라이버부는
    상기 클럭 신호를 상기 제1 시간 지연시키고 반전하여, 반전된 상기 클럭 신호를 생성하는 제3 버퍼;
    상기 상보 클럭 신호를 제1 시간 지연시켜, 버퍼링된 상기 상보 클럭 신호를 생성하는 제4 버퍼; 및
    반전된 상기 클럭 신호와 버퍼링된 상기 상보 클럭 신호의 위상을 합성하여 상기 상보 내부 클럭 신호를 생성하는 제2 듀티 보정부를 구비하는 것을 특징으로 하는 클럭 신호 드라이버.
  8. 제7항에 있어서, 상기 제3 버퍼는
    홀수개의 인버터들을 구비하여 상기 클럭 신호를 상기 제1 시간 지연시키고 반전시키는 것을 특징으로 하는 클럭 신호 드라이버.
  9. 제7항에 있어서, 상기 제4 버퍼는
    적어도 하나의 전송 게이트와 짝수개의 인버터들을 구비하여 상기 상보 클럭 신호를 제1 시간 지연시키는 것을 특징으로 하는 클럭 신호 드라이버.
  10. 제7항에 있어서, 상기 제2 듀티 보정부는
    반전된 상기 클럭 신호와 버퍼링된 상기 상보 클럭 신호의 위상을 합성하는 인버터를 구비하는 것을 특징으로 하는 클럭 신호 드라이버.
  11. 외부 클럭 신호을 수신하여, 상기 외부 클럭 신호에 동기되는 상기 클럭 신호쌍을 발생하는 클럭 신호 발생 회로;
    상기 클럭 신호 및 상보 클럭 신호를 버퍼링 및 반전한 후, 버퍼링된 상기 클럭 신호와 반전된 상기 상보 클럭 신호를 합성하여 내부 클럭 신호를 생성하고, 버퍼링된 상기 상보 클럭 신호와 반전된 상기 클럭 신호를 합성하여 상보 내부 클럭 신호를 생성하는 클럭 신호 드라이버; 및
    상기 클럭 발생 회로의 상기 클럭 신호 및 상보 클럭 신호를 상기 클럭 신호 드라이버로 전송하는 클럭 전송 라인을 구비하는 것을 특징으로 하는 클럭 신호 제공 회로.
  12. 제11 항에 있어서, 상기 클럭 전송 라인은
    상기 클럭 신호 및 상보 클럭 신호를 동일하게 지연 및 왜곡시키는 것을 특징으로 하는 클럭 신호 제공 회로.
  13. 제11 항에 있어서, 상기 내부 클럭 신호와 상기 상보 내부 클럭 신호는 동일한 지연시간과 50%의 듀티 싸이클을 가지는 것을 특징으로 하는 클럭 신호 제공 회로.
  14. 제11 항에 있어서, 상기 클럭 신호 드라이버는
    상기 클럭 신호 및 상기 상보 클럭 신호를 수신하고, 상기 클럭 신호는 버퍼링하고 상기 상보 클럭 신호의 위상을 반전한 후, 버퍼링된 상기 클럭 신호와 반전된 상기 상보 클럭 신호의 위상을 합성하여 상기 내부 클럭 신호를 생성하는 내부 클럭 드라이버부; 및
    상기 클럭 신호 및 상기 상보 클럭 신호를 수신하고, 상기 클럭 신호의 위상을 반전하고, 상기 상보 클럭 신호는 버퍼링한 후, 반전된 상기 클럭 신호와 버퍼링된 상기 상보 클럭 신호의 위상을 합성하여 상기 상보 내부 클럭 신호를 생성하는 상보 내부 클럭 드라이버부를 구비하는 것을 특징으로 하는 클럭 신호 제공 회로.
  15. 제14 항에 있어서, 상기 내부 클럭 드라이버부는
    상기 클럭 신호를 제1 시간 지연시켜, 버퍼링된 상기 클럭 신호를 생성하는 제1 버퍼;
    상기 상보 클럭 신호를 상기 제1 시간 지연시키고 반전시켜, 반전된 상기 상보 클럭 신호를 생성하는 제2 버퍼; 및
    버퍼링된 상기 클럭 신호와 반전된 상기 상보 클럭 신호의 위상을 합성하여 상기 내부 클럭 신호를 생성하는 제1 듀티 보정부를 구비하는 것을 특징으로 하는 클럭 신호 제공 회로.
  16. 제15항에 있어서, 상기 제1 버퍼는
    적어도 하나의 전송 게이트와 짝수개의 인버터들을 구비하여 상기 클럭 신호를 제1 시간 지연시키는 것을 특징으로 하는 클럭 신호 제공 회로.
  17. 제15항에 있어서, 상기 제2 버퍼는
    홀수개의 인버터들을 구비하여 상기 상보 클럭 신호를 상기 제1 시간 지연시키고 반전시키는 것을 특징으로 하는 클럭 신호 제공 회로.
  18. 제15항에 있어서, 상기 제1 듀티 보정부는
    버퍼링된 상기 클럭 신호와 반전된 상기 상보 클럭 신호의 위상을 합성하는 인버터를 구비하는 것을 특징으로 하는 클럭 신호 제공 회로.
  19. 제15항에 있어서, 상기 상보 내부 클럭 드라이버부는
    상기 클럭 신호를 상기 제1 시간 지연시키고 반전하여, 반전된 상기 클럭 신호를 생성하는 제3 버퍼;
    상기 상보 클럭 신호를 제1 시간 지연시켜, 버퍼링된 상기 상보 클럭 신호를 생성하는 제4 버퍼; 및
    반전된 상기 클럭 신호와 버퍼링된 상기 상보 클럭 신호의 위상을 합성하여 상기 상보 내부 클럭 신호를 생성하는 제2 듀티 보정부를 구비하는 것을 특징으로 하는 클럭 신호 제공 회로.
  20. 제19항에 있어서, 상기 제3 버퍼는
    홀수개의 인버터들을 구비하여 상기 클럭 신호를 상기 제1 시간 지연시키고 반전시키는 것을 특징으로 하는 클럭 신호 제공 회로.
  21. 제19항에 있어서, 상기 제4 버퍼는
    적어도 하나의 전송 게이트와 짝수개의 인버터들을 구비하여 상기 상보 클럭 신호를 제1 시간 지연시키는 것을 특징으로 하는 클럭 신호 제공 회로.
  22. 제19항에 있어서, 상기 제2 듀티 보정부는
    반전된 상기 클럭 신호와 버퍼링된 상기 상보 클럭 신호의 위상을 합성하는 인버터를 구비하는 것을 특징으로 하는 클럭 신호 제공 회로.
  23. 제11항에 있어서, 상기 클럭 신호 발생 회로는
    위상동기루프 또는 지연동기루프인 것을 특징으로 하는 클럭 신호 제공 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150021364A (ko) * 2013-08-20 2015-03-02 에스케이하이닉스 주식회사 위상 혼합 회로, 이를 포함하는 반도체 장치 및 반도체 시스템

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7872507B2 (en) * 2009-01-21 2011-01-18 Micron Technology, Inc. Delay lines, methods for delaying a signal, and delay lock loops
US9935635B2 (en) * 2015-08-28 2018-04-03 Gsi Technology, Inc. Systems and methods involving pseudo complementary output buffer circuitry/schemes, power noise reduction and/or other features
WO2021097799A1 (zh) 2019-11-22 2021-05-27 深圳市汇顶科技股份有限公司 占空比校准电路
CN111262560A (zh) * 2020-03-20 2020-06-09 联芸科技（杭州）有限公司 占空比校准电路及电子系统

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2710214B2 (ja) * 1994-08-12 1998-02-10 日本電気株式会社 フェーズロックドループ回路
KR20000043233A (ko) * 1998-12-28 2000-07-15 김영환 듀티 사이클 보정장치
JP3888603B2 (ja) 2000-07-24 2007-03-07 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
KR100437539B1 (ko) * 2001-06-29 2004-06-26 주식회사 하이닉스반도체 클럭 동기 회로
KR100401522B1 (ko) * 2001-09-20 2003-10-17 주식회사 하이닉스반도체 듀티 보정 회로
KR100424180B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR100477808B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100490655B1 (ko) * 2002-10-30 2005-05-24 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
US6670838B1 (en) * 2002-11-05 2003-12-30 Chrontel, Inc. Digital clock adaptive duty cycle circuit
KR100560660B1 (ko) * 2003-03-28 2006-03-16 삼성전자주식회사 듀티 사이클 보정을 위한 장치 및 방법
US6933759B1 (en) * 2004-02-05 2005-08-23 Texas Instruments Incorporated Systems and methods of performing duty cycle control
US7009436B2 (en) * 2004-04-09 2006-03-07 Pericom Technology (Shanghai) Co., Ltd. Pulsewidth control loop device with complementary signals
US7005904B2 (en) * 2004-04-30 2006-02-28 Infineon Technologies Ag Duty cycle correction

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150021364A (ko) * 2013-08-20 2015-03-02 에스케이하이닉스 주식회사 위상 혼합 회로, 이를 포함하는 반도체 장치 및 반도체 시스템

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