KR20080088187A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 지연고정된 클럭의 미세 지연값을 용이하게 조절할 수 있는 지연고정루프 회로를 구비한 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 단위딜레이를 구비하는 딜레이부와, 시스템클럭을 입력받아 상기 딜레이부에 있는 다수의 단위딜레이를 이용하여 지연고정된 클럭을 생성하는 지연고정동작 회로를 구비하며, 상기 단위딜레이부는 앞단의 단위딜레이부에서 전달되는 신호를 지연시키기 위한 지연수단; 상기 지연수단의 출력을 게이트로 입력받아 출력단을 풀업시키기 위한 제1 피모스트랜지스터; 게이트로 제어신호를 입력받으며, 일측과 타측이 상기 출력에 접속된 제2 피모스트랜지스터; 게이트로 상기 지연수단의 출력을 입력받아 상기 출력단을 풀다운시키기 위한 제1 앤모스트랜지스터; 및 게이트로 전원전압을 입력받으며, 상기 출력단을 풀다운시키기 위해 상기 제2 앤모스트랜지스터와 직렬로 연결된 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 지연고정루프, 딜레이부, 피모스트랜지스터.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

도1은 반도체 메모리 장치의 블럭구성도.

도2는 도1에 도시된 딜레이부의 내부를 나타내는 회로도.

도3은 본 발명에 바람직한 실시예에 따른 반도체 메모리 장치의 회로도.

도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

10: DLL 제어부 20: 클럭버퍼부

30: 버퍼제어부 40A: 제1 딜레이부

40B: 제2 딜레이부 50 : 모드제어부

60: 위상비교기 70: 지연모델

80: 듀티보정회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정루프(Delay Locked Loop, DLL)회로에 관한 것이다.

다양한 기능을 동작하는 다수의 반도체 장치를 구비하는 시스템에서 반도체 메모리 장치는 데이터를 저장하는 장치이다. 반도체 메모리 장치는 데이터 처리장치, 예를 들면 중앙처리장치로부터 입력된 어드레스에 대응하는 데이터를 데이터 요구 장치로 출력하거나, 데이터 처리장치로부터 전달된 데이터를 그 데이터와 같이 입력된 어드레스에 대응하여 반도체 메모리 장치의 단위셀에 저장한다.

시스템의 동작속도가 빨라짐에 따라 그 시스템에 구비되는 데이터 처리장치에서 반도체 메모리 장치에 요구하는 데이터 입출력속도도 점점 더 높아지고 있다. 그러나, 최근까지 반도체 집적회로의 기술 개발과정에서, 데이터 처리장치의 동작속도는 점점 더 빨라지고 있는데, 데이터 처리장치와 데이터를 주고받는 반도체 메모리 장치의 데이터 입출력속도는 데이터 처리장치의 속도에 따라가지 못하고 있다.

반도체 메모리 장치의 데이터 입출력 속도를 데이터 처리 장치가 요구하는 수준까지 높이기 위해 다양한 형태의 반도체 메모리 장치가 개발되었다. 최근까지 가장 널리 사용되고 반도체 메모리 장치로는 데이터 처리장치가 구비된 시스템 클럭의 주기마다 데이터를 출력하도록 하는 동기식 메모리 장치가 제안되었다. 동기식 메모리 장치는 시스템 클럭을 입력받고, 입력된 시스템클럭의 주기에 대응하여 데이터 처리장치로 데이터를 출력하거나 데이터 처리장치로부터 데이터를 시스템 클럭의 주기마다 입력받는다. 그러나, 동기식 메모리 장치로도 데이터 처리 장치의 동작속도에 따라가지 못함에 따라, DDR 동기식 메모리 장치가 개발되었다. DDR 동기식 메모리 장치는 시스템 클럭의 천이마다 데이터를 출력하거나 입력받는다. 즉, 시스템클럭의 상승천이와 하강천이에 각각 동기시켜 데이터를 입력받거나 출력한다.

그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지에 동기되지 않은 데이터를 전달받게 된다.

이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정루프 회로를 구비하고 있다. 지연고정루프 회로는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보정하기 위한 회로이다. 지연고정루프 회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정루프 회로에 의해서, 메모리 장치에 입력된 시스템 클럭은 지연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.

실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 어떤 결정된 시점에서 지연고정루프 회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정루프 회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보정할 수 있는지 찾아내는 회로이다.

기술이 발달함에 따라 지연고정루프 회로에서 지연고정된 클럭을 생성하는 것이 점점 더 어려워지고 있다. 특히 반도체 메모리 장치의 동작주파수가 점점 더 높아짐으로해서 지연고정된 클럭의 지연값을 조정하는 것일 더 어려워지고 있다.

본 발명은 지연고정된 클럭의 미세 지연값을 용이하게 조절할 수 있는 지연고정루프 회로를 구비한 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 다수의 단위딜레이를 구비하는 딜레이부와, 시스템클럭을 입력받아 상기 딜레이부에 있는 다수의 단위딜레이를 이용하여 지연고정된 클럭을 생성하 는 지연고정동작 회로를 구비하며, 상기 단위딜레이부는 앞단의 단위딜레이부에서 전달되는 신호를 지연시키기 위한 지연수단; 상기 지연수단의 출력을 게이트로 입력받아 출력단을 풀업시키기 위한 제1 피모스트랜지스터; 게이트로 제어신호를 입력받으며, 일측과 타측이 상기 출력에 접속된 제2 피모스트랜지스터; 게이트로 상기 지연수단의 출력을 입력받아 상기 출력단을 풀다운시키기 위한 제1 앤모스트랜지스터; 및 게이트로 전원전압을 입력받으며, 상기 출력단을 풀다운시키기 위해 상기 제2 앤모스트랜지스터와 직렬로 연결된 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

또한 본 발명은 다수의 단위딜레이를 구비하는 딜레이부와, 시스템클럭을 입력받아 상기 딜레이부에 있는 다수의 단위딜레이를 이용하여 지연고정된 클럭을 생성하는 지연고정동작 회로를 구비하며, 상기 단위딜레이부는 앞단의 단위딜레이부에서 전달되는 신호를 지연시키기 위한 지연수단; 상기 지연수단의 출력을 게이트로 입력받아 출력단을 풀업시키기 위한 제1 피모스트랜지스터; 게이트로 접지전압을 입력받으며, 일측과 타측이 상기 출력에 접속된 제2 피모스트랜지스터; 게이트로 상기 지연수단의 출력을 입력받아 상기 출력단을 풀다운시키기 위한 제1 앤모스트랜지스터; 및 게이트로 전원전압을 입력받으며, 상기 출력단을 풀다운시키기 위해 상기 제2 앤모스트랜지스터와 직렬로 연결된 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1은 반도체 메모리 장치의 블럭구성도이다. 특히 지연고정루프 회로를 중심으로 도시한 것이다.

도1을 참조하여 살펴보면, 반도체 메모리 장치는 제어클럭 생성부(5), DLL 제어부(10), 클럭버퍼부(20), 버퍼 제어부(30), 제1 딜레이부(40A), 제2 딜레이부(40B), 모드제어부(50), 위상비교부(60), 지연모델(70), 듀티보정회로(80), 클럭드라이버(90)를 구비한다. 제어클럭생성부(5)는 인에이블 신호(DCC_ENb)와 컨트롤 클럭(CONTCLK)을 입력받아 업데이트 기준클럭(P2)를 생성한다. DLL 제어부(10)는 제어신호(DLL_REDELB, CIS_DLL)를입력받아서 리셋신호(RST)를 생성한다. 클럭버퍼부(20)는 시스템클럭(CLK,CLKB)을 입력받아 버퍼링하여 제1 및 제2 내부클럭(CLKIN1,CLKIN2)과 기준클럭(REFCLK)과 컨트롤 클럭(CONTCLK)을 생성하는 장치이다. 버퍼제어부(30)는 내부 클럭인에이블 신호(CKEB_COM)와, 액티브 아이들신호(RASIDLE)와, MRS 셋팅신호(SAPC)를 입력받아 클럭버퍼부(20)를 인에이블시키기 위한 클럭버퍼 인에이블신호(CLKBUF_ENB)를 생성한다. 내부 클럭인에이블 신호(CKEB_COM)는 반도체 메모리 장치로 입력되는 클럭인에이블 신호를 버퍼링한 신호이다. 액티브 아이들신호(RASIDLE)는 명령어 디코더(도시안되며)에서 외부에서 입력된 명령어신호를 디코딩하여 생성하는 신호로서, 액티브 상태를 알려주기 위한 신호이다. MRS 셋팅신호(SAPC)는 MRS 레지스터에 저장된 정보에 대응하여 제공되는 신호로서, 패스트 프리차지 모드와 슬로우 프리차지 모드중 어떤 모드로 동작하고 있는 지를 알려주는 신호이다.

제1 딜레이부(40A)는 제1 내부클럭(CLKIN1)을 모드제어부(50)의 제어에 따라 지연시킨 클럭(MIXOUT_R)을 출력한다. 제2 딜레이부(40B)는 제2 내부클럭(CLKIN2)을 모드제어부(50)의 제어에 따라 지연시킨 클럭(MIXOUT_F)을 출력한다. 실제로 일반적인 지연고정루프 회로는 단위지연부를 체인으로 가지고 있는 코어스딜레이부와, 단위딜레이부가 가지는 지연시간보다 더 미세한 지연시간의 지연을 조절하기 위한 미세딜레이부와 위상비교기의 결과에 따라 코어스딜레이부와 미세딜레이부를 제어하기 위한 딜레이제어부를 구비하게 된다. 여기서는 편의상 코어스딜레이부와 미세딜레이부와 딜레이젱부를 제1 딜레이부(40A)와 제2 딜레이부(40B)와 같이 하나의 회로블럭으로 표시하였다. 또한, 제1 딜레이부(40A)와 제2 딜레이부(40B)는 업데이트 기준클럭(P2)에 동기되어 지연고정된 클럭(MIXOUT_R,MIXOUT_F)의 지연고정된 값을 수정하게 된다.

모드제어부(50)는 패스트모드 제어신호(FM_PDOUT_R, FM_PDOUT_F)와 노멀모드 제어신호(CO_R, FI_R, CO_F, FI_F)를 입력받아 패스트 모드 락킹신호(FAST_MODE_END, FAST_MODE_ENDF)와 노멀 락킹신호(LOCK_STATE, LOCK_STATEF)를 생성한다. 패스트모드 락킹신호(FAST_MODE_END, FAST_MODE_ENDF)는 패스트 락킹동작의 시작과 종료를 제어하는 신호이고, 노멀 락킹신호(LOCK_STATE,LOCK_STATEF)는 제1 및 제2 딜레이부(40A,40B)에 각각 구비되는 코어스딜레이부와 미세딜레이부를 제어하기 위한 신호이다. 노멀 락킹신호(LOCK_STATE,LOCK_STATEF)는 코어스 제어신호(CO_R.CO_F)와 파인 제어신호(FI_R,FI_L)에 응답하여 생성되며, 패스트 모드 락 킹신호(FAST_MODE_END)는 패스트모드 제어신호(FM_PDOUTR)에 응답하여 생성된다. 리셋신호(RST)는 모드제어부(50)의 리셋동작을 위한 신호로서, DLL 제어부(10)로부터 제공되는 신호이다.

위상비교기(60)는 기준클럭(REFCLK)과 라이징 피드백클럭(FBCLKR)의 위상과 기준클럭(REFCLK)과 폴링 피드백클럭(FBCLKF)의 위상차리를 각각 비교하고, 그에 대응하는 결과신호를 생성한다. 위상비교기(30)는 기준클럭(REFCLK)과 라이징 피드백클럭(FBCLKR)의 위상을 비교하여, 패스트 락킹동작이 필요할 경우에는 패스트 락킹신호(FM_PDOUT)를 생성하고, 노멀 락킹동작이 필요할 경우에는 노멀락킹 신호(COARSE, FINE)를 생성한다. 패스트 락킹동작은 지연고정루프 회로가 지연고정동작을 수행할 때에 지연값의 조정을 상대적으로 급격하게 변화시키는 것이고, 노멀 락킹동작은 지연값의 조정을 상대적으로 작은 범위 내에서 변화시키는 것이다. 다시말하면, 위상비교기(60)는 딜레이부(40A,40B)에 구비되는 코어스 딜레이의 지연 동작을 제어하기 위한 코어스신호(COARSE)와 미세딜레이의 지연 동작을 제어하기 위한 파인신호(FINE)를 출력하는 것이다. 코어스 딜레이와 미세딜레이는 전술한 바와 같이, 제1 딜레이부(40A)와 제2 딜레이부(40B)에 각각 구비되어 있다. 또한, 위상비교기(30)는 기준클럭(REFCLK)과 폴링 피드백클럭(FBCLKF)의 위상을 비교하여, 패스트 락킹동작이 필요할 경우에는 패스트 락킹신호(FM_PDOUTF)를 생성하고, 노멀 락킹동작이 필요할 경우에는 노멀락킹 신호(COARSEF, FINEF)를 생성한다.

듀티보정회로(80)는 제1 딜레이부(40A)와 제2 딜레이부(40B)에서 출력되는 클럭(MIXOUT_R, MIXOUT_F)의 듀티비를 보정하여 지연모델(70)로 출력한다. 지연모 델(80)은 듀티가 보정된 클럭(IFBCLKR,IFBCLKF)을 모델링된 값만큼 지연시켜 라이징 피드백 클럭과 폴링 피드백 클럭(FBCLKR,FBCLKF)을 생성한다. 여기서 모델링된 값은 시스템 클럭이 반도체 메모리 장치에 입력되어 데이터를 출력시키는 회로에 전달될 때까지의 지연시간을 모델링한 것이다. 출력드라이버(90)는 듀티가 보정된 클럭(IFBCLKR,IFBCLKF)을 이용하여 지연고정클럭(IRCLKDLL, IFCLKDLL)을 생성하여 출력한다. 데이터를 출력시키는 회로는 지연고정클럭(IRCLKDLL, IFCLKDLL)의 천이에 응답하여 데이터를 외부로 출력한다. 반도체 메모리 장치가 지연고정클럭(IRCLKDLL, IFCLKDLL)의 천이에 동기시켜 데이터를 외부로 출력하면, 시스템 클럭의 천이에 정확하게 동기되어 반도체 메모리 장치로부터 데이터가 외부로 출력되는 것처럼 보이게 된다.

도2는 도1에 도시된 딜레이부의 내부를 나타내는 회로도이다. 특히 딜레이부에 구비되는 단위딜레이를 나타내는 것이다. 딜레이부는 다수의 단위딜레이부를 체인 형태로 구비하여 모드제어부의 제어에 따라 입력되는 클럭신호를 지연시켜 출력한다.

도2를 참조하여 살펴보면, 단위딜레이부는 낸드게이트(41)와, 저항(R1)과, 낸드게이트(42)와, 저항(R2)을 구비한다. 낸드게이트(41)은 한쪽 입력을 하이레벨로 입력받고 나머지 입력으로 앞단의 단위딜레이에서 전달되는 신호를 반전하여 전달한다. 낸드게이트(42)는 한족 입력이 하이레벨로 묶여져 있는 있는 상황에서 저항(R1)을 통해 전달된 신호를 반전하여 전달하는 역할을 한다. 지연고정동작을 통해 지연고정된 클럭이 출력되는 동안에 전원전압의 변동이나 주변상황의 변화등으 로 지연고정된 클럭의 지연값을 조절해야 하는 경우가 있다. 이 경우 다시 지연고정동작을 수행하여 지연고정된 클럭의 지연값을 조절해야 한다. 이에 본 발명은 지연고정된 클럭의 지연값을 효과적으로 조절할 수 있는 반도체 메모리 장치를 제안한다.

도3은 본 발명에 바람직한 실시예에 따른 반도체 메모리 장치의 회로도이다.

본 실시예에 다른 반도체 메모리 장치는 도1에 도시된 지연고정루프 회로와 같은 회로블럭을 구비하고, 단지 단위딜레이를 구성하는 회로를 다르게 구성한다.

도3에 도시된 바와 같이, 단위딜레이는 2개의 낸드게이트(410,420)와 2개의 저항(R3,R4)을 구비한다. 여기서 낸드게이트(420)을 구성하는 피모스트랜지스터(X)는 도2에서와는 달리 제어신호를 입력받도록 되어 있다. 제어신호(Control signal)에 따라 저항(R4)을 통해 출력되는 신호의 지연값을 조절할 수 있는 것이다. 따라서 본 실시예에 따른 반도체 메모리 장치는 지연고정루프 회로에 구비되는 딜레이부의 각 단위딜레이에서 출력신호(OUT)의 지연값을 조절 할 수 있게 되는 것이다.

따라서 지연고정동작이 완료되어 지연고정된 클럭이 출력되는 도중에 전원전압의 변동등으로 지연고정된 클럭의 지연값을 조절해야 했을 때, 단위딜레이에서 출력되는 출력신호의 지연값을 조절함으로 쉽게 지연고정된 클럭의 지연값을 조절 할 수 있는 것이다.

도4는 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치의 회로도이다.

도4에 도시된 바와 같이, 제2 실시예에 따른 반도체 메모리 장치는 지연고정 루프 회로의 단위딜레이를 2개의 낸드게이트와, 2개의 저항으로 구성하되, 뒷 단의 낸드게이트를 이루는 피모스트랜지스터(Y)는 양측단을 전원전압단(VDDLI)에 연결하고, 게이트도 전원전압단(VDDLI)에 연결하는 것이다. 따라서 피모스트랜지스터(Y)는 전원전압의 변동에 대해 단위딜레의 동작을 안정화시키는 캐패시터 역할을 할 수 있는 것이다. 단위딜레이의 피모스트랜지스터(Y)는 사이즈가 크지 않지만, 일반적으로 지연고정루프 회로의 단위딜레이는 40개 이상이 구비되기 때문에, 각 단위딜레이마다 하나의 피모스트랜지스터가 캐패시터 역할을 하게 되면, 딜레이부의 동작을 전원전압의 변동에 둔감하게 할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 지연고정루프 회로에 구비되는 딜레이부의 단위딜레이의 지연값을 용이하게 조절할 수 있다.

본 발명에 의해서 지연고정루프 회로에 구비되는 딜레이부의 단위딜레이의 동작이 전원전압의 변동에 둔감해져, 지연고정된 클럭을 만드는데 더 용이해졌다.

Claims (2)

1. 다수의 단위딜레이를 구비하는 딜레이부와, 시스템클럭을 입력받아 상기 딜레이부에 있는 다수의 단위딜레이를 이용하여 지연고정된 클럭을 생성하는 지연고정동작 회로를 구비하며,

   상기 단위딜레이부는

   앞단의 단위딜레이부에서 전달되는 신호를 지연시키기 위한 지연수단;

   상기 지연수단의 출력을 게이트로 입력받아 출력단을 풀업시키기 위한 제1 피모스트랜지스터;

   게이트로 제어신호를 입력받으며, 일측과 타측이 상기 출력에 접속된 제2 피모스트랜지스터;

   게이트로 상기 지연수단의 출력을 입력받아 상기 출력단을 풀다운시키기 위한 제1 앤모스트랜지스터; 및

   게이트로 전원전압을 입력받으며, 상기 출력단을 풀다운시키기 위해 상기 제2 앤모스트랜지스터와 직렬로 연결된 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
2. 다수의 단위딜레이를 구비하는 딜레이부와, 시스템클럭을 입력받아 상기 딜레이부에 있는 다수의 단위딜레이를 이용하여 지연고정된 클럭을 생성하는 지연고 정동작 회로를 구비하며,

   상기 단위딜레이부는

   앞단의 단위딜레이부에서 전달되는 신호를 지연시키기 위한 지연수단;

   상기 지연수단의 출력을 게이트로 입력받아 출력단을 풀업시키기 위한 제1 피모스트랜지스터;

   게이트로 접지전압을 입력받으며, 일측과 타측이 상기 출력에 접속된 제2 피모스트랜지스터;

   게이트로 상기 지연수단의 출력을 입력받아 상기 출력단을 풀다운시키기 위한 제1 앤모스트랜지스터; 및

   게이트로 전원전압을 입력받으며, 상기 출력단을 풀다운시키기 위해 상기 제2 앤모스트랜지스터와 직렬로 연결된 제2 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.

Images