KR100903381B1 - 반도체 메모리 장치 및 그의 구동 방법 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 칩셋에서 전달되는 외부 어드레스 신호를 안정성 및 신뢰성 높게 받아들이는 반도체 메모리 장치 및 그 구동 방법에 관한 것이다. 이를 위해 본 발명은, 칩셋으로부터 전송된 어드레스 신호를 인가받기 위한 다수의 어드레스 핀과, 상기 칩셋으로부터 전송된 어드레스 스트로브 신호 - 상기 어드레스 신호의 에코 신호임 - 를 인가받기 위한 어드레스 스트로브 핀을 구비하는 반도체 메모리 장치를 제공한다.
어드레스 핀, 에코 신호, 어드레스 신호, 스트로브, 칩셋

Description

반도체 메모리 장치 및 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME}
도 1은 종래기술에 따른 시스템(system)의 외부 어드레스 신호의 전달 경로를 나타낸 도면.
도 2는 일반적인 라이트 데이터의 전송 경로를 나타낸 블록도.
도 3은 본 발명의 일실시예에 따른 시스템(system)의 어드레스 신호의 전달 경로를 나타낸 도면.
도 4는 도 3의 디램에서 내부 어드레스 신호를 생성하는 내부 어드레스 신호 생성회로를 나타낸 블록도.
도 5는 도 4의 래치부를 나타낸 회로도.
도 6은 어드레스 스트로브 신호를 입력받기 위한 패드를 구비하는 디램 칩(chip)을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 버퍼부 102 : 래치부
103 : 다중화부 104 : 디코딩부
105 : 로우 디코더 106 : 컬럼 디코더
107 : 워드라인 108 : YI 트랜지스터
109 : 내부 어드레스 신호 생성회로
110 : 메모리셀
본 발명은 반도체 설계 기술에 관한 것으로, 특히 칩셋에서 전달되는 외부 어드레스 신호를 안정성 및 신뢰성 높게 받아들이는 반도체 메모리 장치 및 그 구동 방법에 관한 것이다.
반도체 메모리 장치에 있어서, 외부에서 인가되는 어드레스 신호, 커맨드 신호 또는 데이터의 입력시에 셋업/홀드타임(setup/hold time)이 규정되어 진다. 이들 외부 신호들의 입력시에 외부클럭(이하 클럭이라 칭함)을 기준으로 일정시간 전에 입력되어야 안정적으로 래치되고, 또한 클럭을 기준으로 일정시간동안 레벨을 유지하여야 정확하게 인식되어진다. 이때, 외부 신호들이 클럭을 기준으로 일정시간전에 인가되어지는 시간을 셋업타임이라 하고, 외부 신호들이 클럭을 기준으로 일정시간유지되는 시간을 홀드타임이라 한다.
한편, 대표적인 반도체 메모리 장치인 디램(DRAM)과 그에게 상기와 같은 외부신호를 전달하는 칩셋(chipset) 사이에는 클럭을 기준으로 전달/동작하게 된다.
도 1은 종래기술에 따른 시스템(system)의 외부 어드레스 신호의 전달 경로를 나타낸 도면이다.
도 1을 참조하면, 종래기술에 따른 시스템의 외부 어드레스 신호의 전달 경로(ADDPATH)는 칩셋(CHIPSET)에서 디램(DRAM)으로 향하고, 클럭 전달 경로(CLKPATH1)는 클럭발생기(CLK)에서 디램(DRAM)으로 향한다. 또한, 다른 클럭 전달 경로(CLKPATH2)로써, 클럭발생기(CLK)에서 칩셋(CHIPSET)으로 향하여 두 장치(CHIPSET, DRAM)를 클럭(CLK)으로 동기시킨다.
그런데, 도면을 참조하면, 클럭 전달 경로(CLKPATH1)와 외부 어드레스 신호의 전달 경로(ADDPATH)가 동일한 경로가 아님을 알 수 있다.
즉, 클럭 전달 경로(CLKPATH1)와 외부 어드레스 신호의 전달 경로(ADDPATH)가 다름으로 인해 고속동작하는 디램(DRAM)의 신뢰성 및 안정성이 열화되는 문제점을 야기시킬 수 있는 것을 의미한다.
다시 말해, 디램(DRAM)에서 상기 클럭 - 외부 어드레스 신호와 로딩차에 의해 지연된 클럭 - 으로 내부 어드레스 신호를 래치할 시에, 상기 클럭을 기준으로 셋업타임이 충분하지 못하여 디코딩된 외부 어드레스 신호를 올바르게 래치하지 못함으로 인해 상술과 같은 열화가 발생되는 것이다.
상기 예시는 클럭의 전송 경로(CLKPATH1)가 외부 어드레스 신호의 전송 경로(ADDPATH)보다 길어서 상기 클럭이 지연되었을 경우 - 여기서 지연은 정상적으로 클럭이 디코딩된 외부 어드레스 신호를 래치할 경우를 기준으로 함 - 를 예로 설명하였으나, 반대로 외부 어드레스 신호의 전송 경로(ADDPATH)가 클럭의 전송 경 로(CLKPATH1)보다 긴 경우에도 고속동작하는 디램(DRAM)의 신뢰성 및 안정성이 열화되는 문제점을 야기시킨다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 칩셋에서 전달되는 외부 어드레스 신호를 안정성 및 신뢰성 높게 받아들이는 반도체 메모리 장치 및 그 구동 방법을 제공하는 것을 제1 목적으로 한다.
그리고, 칩셋에서 전달되는 외부 어드레스 신호를 마찬가지로 칩셋에서 전달되는 어드레스 스트로브 신호로 동기시켜 상기 외부 어드레스 신호를 입력받는 반도체 메모리 장치 및 그 구동 방법을 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 칩셋으로부터 전송된 어드레스 신호를 인가받기 위한 다수의 어드레스 핀과, 상기 칩셋으로부터 전송된 어드레스 스트로브 신호 - 상기 어드레스 신호의 에코 신호임 - 를 인가받기 위한 어드레스 스트로브 핀을 구비하는 반도체 메모리 장치를 제공한다.
그리고, 칩셋으로부터 전송된 어드레스 신호를 인가받기 위한 다수의 어드레스 입력수단, 상기 칩셋으로부터 전송된 어드레스 스트로브 신호 - 상기 어드레스 신호의 에코 신호임 - 를 인가받기 위한 어드레스 스트로브 입력수단, 상기 어드레스 스트로브 입력수단으로부터 출력되는 어드레스 스트로브 신호에 응답하여 상기 어드레스 신호를 래치하기 위한 어드레스 래칭수단을 구비하는 반도체 메모리 장치를 제공한다.
마지막으로, 칩셋으로부터 전송되는 어드레스 신호와 어드레스 스트로브 신호 - 상기 어드레스 신호의 에코 신호임 - 를 인가받는 단계 및 상기 어드레스 스트로브 신호에 응답하여 상기 어드레스 신호를 래치하는 단계를 포함하는 반도체 메모리 장치의 구동 방법을 제공한다.
대표적인 반도체 메모리 장치인 디램은 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 이와 같이 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 디램이 등장되었다.
처음 제안된 것은 디램의 외부로 부터의 클럭의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 디램이다.
그러나 SDR 동기식 디램 역시, 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클럭 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 디램이 제안되었다.
디디알 동기식 디램의 각 데이터 입/출핀에서는 외부에서 입력되는 클럭의 상승 에지(rising edge)와 하강 에지 (falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 디램에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 디램에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.
만약 클럭의 주기(cycle)가 10ns 정도라면 상승 및 하강시의 시간(약 0.5×4=2ns)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 디램의 내부에서 수행하기에 역부족이므로, 디램은 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입/출력시키고, 실질적으로 디램 내부에서는 클럭의 한쪽에지에 동기되는 두 개의 데이터를 병렬로 처리하게 된다.
따라서 디램에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 억세스 방식이 필요하다.
이를 위하여 디디알 디램의 데이터 입력버퍼는 상승에지 및 하강에지에 동기된 2비트(bit)의 데이터를 프리패치하고, 이를 메인클럭의 상승에지에 짝수데이터 또는 홀수데이터로 동기시켜 내부 코어영역으로 전달하고 있다.
그러나 중앙처리 장치등이 더 고속화되면서 디램을 더 고속으로 동작시켜야 하는 요구가 생겼는데, 이를 위해서 4비트의 데이터를 프리패치하여 디램의 내부로 전달하는 4비트를 프리패치하는 데이터 입력버퍼가 제안되었다.
한편, 데이터 입/출력의 정확한 타이밍을 구현하기 위해 데이터를 입력받을 때 디램 외부의 중앙처리 장치(CPU)나 메모리 콘트롤러(controller)인 칩셋에서 데이터신호와 함께 데이터 스트로브(data strobe) 신호가 함께 입력된다.
도 2는 일반적인 라이트 데이터의 전송 경로를 나타낸 블록도이다.
도 2를 참조하면, 라이트 데이터(DQIN)는 DQ부(25) - 버퍼(buffer)부(20), 래치(latch)부(21), 다중화(multiplexer)부(22) 및 출력부(23)를 포함. - , 글로벌 입/출력 라인(GWIO), 라이트 드라이버(24, write driver), 로컬 입/출력 라인(LIO) 및 비트라인(bit line)을 통해 메모리 셀에 전달된다.
여기서 DQ부(25) 내의 버퍼부(20)는 외부에서 전달되는 라이트 데이터(DQIN)와 디램의 내부동작 레벨간을 완충하는 역할을 하는 장치이고, 래치부(21)는 버퍼링된 라이트 데이터(DQIN)를 데이터 스트로브 신호(DS)로 래치하는 장치이다.
그리고, 다중화부(22)는 래치된 라이트 데이터(DQIN)를 라이트 어드레스 신호(write address signal)로 매칭(matching)시켜주는 장치이고, 출력부(23)는 글로벌 입/출력 라인(GWIO)에 라이트 데이터(DQIN)를 전달하기 위한 장치이다.
여기서, 도 2의 파형도를 참조하면, 데이터 스트로브 신호(DS)에 응답하여 라이트 데이터(DQIN)를 래치하는 것을 알 수 있다.
본 발명은 위와 같은 데이터 입/출력의 정확한 타이밍을 구현하기 위한 데이터 전달 방식을 디램과 칩셋간의 어드레스 신호 전달 방식에 적용한 것으로써, 디램이 어드레스 신호 입/출력의 정확한 타이밍을 구현하기 위해, 어드레스 신호를 입력받을 때, 디램 외부의 칩셋에서 어드레스 신호와 함께 어드레스 스트로 브(command strobe) 신호를 입력 받는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 시스템(system)의 어드레스 신호의 전달 경로를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 시스템의 어드레스 신호의 전달 경로(ADDPATH)는 칩셋(CHIPSET)에서 디램(DRAM)으로 향하고, 클럭 전달 경로(CLKPATH1)는 클럭발생기(CLK)에서 디램(DRAM)으로 향한다. 또한, 다른 클럭 전달 경로(CLKPATH2)로써, 클럭발생기(CLK)에서 칩셋(CHIPSET)으로 향하여 두 장치(CHIPSET, DRAM)를 클럭으로 동기시킨다.
여기서, 칩셋(CHIPSET)은 어드레스 신호와 함께 어드레스 스트로브 신호를 출력한다.
어드레스 스트로브 신호는 칩셋(CHIPSET)과 디램(DRAM)간의 어드레스 신호 전달에 있어서, 어드레스 신호 입/출력의 정확한 타이밍을 구현하기 위해 생성되는 신호이다.
그리고, 어드레스 신호의 전달 경로(ADDPATH)와 어드레스 스트로브 신호의 전달 경로(ASPATH)는 동일한 로딩(loading)을 갖는다. 이와 같이 동일한 로딩을 통해 전달되는 어드레스 신호와 어드레스 스트로브 신호에 의해 시스템의 어드레스 신호 입/출력의 정확한 타이밍을 구현할 수 있다.
도 4는 도 3의 디램에서 내부 어드레스 신호를 생성하는 내부 어드레스 신호 생성회로를 나타낸 블록도이다.
도 4를 참조하면, 본 발명이 일실시예에 따른 디램의 내부 어드레스 신호 생성회로(109)는 버퍼부(101), 래치부(102), 다중화부(103) 및 디코딩부(104)를 포함한다. 그리고, 도시되지는 않았지만, 상기 칩셋으로부터 전송된 어드레스 스트로브 신호(AS) - 상기 어드레스 신호(ADDIN)의 에코 신호임 - 를 인가받기 위한 어드레스 스트로브 신호 입력부를 더 포함한다. 여기서 어드레스 스트로브 입력부는 어드레스 스트로브 신호를 버퍼링하기 위한 버퍼인 것이 바람직하다.
각 구성요소를 자세하게 설명하면, 버퍼부(101)는 외부 어드레스 신호(ADDIN)를 인가받기 위해 다수개로 구비된 어드레스 입력 장치로써, 외부 어드레스 신호(ADDIN)와 디램의 내부동작 레벨간을 완충하는 역할을 하는 장치이고, 래치부(102)는 버퍼링된 외부 어드레스 신호(ADDIN)를 어드레스 스트로브 신호(AS)로 래치하기 위한 장치이다.
그리고, 다중화부(103)는 래치된 복수개의 외부 어드레스 신호(ADDIN)들을 각각의 어드레스 정보로 매칭시켜주는 장치이다.
끝으로, 디코딩부(104)는 로우 디코더(105)와 컬럼 디코더(106)를 포함한다. 로우 디코더(105)는 액티브(active) 동작에서 해당 워드라인(107, word line)을 선택할 수 있게 외부 어드레스 신호(ADDIN)를 디코딩하는 장치이고, 컬럼 디코더(106)는 리드/라이트(read/write) 동작에서 해당 YI 트랜지스터(108) - 비트라인 과 세그먼트 입/출력 라인을 연결하는 트랜지스터로써, 컬럼 선택 회로에 해당한다. - 를 선택할 수 있게 외부 어드레스 신호(ADDIN)를 디코딩하는 장치이다.
본 발명의 내부 어드레스 신호 생성회로는 어드레스 스트로브 신호(AS)에 응답하여 외부 어드래스 신호(ADDIN)를 입력받는다. 이는 외부에서 전달되는 클럭에 응답하여 외부 어드레스 신호를 입력받던 종래와 달리 외부 어드레스 신호(ADDIN)와 동일 로딩을 통해 전달되는 어드레스 스트로브 신호(AS)에 응답하여 외부 어드레스 신호(ADDIN)를 입력받는 것을 의미한다.
즉, 도 1에서와 같이 클럭발생기(CLK)와 디램(DRAM)간의 클럭 전송 경로(CLKPATH1)와 칩셋(CHIPSET)과 디램(DRAM)간의 어드레스 신호 전송 경로(ADDPATH)가 다름으로 인해 클럭과 외부 어드레스 신호간의 스큐(skew)가 발생되는 문제점을, 디램(DRAM)이 외부 어드레스 신호(ADDIN)와 동일 로딩을 통해 전달되는 어드레스 스트로브 신호(AS)에 응답하여 외부 어드레스 신호(ADDIN)를 입력받으므로써 해결하는 것이다.
도 5는 도 4의 래치부(102)를 나타낸 회로도이다. 여기서 래치부(102)는 종래에 클럭에 응답하여 외부 어드레스 신호를 래치하는 회로와 유사하므로, 회로적 구조의 설명은 생략한다.
도 5를 참조하면, 래치부(102)의 동작은 우선, 어드레스 스트로브 신호(AD)가 논리레벨 로우 - 비활성 - 일때, 3개의 피모스 트랜지스터(P3~P5)가 턴온(turn on)된다. 이에 응답하여 어드레스 신호(ADDIN)를 출력하기 위한 두 개의 트랜지스터(P6, N6)가 동작하지 않아서 래치부(102)는 출력신호를 내보내지 않는다.
여기서 어드레스 스트로브 신호(AS)가 논리레벨 로우인 경우는 외부 어드레스 신호(ADDIN)가 디램에 인가되지 않는 상태를 의미한다. 반대로 어드레스 스트로브 신호(AS)가 논리레벨 하이일 경우에는 외부 어드레스 신호(ADDIN)가 디램에 인가되는 상태를 의미한다.
이어서, 논리레벨 로우였던 어드레스 스트로브 신호(AS)가 논리레벨 하이로 천이되어 인에이블용 엔모스 트랜지스터(N1)를 턴온시킨다. 그리고, 상기 3개의 피모스 트랜지스터(P3~P5)는 턴오프(turn off)된다. 또한, 외부에서 어드레스 신호(ADDIN)가 입력된다.
이와 같은 상황에 응답하여 외부 어드레스 신호(ADDIN)를 출력하기 위한 두 개의 트랜지스터(P6, N6)가 동작하여 외부 어드레스 신호(ADDIN')를 래치 및 출력한다.
결국, 어드레스 스트로브 신호(AS)가 논리레벨 로우에서 하이로 바뀌는 시점에서 외부 어드레스 신호(ADDIN)는 래치 및 출력되는 것이다.
도 6은 어드레스 스트로브 신호를 입력받기 위한 패드를 구비하는 디램 칩(chip)을 나타낸 도면이다.
도 6을 참조하면, 디램 칩은 외부 뱅크 선택 신호(BA0, BA1)를 입력받기 위한 패드(BAPAD)와 외부 어드레스 신호(ADDIN1~ADDIN12)를 입력받기 위한 패드(APAD)와 어드레스 스트로브 신호(AS)를 입력받기 위한 패드(ASPAD)를 구비함을 볼 수 있다.
이 패드들(APAD, ASPAD)은 각각에 대응되는 핀(pin)과 와이어 본딩되어 외부 에서 전달되어 지는 외부 어드레스 신호(ADDIN1~ADDIN12) 및 어드레스 스트로브 신호(AS)와 같은 외부 신호를 받아 들인다.
본 발명의 일실시예를 정리해 보면, 디램 입장에서 외부에서 인가되는 클럭의 전송 경로와 외부 어드레스 신호의 전달 경로의 경로차에 의해 클럭과 외부 어드레스 신호간 스큐가 발생되던 문제점을, 외부 어드레스 신호를 출력하는 칩셋에서 상기 외부 어드레스 신호를 동기시키기 위한 어드레스 스트로브 신호를 함께 출력 - 동일 경로를 통해 - 하므로써, 위와 같은 문제점을 해결한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 전술한 실시예에서 래치부(102)는 여타의 논리회로를 통해 구현할 수 있음은 자명한 것임을 알 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명은 칩셋에서 전달되는 외부 어드레스 신호를 마찬가지로 칩셋에서 전달되는 어드레스 스트로브 신호로 동기시켜 상기 외부 어드레스 신호를 입력받는다.
따라서, 칩셋에서 전달되는 외부 어드레스 신호를 안정성 및 신뢰성 높게 입력 받을 수 있어서, 안정성 및 신뢰성이 향상된 반도체 메모리 장치를 획득할 수 있는 효과를 갖는다.

Claims (9)

  1. 칩셋으로부터 전송된 어드레스 신호를 인가받기 위한 다수의 어드레스 핀과,
    상기 칩셋으로부터 전송된 어드레스 스트로브 신호 - 상기 어드레스 신호의 에코 신호임 - 를 인가받기 위한 어드레스 스트로브 핀
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    컬럼 어드레스 스트로브 신호 및 로우 어드레스 스트로브 신호를 포함하는 복수의 커맨드 신호를 입력받기 위한 복수의 커맨드 핀을 더 구비하는 반도체 메모리 장치.
  3. 칩셋으로부터 전송된 어드레스 신호를 인가받기 위한 다수의 어드레스 입력수단;
    상기 칩셋으로부터 전송된 어드레스 스트로브 신호 - 상기 어드레스 신호의 에코 신호임 - 를 인가받기 위한 어드레스 스트로브 입력수단;
    상기 어드레스 스트로브 입력수단으로부터 출력되는 어드레스 스트로브 신호에 응답하여 상기 어드레스 신호를 래치하기 위한 어드레스 래칭수단;
    을 구비하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    래치된 어드레스 신호를 로우 어드레스 신호와 컬럼 어드레스 신호로 다중화하기 위한 다중화수단; 및
    상기 다중화수단으로부터 출력되는 상기 로우 어드레스 신호 및 상기 컬럼 어드레스 신호를 디코딩하여 내부 어드레스 신호를 생성하기 위한 어드레스 디코딩수단
    을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 어드레스 입력수단은 상기 어드레스 신호를 버퍼링하기 위한 버퍼인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 어드레스 스트로브 입력수단은 상기 어드레스 스트로브 신호를 버퍼링하기 위한 버퍼인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서,
    상기 어드레스 디코딩수단은,
    상기 다중화수단으로 부터 출력된 로우 어드레스 신호를 디코딩하기 위한 로우 디코더; 및
    상기 다중화수단으로 부터 출력된 컬럼 어드레스 신호를 디코딩하기 위한 컬럼 디코더
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 칩셋으로부터 전송되는 어드레스 신호와 어드레스 스트로브 신호 - 상기 어드레스 신호의 에코 신호임 - 를 인가받는 단계; 및
    상기 어드레스 스트로브 신호에 응답하여 상기 어드레스 신호를 래치하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  9. 제8항에 있어서,
    래치된 어드레스 신호를 로우 어드레스 신호 및 컬럼 어드레스 신호로 다중화하는 단계; 및
    다중화하여 출력된 로우 어드레스 신호 및 컬럼 어드레스 신호를 디코딩하여 내부 어드레스 신호를 생성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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