KR100670656B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 데이터의 출력드라이버의 인에이블 구간을 안정적으로 확보하여 출력되는 모든 데이터가 안전하게 외부로 출력될 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 클럭신호의 라이징에지와 폴링에지에 동기시켜 데이터를 출력시키는 반도체 메모리 장치에 있어서, 상기 클럭신호의 라이징에지에 동기된 데이터의 출력을 인에이블시키기 위한 제1 인에이블 신호의 활성화상태에 응답하여 감지노드를 제1 논리레벨로 천이시키기 위한 제1 입출력제어부; 상기 제1 인에이블 신호 및 상기 클럭신호의 폴링에지에 동기된 데이터의 출력을 인에이블시키기 위한 제2 인에이블 신호의 디스에이블상태에 인에이블되어, 지연고정루프에서 출력되는 지연고정된 클럭신호에 응답하여 상기 감지노드를 제2 논리레벨로 천이시키기 위한 제2 입출력제어부; 상기 감지노드의 천이상태에 대응하는 입출력제어신호를 출력하기 위한 입출력제어신호 출력부; 및 상기 입출력제어신호의 제1 논리레벨에 응답하여 활성화되어 메모리 코어영역에서 전달된 데이터를 출력하기 위한 데이터 출력드라이버를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 싱크러너스, 어싱크러너스, 딜레이, 데이터 출력버퍼.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEIVCE}
도1은 반도체 메모리 장치의 데이터 출력부를 나타내는 블럭구성도.
도2는 도1에 도시된 입출력제어부를 종래기술에 의해 나타내는 회로도.
도3은 도1과 도2에 도시된 메모리 장치의 동작을 나타내는 파형도.
도4와 도5는 도2에 도시된 입출력제어부의 문제점을 나타내는 파형도.
도6은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.
도7은 도6에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
I1 ~ I10 : 인버터
ND1,ND2 : 낸드게이트
NOR1 : 노어게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터를 입출력시키기 위한 입출력 제어부에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
도1은 반도체 메모리 장치의 데이터 출력부를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 데이터 입출력패드(DQ PAD)로 부터 전달되는 데 이터 신호를 메모리 코어영역으로 전달하기 위한 데이터 입력버퍼(10)와, 메모리 코어영역으로 부터 전달되는 데이터를 데이터 입출력패드(DQ PAD)로 전달하기 위한 데이터 출력드라이버(20)과, 데이터의 입출력 타이밍에 따라 데이터 입력버퍼(10)과 데이터 출력드라이버(20)를 제어하는 입출력제어부(30)을 구비한다.
도2는 도1에 도시된 입출력제어부를 종래기술에 의해 나타내는 회로도이다.
도2를 참조하여 살펴보면, 입출력제어부(30)는 라이징데이터의 출력을 인에이블시켜 주는 제어신호(ROUTEN)와, 지연고정루프에서 출력되는 제어신호(RCLK_DLL)를 조합하는 신호조합부(31)와, 신호조합부(31)에서 조합된 결과를 래치하고, 래치된 신호를 입출력제어신호(OUTOFF)로 출력하는 출력부(32)를 구비한다.
도3은 도1과 도2에 도시된 메모리 장치의 동작을 나타내는 파형도이다.
이하에서 도1 내지 도3을 참조하여 종래기술에 의한 메모리장치의 동작을 살펴본다.
반도체 메모리 장치는 일반적으로 데이터 패드의 수를 줄이기 위해 입력핀과, 출력핀을 공유하여 사용하고 있다. 따라서 데이터를 입력하기 위해서는 데이터 출력드라이버를 디스에이블시켜야 하고, 데이터를 출력시키기 위해서는 데이터 입력버퍼를 디스에이블시켜야 한다.
이를 제어하기 위해 필요한 제어신호가 입출력제어신호(OUTOFF)이며, 데이터가 출력되는 동안 로우레벨로 디스에이블 상태를 유지하고, 데이터를 출력하지 않는 동안 하이레벨로 인에이블 상태를 유지하게 된다.
입출력제어신호(OUTOFF)를 만들기 위해서는 클럭신호의 라이징에지에 동기되 는 데이터를 출력하도록 하는 제어신호(ROUTEN)와 클럭신호의 라이징에 동기된 데이터와 외부 클럭과의 스큐를 보상하여 주기 위해 내부적으로 생성된 신호(RCLK_DLL)가 사용된다.
제어신호(ROUTEN)가 하이레벨로 천이되면, 입출력제어신호(OUTOFF)는 로우레벨로 천이되어 출력드라이버를 인에이블 상태로 만들며, 이후 제어신호(ROUTEN)는 로우레벨로 천이된 이후 n번째 클럭킹되는 제어신호(RCLK_DLL)에 따라 로우레벨로 천이된다.
제어신호(ROUTEN)가 로우레벨로 된 이후에도, 딜레이(33)에 의해 일정시간 지연된 이후에 로우레벨의 신호가 인버터(I1)의 출력단(ROUTENdb)에 전달되고, 그 타이밍 이후에야 클럭킹되어 입력되는 제어신호(RCLK_DLL)에 의해 입출력제어신호(OUTOFF)가 하이레벨로 디스에이블상태가 된다.
도4와 도5는 도2에 도시된 입출력제어부의 문제점을 나타내는 파형도이다. 계속해서 도4와 도5를 참조하여 종래기술에 의한 문제점을 살펴본다.
전술한 바대로 동작하려면 반드시 딜레이(33)에 의해 지연되는 시간이 클럭킹되는 제어신호(RCLK_DLL)의 펄스폭보다는 길어야 한다.
공정,동작전압, 온도등에 따라 딜레이(33)에 의해 지연되는 시간이 클럭킹되는 제어신호(RCLK_DLL)의 펄스폭보다 작다면, 도5에 도시된 바와 같이, 입출력제어신호(OUTOFF)가 예정된 시간보다 더 빨리 하이레벨로 되고, 그로 인해 데이터 출력드라이버의 디스에이블 타이밍이 빨리 된다.
따라서 도4에 도시된 바와 같이, 버스스길이에 따라 연이어서 출력되는 데이 터중 마지막 데이터는 충분히 출력되지 못하고, 출력되는 도중에 중단되는 경우가 생긴다.
이렇게 되면, 한번의 출력동작에서 출력되는 데이터중 마지막 부분의 데이터는 항상 제대로 출력되지 못하여 시스템에 중대한오류가 생길 수 있다.
본 발명은 종래기술에 의한 문제점을 해결하기 위해 제안 된 것으로, 데이터의 출력드라이버의 인에이블 구간을 안정적으로 확보하여 출력되는 모든 데이터가 안전하게 외부로 출력될 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 클럭신호의 라이징에지와 폴링에지에 동기시켜 데이터를 출력시키는 반도체 메모리 장치에 있어서, 상기 클럭신호의 라이징에지에 동기된 데이터의 출력을 인에이블시키기 위한 제1 인에이블 신호의 활성화상태에 응답하여 감지노드를 제1 논리레벨로 천이시키기 위한 제1 입출력제어부; 상기 제1 인에이블 신호 및 상기 클럭신호의 폴링에지에 동기된 데이터의 출력을 인에이블시키기 위한 제2 인에이블 신호의 디스에이블상태에 인에이블되어, 지연고정루프에서 출력되는 지연고정된 클럭신호에 응답하여 상기 감지노드를 제2 논리레벨로 천이시키기 위한 제2 입출력제어부; 상기 감지노드의 천이상태에 대응하는 입출력제어신호를 출력하기 위한 입출력제어신호 출력부; 및 상기 입출력제어신호의 제1 논리레벨에 응답하여 활성화되어 메모리 코어영역에서 전달된 데이터를 출력하기 위한 데이터 출력드라이버를 구비하는 반도체 메모리 장치를 제공한다.
본 발명은 종래에 데이터 입출력제어신호가 어싱크러너스(Asynchronous)딜레이를 사용하여 형성함으로서, 공정, 온도, 전압변화등에 의해 데이터 입출력제어신호가 충분한 구간동안 활성화되지 못해 에러가 발생하던 것을, 라이징에지에 동기된 데이터의 출력인에이블 신호와 폴링에지에 동기된 데이터의 출력인에이블 신호를 데이터 입출력제어신호의 활성화와 비활성화에 사용함으로서 데이터가 출력되는데 에러를 제거한 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도6은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 클럭신호의 라이징에지와 폴링에지에 동기시켜 데이터를 출력시키기 위해, 클럭신호의 라이징에지에 동기된 데이터의 출력을 인에이블시키기 위한 제1 인에이블 신호(ROUTEN)의 활성화상태에 응답하여 감지노드(X)를 로우레벨로 천이시키기 위한 제1 입출력제어부(310)와, 제1 인에이블 신호(ROUTEN) 및 클럭신호의 폴링에지에 동기된 데이터의 출력을 인에이블시키기 위한 제2 인에이블 신호(FOUTEN)의 디스에이블상태에 인에이블되어, 지연고정루프에서 출력되는 지연고정된 클럭신호(RCLK_DLL)에 응답하여 감지노드를 하이레벨로 천이시키기 위한 제2 입출력제어부(320)와, 감지노드(X)의 천이상태에 대응하는 입출력제어신호(OUTOFF)를 출력하기 위한 입출력제어신호 출력부(330)과, 입출력제어신호(OUTOFF)의 로우레벨에 응답하여 활성화되어 메모리 코어영역에서 전달된 데이터를 출력하기 위한 데이터 출력드라이버(도시 생략)를 구비한다.
또한 본 실시예에 따른 반도체 메모리 장치는 입출력제어신호(OUTOFF)의 하이레벨에 응답하여 활성화되어 외부에서 입력되는 데이터를 메모리 코어영역으로 전달하기 위한 데이터 입력버퍼를 더 구비한다.
제1 입출력제어부(310)는 제1 인에이블 신호(ROUTEN)를 버퍼링하여 전달하기 위한 버퍼(I6,I7)와, 버퍼(I6,I7)의 출력에 응답하여 감지노드(X)를 풀다운시키기 위한 모스트랜지스터(MN1)를 구비한다.
제2 입출력제어부(320)는 제1 인에이블 신호(ROUTEN)와 제2 인에에블 신호(FOUTEN)를 입력받는 노어게이트(NOR1)와, 노어게이트(NOR1)의 출력과 지연고정된 클럭신호(RCLK_DLL)를 입력받는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력에 응다하여 감지노드(X)를 풀업시키기 위한 모스트랜지스터(MP1)를 구비한다.
입출력제어신호 출력부(330)는 감지노드(X)에 인가되는 신호를 래치하기 위한 래치(I8,I9)와, 래치(I8,I9)에 래치된 신호를 반전하여 출력하기 위한 인버터(I10)를 구비한다.
도7은 도6에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이 하에서는 도6과 도7에 도시된 반도체 메모리 장치의 동작을 살펴본다.
먼저 제1 입출력제어부(310)로 입력되는 제1 인에이블 신호(ROUTEN)가 하이레벨로 인에이블 되면, 인버터(I6,I7)에 의해 버퍼링된 신호가 모스트랜지스터(MN1)를 턴온시켜 감지노드(X)를 풀다운시킨다. 이에 따라 입출력 제어신호(OUTOFF)는 로우레벨로 인에이블 상태가 된다.
이어서 데이터의 출력이 완료되고 나서 데이터 출력드라이버를 디스에이블 시켜야 할 경우, 제2 입출력제어부(320)은 제1 및 제2 인에이블신호(ROUTEN,FOUTEN)가 로우레벨로 디스에이블된 이후에, 즉, 노어게이트(NOR1)의 출력이 하이레벨로 된 이후에, 입력되는 지연고정된 신호(RCLK_DLL)가 하이레벨로 입력되면, 모스트랜지스터(MP1)이 턴온된다. 여기서 지연고정된 신호(RCLK_DLL)는 외부의 클럭신호와 내부에서 외부로 출력되는 데이터 신호의 스큐를 제거하기 위해 내부에 구비하게 되는 지연고정루프에서 출력되는 신호이다.
따라서 감지노드(X)가 풀업되고, 그로 인해 입출력 제어신호(OUTOFF)는 하이레벨로 디스에이블 상태가 된다. 입출력 제어신호(OUTOFF)가 디스에이블상태로 출력되면, 데이터 출력드라이버가 디스에이블 상태가 된다.
이상에서 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 데이터 입출력 제어신호가 활성화되고 비활성화되는데 있어서, 딜레이를 사용하지 않고, 제1 및 제2 인에이블신호(ROUTEN,FOUTEN)를 이용하고 있기 때문에, 데이터가 출력되는 도중에 데이터 출력드라이버가 디스에이블되는 경우가 없게 된다.
제1 및 제2 인에이블신호(ROUTEN,FOUTEN)는 각각 클럭신호의 라이징에지에 동기된 데이터와 폴링에지에 동기된 데이터가 출력될 수 있도록 제공되는 신호이며, 제2 인에이블신호(FOUTEN)는 제1 인에이블 신호(ROUTEN)보다 1/2 클럭만큼 뒤진 신호이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 데이터가 출력되는 구간동안 충분하게 데이터 출력드라이버가 활성화상태를 유지하고 있어, 버스트랭스 만큼의 모든 데이터가 안정적으로 외부로 출력될 수 있다.
따라서 본 발명에 의한 반도체 메모리 장치를 시스템에 적용하게 되면, 보다 신뢰성있는 시스템을 구축할 수 있다.

Claims (5)

  1. 클럭신호의 라이징에지와 폴링에지에 동기시켜 데이터를 출력시키는 반도체 메모리 장치에 있어서,
    상기 클럭신호의 라이징에지에 동기된 데이터의 출력을 인에이블시키기 위한 제1 인에이블 신호의 활성화상태에 응답하여 감지노드를 제1 논리레벨로 천이시키기 위한 제1 입출력제어부;
    상기 제1 인에이블 신호 및 상기 클럭신호의 폴링에지에 동기된 데이터의 출력을 인에이블시키기 위한 제2 인에이블 신호의 디스에이블상태에 인에이블되어, 지연고정루프에서 출력되는 지연고정된 클럭신호에 응답하여 상기 감지노드를 제2 논리레벨로 천이시키기 위한 제2 입출력제어부;
    상기 감지노드의 천이상태에 대응하는 입출력제어신호를 출력하기 위한 입출력제어신호 출력부; 및
    상기 입출력제어신호의 제1 논리레벨에 응답하여 활성화되어 메모리 코어영역에서 전달된 데이터를 출력하기 위한 데이터 출력드라이버
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 입출력제어신호의 제2 논리레벨에 응답하여 활성화되어 외부에서 입력되는 데이터를 메모리 코어영역으로 전달하기 위한 데이터 입력버퍼를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 입출력제어부는
    상기 제1 인에이블 신호를 버퍼링하여 전달하기 위한 버퍼; 및
    상기 버퍼의 출력에 응답하여 상기 감지노드를 풀다운시키기 위한 제1 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제2 입출력제어부는
    상기 제1 인에이블 신호와 상기 제2 인에에블 신호를 입력받는 노어게이트;
    상기 노어게이트의 출력과 상기 지연고정된 클럭신호를 입력받는 낸드게이트; 및
    상기 낸드게이트의 출력에 응답하여 상기 감지노드를 풀업시키기 위한 제2 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 입출력제어신호 출력부는
    상기 감지노드에 인가되는 신호를 래치하기 위한 래치; 및
    상기 래치에 래치된 신호를 반전하여 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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