KR100439033B1 - 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 데이터 리드 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 데이터 리드 방법을 공개한다. 이 장치는 온 타임 제어신호에 응답하여 데이터를 입력하고, 래치 클럭신호에 응답하여 입력된 데이터를 버퍼하고 래치하여 출력하는 데이터 출력버퍼, 기준이 되는 제1클럭신호를 발생하는 제1클럭신호 발생회로, 모드 설정시에 레이턴시 신호들을 설정하고 발생하는 레이턴시 신호 발생회로, 제1클럭신호를 입력하여 레이턴시 신호들에 따라 가변적인 제2클럭신호를 발생하는 제2클럭신호 발생회로, 제1클럭신호 및 레이턴시 신호들에 응답하여 래치 클럭신호를 발생하는 래치 클럭신호 발생회로, 및 제2클럭신호 및 레이턴시 신호들에 응답하여 온 타임 제어신호를 발생하는 온 타임 제어신호 발생회로로 구성되어 있다. 따라서, 동작 주파수가 변화하더라도 온 타임 제어신호가 래치 클럭신호보다 항상 앞서서 발생되도록 함으로써 데이터를 정확하게 출력할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 데이터 리드 방법{Semiconductor memory device and data read method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터를 정확하게 리드할 수 있는 반도체 메모리 장치 및 이 장치의 데이터 리드 방법에 관한 것이다.
종래의 더블 데이터 레이트(DDR; Double Data Rate) 반도체 메모리 장치는 내부의 지연 동기 루프에 의해서 발생되는 클럭신호에 응답하여 데이터 출력버퍼의 온 타임을 제어하는 온 타임 제어신호와 래치 타임을 결정하는 래치 클럭신호를 발생하게 된다.
그리고, 종래의 DDR 반도체 메모리 장치의 데이터 출력버퍼는 온 타임 제어신호가 발생된 후에 래치 클럭신호가 발생되어야만 입력되는 데이터를 정확하게 버퍼하고 래치하여 출력할 수 있다.
그런데, 종래의 DDR 반도체 메모리 장치의 데이터 출력버퍼는 저주파수 동작의 경우에는 온 타임 제어신호가 래치 클럭신호보다 먼저 발생됨으로 인해서 데이터를 정확하게 출력할 수 있으나, 고주파수 동작의 경우에는 래치 클럭신호가 온 타임 제어신호보다 먼저 발생됨으로써 데이터 리드 타임이 늦어지거나, 데이터가 리드될 수 없다는 문제가 있다.
이와같이 고주파수 동작의 경우에 래치 클럭신호가 온 타임 제어신호보다 먼저 발생되는 이유는 온 타임 제어신호는 주파수 변화에 따른 영향을 거의 받지 않고 발생되나, 래치 클럭신호는 주파수 변화에 가변적이어서 고주파수 동작의 경우에는 래치 클럭신호의 발생 시점이 앞당겨지기 때문이다.
본 발명의 목적은 고주파수 동작시에 정확하게 데이터를 리드할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 데이터 리드 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 온 타임 제어신호에 응답하여 데이터를 입력하고, 래치 클럭신호에 응답하여 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 데이터 출력버퍼, 기준이 되는 제1클럭신호를 발생하는 제1클럭신호 발생수단, 모드 설정시에 레이턴시 신호들을 설정하고 발생하는 레이턴시 신호 발생수단, 상기 제1클럭신호를 입력하여 상기 레이턴시 신호들에 따라 가변적인 제2클럭신호를 발생하는 제2클럭신호 발생수단, 상기 제1클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생수단, 및 상기 제2클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 온 타임 제어신호에 응답하여 데이터를 입력하고, 래치 클럭신호에 응답하여 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 데이터 출력버퍼, 외부로부터 인가되는 클럭신호에 응답하여 제1클럭신호를 발생하는 제1클럭신호 발생수단, 저주파수 동작의 경우에는 상기 제1클럭신호의 하강 엣지를 검출함에 의해서 발생되는 펄스신호를 제2클럭신호로 발생하고, 고주파수 동작의 경우에는 상기 제1클럭신호를 버퍼하고 지연한 신호를 상기 제2클럭신호로 발생하는 제2클럭신호 발생수단, 상기 제1클럭신호에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생수단, 및상기 제2클럭신호에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 온 타임 제어신호에 응답하여 입력되는 데이터를 입력하는 입력수단과, 래치 클럭신호에 응답하여 상기 입력수단으로부터 출력되는 데이터를 버퍼하고 래치하여 출력하는 버퍼 및 래치 수단을 구비한 데이터 출력버퍼, 외부로부터 인가되는 클럭신호에 응답하여 제1클럭신호를 발생하는 제1클럭신호 발생수단, 모드 설정시에 레이턴시 신호들을 설정하고 발생하는 레이턴시 신호 발생수단, 상기 레이턴시 신호들중 고주파수 동작을 나타내는 레이턴시 신호에 응답하여 상기 제1클럭신호의 하강 엣지를 검출함에 의해서 발생되는 펄스신호를 제2클럭신호로 발생하거나, 상기 레이턴시 신호들중 저주파수 동작을 나타내는 레이턴시 신호에 응답하여 상기 제1클럭신호를 버퍼하고 지연한 신호를 상기 제2클럭신호로 발생하는 제2클럭신호 발생수단, 상기 제1클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생수단, 및 상기 제2클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 리드 방법은 기준이 되는 제1클럭신호를 발생하는 제1클럭신호 발생단계, 상기 제1클럭신호를 입력하여 상기 레이턴시 신호들에 따라 가변적인 제2클럭신호를 발생하는 제2클럭신호 발생단계, 상기 제1클럭신호 및 레이턴시 신호들에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생단계, 및 상기 제2클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생단계를 구비하여, 상기 온 타임 제어신호에 응답하여 데이터 출력버퍼가 데이터를 입력하고, 상기 래치 클럭신호에 응답하여 상기 데이터 출력버퍼가 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 리드 방법의 제1형태는 외부로부터 인가되는 클럭신호에 응답하여 제1클럭신호를 발생하는 제1클럭신호 발생단계, 저주파수 동작의 경우에는 상기 제1클럭신호의 하강 엣지를 검출함에 의해서 발생되는 펄스신호를 제2클럭신호로 발생하고, 고주파수 동작의 경우에는 상기 제1클럭신호를 버퍼하고 지연한 신호를 상기 제2클럭신호로 발생하는 제2클럭신호 발생단계, 상기 제2클럭신호에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생단계, 및 상기 제1클럭신호에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생단계를 구비하여, 상기 온 타임 제어신호에 응답하여 데이터 출력버퍼가 데이터를 입력하고, 상기 래치 클럭신호에 응답하여 상기 데이터 출력버퍼가 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 리드 방법의 제2형태는 외부로부터 인가되는 클럭신호에 응답하여 제1클럭신호를 발생하는 제1클럭신호 발생단계, 레이턴시 신호들중 고주파수 동작을 나타내는 레이턴시 신호에 응답하여 상기 제1클럭신호의 하강 엣지를 검출함에 의해서 발생되는 펄스신호를 제2클럭신호로 발생하거나, 상기 레이턴시 신호들중 저주파수 동작을나타내는 레이턴시 신호에 응답하여 상기 제1클럭신호를 버퍼하고 지연한 신호를 상기 제2클럭신호로 발생하는 제2클럭신호 발생단계, 상기 제1클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생단계, 및 상기 제2클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생단계를 구비하여, 상기 온 타임 제어신호에 응답하여 데이터 출력버퍼가 데이터를 입력하고, 상기 래치 클럭신호에 응답하여 상기 데이터 출력버퍼가 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 것을 특징으로 한다.
도1은 종래의 DDR 반도체 메모리 장치의 데이터 리드 통로의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 데이터 출력버퍼의 일예의 구성을 나타내는 회로도이다.
도3은 도1에 나타낸 클럭신호 발생회로의 일예의 구성을 나타내는 것이다.
도4a, b는 도1에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도5는 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도6은 도5에 나타낸 클럭신호 발생회로의 실시예의 회로도이다.
도7은 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법을 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 DDR 반도체 메모리 장치의 데이터 리드 통로의 구성을 나타내는 블록도로서, 제1 및 제2메모리 뱅크들(10-1, 10-2), 센스 증폭기들(12-1, 12-2), 데이터 출력버퍼들(14-1, 14-2), 데이터 출력 드라이버(16), 지연 동기 루프(20), 래치 클럭신호(CLKDQF, CLKDQS) 발생회로(24), 클럭신호(CLK2) 발생회로(22), 레이턴시 신호(LAB) 발생회로(26), 온 타임 제어신호(PTRST) 발생회로(28), 및 모드 설정회로(30)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1메모리 뱅크(10-1)는 클럭신호의 상승천이에 응답하여 입력되는 데이터를저장하고 출력한다. 제2메모리 뱅크(10-2)는 클럭신호의 하강천이에 응답하여 입력되는 데이터를 저장하고 출력한다. 센스 증폭기(12-1)는 제1메모리 뱅크(10-1)로부터 출력되는 데이터를 증폭한다. 센스 증폭기(12-2)는 제2메모리 뱅크(10-2)로부터 출력되는 데이터를 증폭한다. 데이터 출력버퍼(14-1)는 온 타임 제어신호(PTRSTF)에 응답하여 센스 증폭기(12-1)의 출력신호를 입력하고, 래치 클럭신호(CLKDQF)에 응답하여 입력된 신호를 버퍼 및 래치하고 출력한다. 데이터 출력버퍼(14-2)는 온 타임 제어신호(PTRSTS)에 응답하여 센스 증폭기(12-2)의 출력신호를 입력하고, 래치 클럭신호(CLKDQS)에 응답하여 입력된 신호를 버퍼 및 래치하고 출력한다. 지연 동기 루프(20)는 클럭신호(CLK)를 입력하여 클럭신호들(CLK1F, CLK1S)을 발생한다. 클럭신호(CLK2) 발생회로(22)는 클럭신호들(CLK1F, CLK1F)을 입력하여 클럭신호들(CLK2F, CLK2S)을 발생한다. 래치 클럭신호(CLKDQF, CLKDQS) 발생회로(24)는 클럭신호들(CLK1F, CLK1S) 및 캐스 레이턴시 신호들(CL1.5, CL2, CL2.5, CL3)에 응답하여 래치 클럭신호들(CLKDQF, CLKDQS)을 발생한다. 레이턴시 신호(LAB) 발생회로(26)는 캐스 레이턴시 신호들(CL1.5, CL2, CL2.5, CL3) 및 클럭신호들(CLK2F, CLK2S)에 응답하여 레이턴시 신호(LAB)를 발생한다. 온 타임 제어신호(PTRST) 발생회로(28)는 클럭신호들(CLK2F, CLK2S)에 응답하여 레이턴시 신호(LAB)를 입력하여 온 타임 제어신호들(PTRSTF, PTRSTS)를 발생한다. 모드 설정회로(30)는 모드 설정 동작시에 어드레스 입력 핀(미도시)으로부터 인가되는 캐스 레이턴시 신호들(CL1.5, CL2, CL2.5, CL3)을 입력한다.
도2는 도1에 나타낸 데이터 출력버퍼의 일예의 구성을 나타내는 회로도로서,입력회로(14-11)와 버퍼 및 래치회로(14-12)로 구성된 데이터 출력버퍼(14-1)와, 입력회로(14-21)와 버퍼 및 래치회로(14-22)로 구성된 데이터 출력버퍼(14-2)로 구성되어 있다.
입력회로(14-11)는 인버터(I1), NOR게이트(NOR1), 및 NAND게이트(NA1)로 구성되고, 버퍼 및 래치회로(14-12)는 인버터(I3), NAND게이트들(NA2, NA3), NOR게이트들(NOR2, NOR3), PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2), 및 인버터들(I5, I6)로 구성된 채리(L1)로 구성되어 있다. 입력회로(14-21)는 인버터(I2), NOR게이트(NOR4), 및 NAND게이트(NA4)로 구성되고, 버퍼 및 래치회로(14-22)는 인버터(I4), NAND게이트들(NA5, NA6), NOR게이트들(NOR5, NOR6), PMOS트랜지스터들(P3, P4), NMOS트랜지스터들(N3, N4), 및 인버터들(I7, I8)로 구성된 래치(L2)로 구성되어 있다.
도2에 나타낸 회로의 데이터 출력버퍼들(14-1, 14-2) 각각은 1비트의 데이터(DOF, DOS)를 입력하여 버퍼하는 회로를 나타낸 것이다.
도2에 나타낸 회로의 데이터 출력버퍼(14-1)와 데이터 출력버퍼(14-2)의 구성은 서로 동일하므로 하나의 데이터 출력버퍼(14-1)의 동작에 대해서만 설명하기로 한다.
"하이"레벨의 온 타임 제어신호(PTRSTF)가 인가되면, NOR게이트(NOR1)는 데이터(DOF)를 반전하여 출력하고, NAND게이트(NA1)는 데이터(DOF)를 반전하여 출력한다. 만일, 데이터(DOF)가 "하이"레벨이라면, NOR게이트(NOR1)는 "로우"레벨의 신호를 발생하고, NAND게이트(NA1)는 "로우"레벨의 신호를 발생한다. 그러면, NAND게이트들(NA2, NA3)은 "하이"레벨의 신호를 발생한다. 따라서, PMOS트랜지스터들(P1, P2)은 오프된다. 이 경우에, 클럭신호(CLKDQF)가 "하이"레벨이면 NOR게이트들(NOR2, NOR3)은 "하이"레벨의 신호를 발생한다. 따라서, NMOS트랜지스터들(N1, N2)이 온되어 "로우"레벨의 신호를 발생한다. 래치들(L1, L2)은 "로우"레벨의 신호를 반전하고 래치하여 "하이"레벨의 신호들(DOP, DON)을 발생한다. 클럭신호(CLKDQF)가 "로우"레벨이면 NAND게이트들(NA2, NA3)은 "하이"레벨의 신호를 발생하고, NOR게이트들(NOR2, NOR3)은 "로우"레벨의 신호를 발생한다. 따라서, PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2)이 모두 오프되고 래치들(L1, L2)은 이전에 래치된 데이터를 데이터(DOP, DON)로 출력한다.
반면에, "로우"레벨의 온 타임 제어신호(PTRSTF)가 인가되면, NOR게이트(NOR1)는 "로우"레벨의 신호를 발생하고, NAND게이트(NA1)는 "하이"레벨의 신호를 발생한다. NAND게이트(NA2)는 "하이"레벨의 신호를 발생하고, NOR게이트(NOR3)는 "로우"레벨의 신호를 발생한다. 따라서, PMOS트랜지스터(P1) 및 NMOS트랜지스터(N2)가 오프된다. 이 경우에, 클럭신호(CLKDQF)가 "로우"레벨이면 NOR게이트(NOR2)는 "로우"레벨의 신호를 발생하고, NAND게이트(NA3)는 "하이"레벨의 신호를 발생한다. 따라서, NMOS트랜지스터(N1) 및 PMOS트랜지스터(P2)가 오프된다. 래치들(L1, L2)은 래치된 신호를 데이터(DOP, DON)로 출력한다.
상술한 바와 같은 동작을 수행함에 의해서 데이터(DOF)를 입력하고 버퍼하고 래치하여 데이터(DOP, DON)를 출력한다.
그런데, 만일 "로우"레벨의 온 타임 제어신호(PTRSTF)가 인가되고 "하이"레벨의 클럭신호(CLKDQF)가 인가되는 경우에, NOR게이트(NOR1)의 출력신호가 "로우"레벨이고, NAND게이트(NA1)의 출력신호가 "하이"레벨이므로, NAND게이트(NA2)는 "하이"레벨의 신호를 발생하고, NOR게이트(NOR3)는 "로우"레벨의 신호를 발생한다. 그리고, NOR게이트(NOR2)는 "하이"레벨의 신호를 발생하고, NAND게이트(NA3)는 "로우"레벨의 신호를 발생한다. 따라서, NMOS트랜지스터(N1) 및 PMOS트랜지스터(P2)가 온된다. 래치들(L1, L2) 각각은 "로우"레벨과 "하이"레벨의 신호를 반전하고 래치하여 "하이"레벨과 "로우"레벨의 신호를 데이터(DOP, DON)로 출력한다.
따라서, 온 타임 제어신호(PTRSTF)가 "하이"레벨로 천이하기 전에 클럭신호(CLKDQF)가 "하이"레벨로 천이하게 되면 "하이"레벨과 "로우"레벨의 신호들(DOP, DON)이 발생되어 도1에 나타낸 데이터 출력 드라이버의 출력신호가 하이 임피이던스 상태가 된다.
결과적으로, 온 타임 제어신호(PTRSTF)가 클럭신호보다 늦게 발생되면 데이터(DOF)가 지연되어 출력되거나, 데이터(DOF)가 출력될 수 없게 된다.
따라서, 온 타임 제어신호의 발생시점이 클럭신호의 발생시점보다 앞서야만 데이터를 정확하게 출력할 수 있다.
도3은 도1에 나타낸 클럭신호(CLK2) 발생회로의 일예의 구성을 나타내는 것으로, 인버터(I9), 인버터들(I10 ~ I15)로 구성된 지연회로(40), NAND게이트들(NA7, NA8), 및 인버터들(I16, I17, I18)로 구성된 지연회로(42)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
인버터(I7)는 클럭신호(CLK1)를 반전한다. 지연회로(40)는 인버터(I7)의 출력신호를 지연한다. NAND게이트(NA1)는 인버터(I7)의 출력신호와 지연회로(40)의 출력신호를 비논리곱한다. NAND게이트(NA2)는 인버터(I7)의 출력신호와 NAND게이트(NA1)의 출력신호를 비논리곱하여 클럭신호(CLK2)를 발생한다. 지연회로(42)는 NAND게이트(NA8)의 출력신호를 반전하고 지연한다.
즉, 도3에 나타낸 인버터(I9), 지연회로(40), 및 NAND게이트들(NA7, NA8)로 구성된 회로는 클럭신호(CLK1)의 하강 엣지를 검출함에 의해서 클럭신호를 발생한다. 지연회로(42)는 NAND게이트(NA8)의 출력신호를 반전하고 지연한다.
도4a는 도1에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 첫 번째 클럭신호(CLK)의 상승 엣지에서 리드 명령이 인가되고, 캐스 레이턴시 신호(CL3)가 1으로 설정되고, 버스트 길이가 4가 설정되고, 클럭신호(CLK)의 주기가 짧은 고주파수인 경우의 동작을 설명하기 위한 것이다.
지연 동기 루프(20)가 클럭신호(CLK)를 입력하여 클럭신호들(CLK1F, CLK2F)을 발생한다. 클럭신호 발생회로(22)는 클럭신호들(CLK1F, CLK1S) 각각의 하강 엣지를 검출함에 의해서 클럭신호들(CLK2F, CLK2S)을 발생한다. 레이턴시 신호(LAB) 발생회로(26)는 리드 명령이 인가된 후 세 번째 클럭신호(CLK2F)의 상승 엣지에 응답하여 레이턴시 신호(LAB)를 발생한다. 온 타임 제어신호(PTRST) 발생회로(28)는 레이턴시 신호(LAB) 및 클럭신호들(CLK2F, CLK2S)에 응답하여 온 타임 제어신호들(PTRSTF, PTRSTS)를 발생한다. 래치 클럭신호(CLKDQF, CLKDQS) 발생회로(24)는 클럭신호들(CLK1F, CLK1S) 각각 및 레이턴시 신호들(CL1.5, CL2,CL2.5, CL3)에 응답하여 래치 클럭신호들(CLKDQF, CLKDQS)을 발생한다.
그런데, 종래의 반도체 메모리 장치는 캐스 레이턴시가 3이상, 즉, 캐스 레이턴시 신호(CL3)가 1인 고주파수 동작에서 온 타임 제어신호들(PTRSTF, PTRSTS)의 발생 시점이 래치 클럭신호들(CLKDQF, CLKDQS)의 발생 시점보다 시간(T1)만큼 늦어지게 됨으로써 도4a에 나타낸 바와 같이 첫 번째, 두 번째 데이터(DOUT1, DOUT2)의 발생 시점이 늦어지게 된다.
또한, 만일 온 타임 제어신호들(PTRSTF, PTRSTS)이 첫 번째 래치 클럭신호들(CLKDQF, CLKDQS)의 "하이"레벨 기간을 벗어나서 발생되면 첫 번째, 두 번째 데이터(DOUT1, DOUT2)가 출력되지 못하게 된다는 문제점이 있다.
도4b는 도1에 나타낸 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 첫 번째 클럭신호(CLK)의 상승 엣지에서 리드 명령이 인가되고, 캐스 레이턴시 신호(CL3)가 1으로 설정되고, 버스트 길이가 4가 설정되고, 클럭신호(CLK)의 주기가 긴 저주파수인 경우의 동작을 설명하기 위한 것이다.
이 경우에는 온 타임 제어신호들(PTRSTF, PTRSTS)이 발생되고 시간(T2) 후에 래치 클럭신호들(CLKDQF, CLKDQS)이 발생되기 때문에 데이터(DOUT1, DOUT2, DOUT3, DOUT4)가 정확하게 출력될 수 있다.
도4a, b의 타이밍도로부터 알 수 있듯이, 고주파수 동작의 경우에 온 타임 제어신호들(PTRSTF, PTRSTS)의 발생 시점이 앞당겨져서 발생되는데 비해서 래치 클럭신호들(CLKDQF, CLKDQS)의 발생 시점이 더 앞당겨져서 발생되기 때문에 래치 클럭신호들(CLKDQF, CLKDQS)의 발생 시점이 온 타임 제어신호들(PTRSTF, PTRSTS)의발생 시점보다 앞서게 되어, 데이터 리드 타임이 늦어지거나 데이터를 출력할 수 없다는 문제가 있다.
일반적으로, 캐스 레이턴시가 3인 경우에는 도4b에 나타낸 바와 같은 저주파수로 동작을 수행하지는 않으나, 고주파수로 감에 따라서 래치 클럭신호들의 발생 시점이 온 타임 제어신호들의 발생 시점에 비해서 더 앞서게 됨을 보여주기 위하여 도4b의 타이밍도를 나타낸 것이다.
도5는 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 클럭신호(CLK2F, CLK2S) 발생회로(22)를 클럭신호(CLK2F, CLK2S) 발생회로(22')로 대체하여 구성되어 있다.
도5에 나타낸 블록들 각각의 기능은 도1에 나타낸 블록들 각각의 기능과 동일하므로, 블록들 각각의 기능에 대한 설명은 생략하기로 하고, 추가되는 블록인 클럭신호(CLK2F, CLK2S) 발생회로(22')의 기능을 설명하면 다음과 같다.
클럭신호(CLK2F, CLK2S) 발생회로(22')는 캐스 레이턴시 신호(CL3)가 "로우"레벨이면 클럭신호(CLK1F(CLK1S))의 하강 엣지를 검출하고 지연함에 의해서 클럭신호(CLK2F(CLK2S))를 발생하고, 캐스 레이턴시 신호(CL3)가 "하이"레벨이면 클럭신호(CLK1F(CLK1S))를 지연함에 의해서 클럭신호(CLK2F(CLK2S))를 발생한다.
도6은 도5에 나타낸 클럭신호(CLK2F, CLK2S) 발생회로의 실시예의 회로도로서, 도3에 나타낸 회로에 인버터들(I19, I20, I21)로 구성된 지연회로(44), 인버터(I22)와 CMOS전송 게이트들(C1, C2)로 구성된 스위칭 회로(46)를 추가하여 구성되어 있다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
인버터(I9), 지연회로(40), 및 NAND게이트들(NA7, NA8)로 구성된 회로는 클럭신호(CLK1F(CLK1S))의 하강 엣지를 검출함에 의해서 클럭신호를 발생한다. 지연회로(42)는 스위칭 회로(46)의 출력신호를 반전하고 지연하여 클럭신호(CLK2F(CLK2S))를 발생한다. 지연회로(44)는 클럭신호(CLK1F(CLK1S))를 반전하고 지연한다. CMOS전송 게이트(C1)는 "로우"레벨의 캐스 레이턴시 신호(CL3)에 응답하여 온되어 NAND게이트(NA8)의 출력신호를 전송한다. CMOS전송 게이트(C2)는 "하이"레벨의 캐스 레이턴시 신호(CL3)에 응답하여 온되어 지연회로(44)의 출력신호를 전송한다.
도6에 나타낸 클럭신호 발생회로는 캐스 레이턴시 신호(CL3)가 "로우"레벨인 경우에는 도3에 나타낸 클럭신호 발생회로와 마찬가지로 클럭신호(CLK1F(CLK1S))의 하강 엣지를 검출함에 의해서 발생되는 클럭신호를 반전하고 지연함에 의해서 클럭신호(CLK2F(CLK2S))를 발생하고, 캐스 레이턴시 신호(CL3)가 "하이"레벨인 경우에는 클럭신호(CLK1F(CLK1S))를 지연함에 의해서 클럭신호(CLK2F(CLK2S))를 발생한다.
즉, 본 발명의 클럭신호(CLK2F, CLK2S) 발생회로는 캐스 레이턴시 신호(CL3)가 1인 고주파수 동작에서의 온 타임 제어신호(PTRSTF, PTRSTS)의 발생 시점이 캐스 레이턴시 신호들(CL1.5, CL2, CL2.5) 각각이 1인 저주파수 동작에서의 온 타임 제어신호(PTRSTF, PTRSTS)의 발생 시점보다 앞서서 발생하도록 구성한 것이다.
따라서, 본 발명의 반도체 메모리 장치는 고주파수 동작의 경우에도 온 타임제어신호들(PTRSTF, PTRSTS)이 클럭신호들(CLKDQF, CLKDQS)보다 앞서서 발생됨으로 인해서 데이터를 정확하게 출력할 수 있다.
도7은 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로서, 첫 번째 클럭신호(CLK)의 상승 엣지에서 리드 명령이 인가되고, 캐스 레이턴시 신호(CL3)가 1으로 설정되고, 버스트 길이가 4가 설정되고, 클럭신호(CLK)의 주기가 짧은 고주파수인 경우의 동작을 설명하기 위한 것이다.
지연 동기 루프(20)가 클럭신호(CLK)를 입력하여 클럭신호들(CLK1F, CLK2F)을 발생한다. 클럭신호 발생회로(22')는 클럭신호들(CLK1F, CLK1S) 각각을 지연하여 클럭신호들(CLK2F, CLK2S) 각각을 발생한다. 따라서, 클럭신호들(CLK2F, CLK2S)의 발생 시점이 도4a의 신호 발생 시점에 비해서 앞서게 된다. 레이턴시 신호(LAB) 발생회로(26)는 리드 명령이 인가된 후 세 번째 클럭신호(CLK2F)의 상승 엣지에 응답하여 레이턴시 신호(LAB)를 발생한다. 온 타임 제어신호(PTRST) 발생회로(28)는 레이턴시 신호(LAB) 및 클럭신호들(CLK2F, CLK2S)에 응답하여 온 타임 제어신호들(PTRSTF, PTRSTS)를 발생한다. 레이턴시 신호(LAB) 및 온 타임 제어신호들(PTRSTF, PTRSTS)의 발생 시점이 도4a의 신호 발생 시점에 비해서 앞서게 된다. 즉, 클럭신호들(CLK2F, CLK2S)의 발생 시점을 앞당김으로써 온 타임 제어신호들(PTRSTF, PTRSTS)의 발생 시점이 도4a의 경우에 비해서 앞서게 된다. 래치 클럭신호(CLKDQF, CLKDQS) 발생회로(24)는 클럭신호들(CLK1F, CLK1S) 각각 및 레이턴시 신호들(CL1.5, CL2, CL2.5, CL3)에 응답하여 래치 클럭신호들(CLKDQF, CLKDQS)을 발생한다. 래치 클럭신호들(CLKDQF, CLKDQS)의 발생 시점은 도4a의 신호발생 시점과 동일하다.
본 발명의 반도체 메모리 장치는 고주파수 동작의 경우에 클럭신호들(CLK2F, CLK2S)의 발생 시점을 앞당김으로써 온 타임 제어신호들(PTRSTF, PTRSTS)이 래치 클럭신호들(CLKDQF, CLKDQS)보다 시간(T3)만큼 앞서서 발생된다. 따라서, 고주파수 동작의 경우에도 데이터를 정확하게 출력할 수 있다.
상술한 실시예에서는 캐스 레이턴시 신호(CL3)가 1인 경우를 고주파수인 경우로 캐스 레이턴시 신호들(CL1.5, CL2, CL2.5)이 1인 경우를 저주파수인 경우로 가정하여 클럭신호들(CLK2F, CLK2S)의 발생 경로를 달리하였지만, 경우에 따라서는 캐스 레이턴시 신호들(CL1.5, CL2, CL2.5) 별로 클럭신호들(CLK2F, CLK2S)의 발생 경로를 달리하여 구성할 수도 있다.
또한, 캐스 레이턴시 신호가 아닌 고주파수와 저주파수를 구별하기 위한 신호를 이용하여 클럭신호들(CLK2F, CLK2S)의 발생 경로를 달리하여 구성할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법은 동작 주파수가 변화하더라도 온 타임 제어신호가 래치 클럭신호보다 항상 앞서서 발생되도록 함으로써 데이터를 정확하게 출력할 수 있다.

Claims (14)

  1. 온 타임 제어신호에 응답하여 데이터를 입력하고, 래치 클럭신호에 응답하여 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 데이터 출력버퍼;
    기준이 되는 제1클럭신호를 발생하는 제1클럭신호 발생수단;
    모드 설정시에 레이턴시 신호들을 설정하고 발생하는 레이턴시 신호 발생수단;
    상기 제1클럭신호를 입력하여 상기 레이턴시 신호들에 따라 가변적인 제2클럭신호를 발생하는 제2클럭신호 발생수단;
    상기 제1클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생수단; 및
    상기 제2클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 온 타임 제어신호에 응답하여 데이터를 입력하고, 래치 클럭신호에 응답하여 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 데이터 출력버퍼;
    외부로부터 인가되는 클럭신호에 응답하여 제1클럭신호를 발생하는 제1클럭신호 발생수단;
    저주파수 동작의 경우에는 상기 제1클럭신호의 하강 엣지를 검출함에 의해서발생되는 펄스신호를 제2클럭신호로 발생하고, 고주파수 동작의 경우에는 상기 제1클럭신호를 버퍼하고 지연한 신호를 상기 제2클럭신호로 발생하는 제2클럭신호 발생수단;
    상기 제1클럭신호에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생수단; 및
    상기 제2클럭신호에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제2클럭신호 발생수단은
    상기 제1클럭신호의 하강 엣지를 검출함에 의해서 펄스 신호를 발생하는 펄스신호 발생수단;
    상기 제1클럭신호를 반전하고 제1시간만큼 지연하는 제1지연수단;
    저주파수 동작의 경우에는 상기 펄스신호 발생수단의 출력신호를 전송하고, 고주파수 동작의 경우에는 상기 제1지연수단의 출력신호를 전송하는 스위칭 수단; 및
    상기 스위칭 수단의 출력신호를 제2시간만큼 지연하는 제2지연수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 펄스신호 발생수단은
    상기 제1클럭신호를 반전하는 반전수단;
    상기 반전수단의 출력신호를 제3시간만큼 지연하는 제3지연수단;
    상기 반전수단과 상기 제3지연수단의 출력신호를 비논리곱하는 제1비논리곱 수단; 및
    상기 반전수단과 상기 제1비논리곱수단의 출력신호를 비논리곱하는 제2비논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 스위칭 수단은
    고주파수 동작의 경우에는 상기 제1펄스신호 발생수단의 출력신호를 전송하는 제1전송 게이트; 및
    저주파수 동작의 경우에는 상기 제1지연수단의 출력신호를 전송하는 제2전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1시간은 상기 제3시간과 동일하고, 상기 제2시간은 상기 제1 및 제2시간에 비해서 긴 것을 특징으로 하는 반도체 메모리 장치.
  7. 온 타임 제어신호에 응답하여 입력되는 데이터를 입력하는 입력수단과, 래치 클럭신호에 응답하여 상기 입력수단으로부터 출력되는 데이터를 버퍼하고 래치하여 출력하는 버퍼 및 래치 수단을 구비한 데이터 출력버퍼;
    외부로부터 인가되는 클럭신호에 응답하여 제1클럭신호를 발생하는 제1클럭신호 발생수단;
    모드 설정시에 레이턴시 신호들을 설정하고 발생하는 레이턴시 신호 발생수단;
    상기 레이턴시 신호들중 고주파수 동작을 나타내는 레이턴시 신호에 응답하여 상기 제1클럭신호의 하강 엣지를 검출함에 의해서 발생되는 펄스신호를 제2클럭신호로 발생하거나, 상기 레이턴시 신호들중 저주파수 동작을 나타내는 레이턴시 신호에 응답하여 상기 제1클럭신호를 버퍼하고 지연한 신호를 상기 제2클럭신호로 발생하는 제2클럭신호 발생수단;
    상기 제1클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생수단; 및
    상기 제2클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제2클럭신호 발생수단은
    상기 제1클럭신호의 하강 엣지를 검출함에 의해서 펄스 신호를 발생하는 펄스 신호 발생수단;
    상기 제1클럭신호를 반전하고 제1시간만큼 지연하는 제1지연수단;
    상기 저주파수 동작을 나타내는 레이턴시 신호에 응답하여 상기 펄스신호 발생수단의 출력신호를 전송하고, 상기 고주파수 동작을 나타내는 레이턴시 신호에 응답하여 상기 제1지연수단의 출력신호를 전송하는 스위칭 수단; 및
    상기 스위칭 수단의 출력신호를 제2시간만큼 지연하는 제2지연수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 펄스신호 발생수단은
    상기 제1클럭신호를 반전하는 반전수단;
    상기 반전수단의 출력신호를 제3시간만큼 지연하는 제3지연수단;
    상기 반전수단과 상기 제3지연수단의 출력신호를 비논리곱하는 제1비논리곱 수단; 및
    상기 반전수단과 상기 제1비논리곱수단의 출력신호를 비논리곱하는 제2비논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 스위칭 수단은
    상기 레이턴시 신호의 반전된 신호에 응답하여 상기 제1펄스신호 발생수단의 출력신호를 전송하는 제1전송 게이트; 및
    상기 레이턴시 신호에 응답하여 상기 제1지연수단의 출력신호를 전송하는 제2전송 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제1시간은 상기 제3시간과 동일하고, 상기 제2시간은 상기 제1 및 제2시간에 비해서 긴 것을 특징으로 하는 반도체 메모리 장치.
  12. 기준이 되는 제1클럭신호를 발생하는 제1클럭신호 발생단계;
    상기 제1클럭신호를 입력하여 상기 레이턴시 신호들에 따라 가변적인 제2클럭신호를 발생하는 제2클럭신호 발생단계;
    상기 제1클럭신호 및 레이턴시 신호들에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생단계; 및
    상기 제2클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생단계를 구비하여,
    상기 온 타임 제어신호에 응답하여 데이터 출력버퍼가 데이터를 입력하고, 상기 래치 클럭신호에 응답하여 상기 데이터 출력버퍼가 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  13. 외부로부터 인가되는 클럭신호에 응답하여 제1클럭신호를 발생하는 제1클럭신호 발생단계;
    저주파수 동작의 경우에는 상기 제1클럭신호의 하강 엣지를 검출함에 의해서 발생되는 펄스신호를 제2클럭신호로 발생하고, 고주파수 동작의 경우에는 상기 제1클럭신호를 버퍼하고 지연한 신호를 상기 제2클럭신호로 발생하는 제2클럭신호 발생단계;
    상기 제2클럭신호에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생단계; 및
    상기 제1클럭신호에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생단계를 구비하여,
    상기 온 타임 제어신호에 응답하여 데이터 출력버퍼가 데이터를 입력하고, 상기 래치 클럭신호에 응답하여 상기 데이터 출력버퍼가 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  14. 외부로부터 인가되는 클럭신호에 응답하여 제1클럭신호를 발생하는 제1클럭신호 발생단계;
    레이턴시 신호들중 고주파수 동작을 나타내는 레이턴시 신호에 응답하여 상기 제1클럭신호의 하강 엣지를 검출함에 의해서 발생되는 펄스신호를 제2클럭신호로 발생하거나, 상기 레이턴시 신호들중 저주파수 동작을 나타내는 레이턴시 신호에 응답하여 상기 제1클럭신호를 버퍼하고 지연한 신호를 상기 제2클럭신호로 발생하는 제2클럭신호 발생단계;
    상기 제1클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 래치 클럭신호를 발생하는 래치 클럭신호 발생단계; 및
    상기 제2클럭신호 및 상기 레이턴시 신호들에 응답하여 상기 온 타임 제어신호를 발생하는 온 타임 제어신호 발생단계를 구비하여,
    상기 온 타임 제어신호에 응답하여 데이터 출력버퍼가 데이터를 입력하고, 상기 래치 클럭신호에 응답하여 상기 데이터 출력버퍼가 상기 입력된 데이터를 버퍼하고 래치하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
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