JP2000057776A - 入力レジスタ回路 - Google Patents
入力レジスタ回路Info
- Publication number
- JP2000057776A JP2000057776A JP10229564A JP22956498A JP2000057776A JP 2000057776 A JP2000057776 A JP 2000057776A JP 10229564 A JP10229564 A JP 10229564A JP 22956498 A JP22956498 A JP 22956498A JP 2000057776 A JP2000057776 A JP 2000057776A
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- Japan
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- signal
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Abstract
(57)【要約】
【課題】従来の入力レジスタ回路は、ディレイ回路をラ
ッチの前段に設けたためセットアップ／ホールド時間の
マージンの確保するとレジスタの動作が遅くなり、入力
信号の伝搬が遅くなっていた。 【解決手段】本発明は、入力信号を保持するラッチ１
１，１２と、制御信号ＣＬＫＡ，／ＣＬＫＡにより開閉
する転送ゲート１３，１４と、ラッチの入力ラインとは
分岐して配置されるディレイ回路１６及びＮＯＲ回路１
７からなるＡＴＤ回路１５と、ＡＴＤ回路１５からの和
信号ＡＴＤとクロック信号／ＣＬＫとの論理積をとった
制御信号ＣＬＫＡを出力するＮＡＮＤ回路１８と、その
反転した制御信号／ＣＬＫＡを出力するバッファ１９と
を備え、入力信号をラッチするタイミングをクロック信
号とＡＴＤ回路１５が出力する和信号との論理積からな
る制御信号で転送ゲートを開閉する入力レジスタ回路で
ある。
ッチの前段に設けたためセットアップ／ホールド時間の
マージンの確保するとレジスタの動作が遅くなり、入力
信号の伝搬が遅くなっていた。 【解決手段】本発明は、入力信号を保持するラッチ１
１，１２と、制御信号ＣＬＫＡ，／ＣＬＫＡにより開閉
する転送ゲート１３，１４と、ラッチの入力ラインとは
分岐して配置されるディレイ回路１６及びＮＯＲ回路１
７からなるＡＴＤ回路１５と、ＡＴＤ回路１５からの和
信号ＡＴＤとクロック信号／ＣＬＫとの論理積をとった
制御信号ＣＬＫＡを出力するＮＡＮＤ回路１８と、その
反転した制御信号／ＣＬＫＡを出力するバッファ１９と
を備え、入力信号をラッチするタイミングをクロック信
号とＡＴＤ回路１５が出力する和信号との論理積からな
る制御信号で転送ゲートを開閉する入力レジスタ回路で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリへの入力信
号を一時的に記憶し、クロック信号のタイミングに基づ
き、メモリに書き込みを行う入力レジスタ回路に関す
る。
号を一時的に記憶し、クロック信号のタイミングに基づ
き、メモリに書き込みを行う入力レジスタ回路に関す
る。
【０００２】
【従来の技術】一般に、２次キャッシュメモリ等の外部
クロック信号により入力制御されるメモリは、その外部
クロック信号の立ち上がりまたは立ち下がりのタイミン
グで、入力信号を一時的に記憶する入力レジスタ回路を
入力側に介在させている。
クロック信号により入力制御されるメモリは、その外部
クロック信号の立ち上がりまたは立ち下がりのタイミン
グで、入力信号を一時的に記憶する入力レジスタ回路を
入力側に介在させている。
【０００３】図３には、従来の入力レジスタ回路の構成
例を示し、図４にはそのタイミングチャートを示す。
例を示し、図４にはそのタイミングチャートを示す。
【０００４】この入力レジスタ回路は、データを保持す
るラッチ１，２と、各ラッチ１，２にクロック信号ＣＬ
Ｋ，／ＣＬＫにより開閉する転送ゲート３，４とが接続
され、所定時間タイミングを遅らせるディレイ回路５が
設けられている。
るラッチ１，２と、各ラッチ１，２にクロック信号ＣＬ
Ｋ，／ＣＬＫにより開閉する転送ゲート３，４とが接続
され、所定時間タイミングを遅らせるディレイ回路５が
設けられている。
【０００５】この構成において、クロック信号ＣＬＫが
Ｌレベルのときに転送ゲート３が開き、入力信号がラッ
チ１に伝わり、クロックＣＬＫがＨレベルになると、転
送ゲート３が閉じて、その入力信号がラッチ１に記憶さ
れる。
Ｌレベルのときに転送ゲート３が開き、入力信号がラッ
チ１に伝わり、クロックＣＬＫがＨレベルになると、転
送ゲート３が閉じて、その入力信号がラッチ１に記憶さ
れる。
【０００６】一般的に、入力端子とラッチ１の間に挿入
されるディレイ回路５は、外部クロック信号の変化に応
じて入力信号のセットアップ／ホールド時間を調整す
る。
されるディレイ回路５は、外部クロック信号の変化に応
じて入力信号のセットアップ／ホールド時間を調整す
る。
【０００７】このように構成において、図４に示すよう
に入力信号のレベルが確定してから次のクロック信号Ｃ
ＬＫ，／ＣＬＫのエッジまでをセットアップ時間とし、
そのクロック信号ＣＬＫ，／ＣＬＫのエッジから入力信
号が保持されているまでの時間をホールド時間とする。
に入力信号のレベルが確定してから次のクロック信号Ｃ
ＬＫ，／ＣＬＫのエッジまでをセットアップ時間とし、
そのクロック信号ＣＬＫ，／ＣＬＫのエッジから入力信
号が保持されているまでの時間をホールド時間とする。
【０００８】
【発明が解決しようとする課題】前述した入力レジスタ
回路は、ディレイ回路５を設けることによって、レジス
タの動作が遅くなるため、例えば、２〜３ｎｓｅｃ程度
遅延する。その結果としてメモリへの入力信号の伝搬が
遅くなる。
回路は、ディレイ回路５を設けることによって、レジス
タの動作が遅くなるため、例えば、２〜３ｎｓｅｃ程度
遅延する。その結果としてメモリへの入力信号の伝搬が
遅くなる。
【０００９】しかし、図４に示すようなセットアップ／
ホールド時間のマージンの確保を考慮しなくてはならな
いため、サイクル時間を高速化しにくいという問題があ
る。
ホールド時間のマージンの確保を考慮しなくてはならな
いため、サイクル時間を高速化しにくいという問題があ
る。
【００１０】そこで本発明は、ディレイ回路による遅延
を無くし、入力信号の変化に応じて転送ゲートの動作を
制御してセットアップ／ホールド時間を調整し、サイク
ル時間の高速化が可能な入力レジスタ回路を提供するこ
とを目的とする。
を無くし、入力信号の変化に応じて転送ゲートの動作を
制御してセットアップ／ホールド時間を調整し、サイク
ル時間の高速化が可能な入力レジスタ回路を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明は上記目的を達成
するために、入力端子から入力されたデータを保持する
保持部と、前記保持部の直前に配置され、互いに反転す
る第１及び第２の制御信号により動作して前記データの
入力タイミングを制御するゲート部と、前記入力端子か
ら前記保持部への入力ラインと分岐して配置され、前記
データを予め定めた時間遅延させた遅延データと前記デ
ータとの論理和による和信号を生成するＡＴＤ部と、前
記ＡＴＤ部が出力した和信号と、活性状態のクロック信
号／ＣＬＫとの論理積をとり、前記第１，第２の制御信
号を生成する制御信号生成部とを備え、前記データの変
化に基づく前記和信号とほぼ同期した前記第１及び第２
の制御信号により、前記ゲート部を駆動して、前記デー
タを保持部に記憶させる入力レジスタ回路を提供する。
するために、入力端子から入力されたデータを保持する
保持部と、前記保持部の直前に配置され、互いに反転す
る第１及び第２の制御信号により動作して前記データの
入力タイミングを制御するゲート部と、前記入力端子か
ら前記保持部への入力ラインと分岐して配置され、前記
データを予め定めた時間遅延させた遅延データと前記デ
ータとの論理和による和信号を生成するＡＴＤ部と、前
記ＡＴＤ部が出力した和信号と、活性状態のクロック信
号／ＣＬＫとの論理積をとり、前記第１，第２の制御信
号を生成する制御信号生成部とを備え、前記データの変
化に基づく前記和信号とほぼ同期した前記第１及び第２
の制御信号により、前記ゲート部を駆動して、前記デー
タを保持部に記憶させる入力レジスタ回路を提供する。
【００１２】以上のような構成の入力レジスタ回路は、
ラッチの前段にディレイ回路を備えず、入力ラインから
分岐したラインにＡＴＤ部を配置して、データをラッチ
するタイミングをクロック信号／ＣＬＫと、ＡＴＤ部が
出力する前記遅延データと前記データとの論理和による
和信号との論理積による制御信号ＣＬＫＡ（／ＣＬＫ
Ａ）でゲート部の開閉を制御して、データをラッチに保
持させる。
ラッチの前段にディレイ回路を備えず、入力ラインから
分岐したラインにＡＴＤ部を配置して、データをラッチ
するタイミングをクロック信号／ＣＬＫと、ＡＴＤ部が
出力する前記遅延データと前記データとの論理和による
和信号との論理積による制御信号ＣＬＫＡ（／ＣＬＫ
Ａ）でゲート部の開閉を制御して、データをラッチに保
持させる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１４】図１には、本発明の一実施形態に係る入力
レジスタ回路の構成例を示し説明する。
レジスタ回路の構成例を示し説明する。
【００１５】この入力レジスタ回路においては、入力端
子からの入力信号（データ）を保持するラッチ１１，１
２と、各ラッチ１１，１２の直前に、制御信号ＣＬＫ
Ａ，／ＣＬＫＡにより開閉する転送ゲート１３，１４と
が接続される。そして入力端子側には、ラッチの入力ラ
インとは分岐して配置されるディレイ回路１６及びＮＯ
Ｒ回路１７からなるＡＴＤ（ Address Transition Dete
ctor）回路１５と、このＡＴＤ回路１５が出力したワン
ショットパルスの信号ＡＴＤとクロック信号／ＣＬＫと
の論理積をとった制御信号ＣＬＫＡを出力するＮＡＮＤ
回路１８と、その反転した制御信号／ＣＬＫＡを出力す
るバッファ１９とで構成される。
子からの入力信号（データ）を保持するラッチ１１，１
２と、各ラッチ１１，１２の直前に、制御信号ＣＬＫ
Ａ，／ＣＬＫＡにより開閉する転送ゲート１３，１４と
が接続される。そして入力端子側には、ラッチの入力ラ
インとは分岐して配置されるディレイ回路１６及びＮＯ
Ｒ回路１７からなるＡＴＤ（ Address Transition Dete
ctor）回路１５と、このＡＴＤ回路１５が出力したワン
ショットパルスの信号ＡＴＤとクロック信号／ＣＬＫと
の論理積をとった制御信号ＣＬＫＡを出力するＮＡＮＤ
回路１８と、その反転した制御信号／ＣＬＫＡを出力す
るバッファ１９とで構成される。
【００１６】前記ＡＴＤ回路１５は、通常、入力レジス
タに非同期式のＳＲＡＭ等でアドレス信号の変化を検知
するのに用いられるものであるが、本実施形態では入力
信号が切り替わると、ディレイ回路１６の遅延時間によ
ってパルス幅が決定される信号ＡＴＤを発生させること
に用いている。
タに非同期式のＳＲＡＭ等でアドレス信号の変化を検知
するのに用いられるものであるが、本実施形態では入力
信号が切り替わると、ディレイ回路１６の遅延時間によ
ってパルス幅が決定される信号ＡＴＤを発生させること
に用いている。
【００１７】次に、図２に示すタイミングチャートを参
照して、このように構成された入力レジスタ回路の動作
について説明する。
照して、このように構成された入力レジスタ回路の動作
について説明する。
【００１８】まず、入力信号が入力すると、分岐してデ
ィレイ回路１６に入力され、予め定められた時間を遅延
してＮＯＲ回路１７の一方の入力端に入力される。また
ＮＯＲ回路１７の他方の入力端には、入力信号がそのま
ま入力している。これにより、出力される信号ＡＴＤ
は、入力信号が切り替わってしばらくすると、Ｌレベル
（不活性状態）になる。この切り替わるまでの時間がセ
ットアップ時間マージンとなる。
ィレイ回路１６に入力され、予め定められた時間を遅延
してＮＯＲ回路１７の一方の入力端に入力される。また
ＮＯＲ回路１７の他方の入力端には、入力信号がそのま
ま入力している。これにより、出力される信号ＡＴＤ
は、入力信号が切り替わってしばらくすると、Ｌレベル
（不活性状態）になる。この切り替わるまでの時間がセ
ットアップ時間マージンとなる。
【００１９】この信号ＡＴＤが入力信号の切り替わりに
よりＬレベルからＨレベル（活性状態）に変位すると、
Ｈレベルのクロック信号／ＣＬＫとこの信号ＡＴＤとの
論理積による信号ＣＬＫＡがＨレベルからＬレベルに変
位する。
よりＬレベルからＨレベル（活性状態）に変位すると、
Ｈレベルのクロック信号／ＣＬＫとこの信号ＡＴＤとの
論理積による信号ＣＬＫＡがＨレベルからＬレベルに変
位する。
【００２０】この信号ＣＬＫＡ（信号／ＣＬＫＡ）によ
り転送ゲート１３，１４が開閉するため、クロック信号
ＣＬＫがＬレベルの状態にもかかわらず、入力信号がラ
ッチ１１に記憶される。
り転送ゲート１３，１４が開閉するため、クロック信号
ＣＬＫがＬレベルの状態にもかかわらず、入力信号がラ
ッチ１１に記憶される。
【００２１】従って、本実施形態の入力信号をラッチす
るタイミングは、従来のようなクロック信号ＣＬＫ（／
ＣＬＫ）により転送ゲートを開閉するのではなく、クロ
ック信号ＣＬＫとＡＴＤ回路１５が出力する信号ＡＴＤ
との論理積ＣＬＫＡ（／ＣＬＫＡ）により制御を行う。
るタイミングは、従来のようなクロック信号ＣＬＫ（／
ＣＬＫ）により転送ゲートを開閉するのではなく、クロ
ック信号ＣＬＫとＡＴＤ回路１５が出力する信号ＡＴＤ
との論理積ＣＬＫＡ（／ＣＬＫＡ）により制御を行う。
【００２２】この様にラッチのタイミングが、ディレイ
回路１５によって決まるため、従来ラッチの前段に設け
ていたディレイ回路が不要となり、遅延を発生させてい
た問題が解決される。従って本実施形態の構成を用いれ
ば、入力レジスタ回路への入力から出力されるまでの伝
搬速度が速くなり、サイクル時間も高速化しやすい。
回路１５によって決まるため、従来ラッチの前段に設け
ていたディレイ回路が不要となり、遅延を発生させてい
た問題が解決される。従って本実施形態の構成を用いれ
ば、入力レジスタ回路への入力から出力されるまでの伝
搬速度が速くなり、サイクル時間も高速化しやすい。
【００２３】
【発明の効果】以上詳述したように本発明によれば、デ
ィレイ回路による遅延を無くし、入力信号の変化に応じ
て転送ゲートの動作を制御してセットアップ／ホールド
時間を調整し、サイクル時間の高速化が可能な入力レジ
スタ回路を提供することができる。
ィレイ回路による遅延を無くし、入力信号の変化に応じ
て転送ゲートの動作を制御してセットアップ／ホールド
時間を調整し、サイクル時間の高速化が可能な入力レジ
スタ回路を提供することができる。
【図１】本発明の実施形態に係る入力レジスタ回路の構
成例を示す図である。
成例を示す図である。
【図２】本実施形態の入力レジスタ回路の動作について
説明するタイミングチャートである。
説明するタイミングチャートである。
【図３】従来の入力レジスタ回路の構成例を示す図であ
る。
る。
【図４】従来の入力レジスタ回路の動作について説明す
るタイミングチャートである。
るタイミングチャートである。
１１，１２…ラッチ １３，１４…転送ゲート １５…ＡＴＤ（ Address Transition Detector）回路 １６…ディレイ回路 １７…ＮＯＲ回路 １８…ＮＡＮＤ回路 １９…バッファ
Claims (3)
- 【請求項１】 入力端子から入力されたデータを保持す
る保持部と、 前記保持部の直前に配置され、互いに反転する第１及び
第２の制御信号により動作して前記データの入力タイミ
ングを制御するゲート部と、 前記入力端子から前記保持部への入力ラインと分岐して
配置され、前記データを予め定めた時間遅延させた遅延
データと前記データとの論理和による和信号を生成する
ＡＴＤ（ Address Transition Detector）部と、 前記ＡＴＤ部が出力した和信号と、活性状態のクロック
信号／ＣＬＫとの論理積をとり、前記第１，第２の制御
信号を生成する制御信号生成部と、を具備し、 前記データの変化に基づく前記和信号とほぼ同期した前
記第１及び第２の制御信号により、前記ゲート部を駆動
して、前記データを保持部に記憶させることを特徴とす
る入力レジスタ回路。 - 【請求項２】 前記入力レジスタ回路において、 前記ＡＴＤ部が出力した和信号は、ワンショットパルス
であり、そのパルス幅がセットアップ時間マージンを設
定し、前記セットアップ時間マージン後からデータが変
化するまでの時間をデータのホールド時間マージンとし
て設定されることを特徴とする請求項１に記載の入力レ
ジスタ回路。 - 【請求項３】 前記入力レジスタ回路において、 前記制御信号生成部に生成される前記第１，第２の制御
信号は、前記ＡＴＤ部が出力する和信号が活性状態であ
っても、前記クロック信号／ＣＬＫが不活性状態の場合
には、変化しないことを特徴とする請求項１に記載の入
力レジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229564A JP2000057776A (ja) | 1998-08-14 | 1998-08-14 | 入力レジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229564A JP2000057776A (ja) | 1998-08-14 | 1998-08-14 | 入力レジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000057776A true JP2000057776A (ja) | 2000-02-25 |
Family
ID=16894158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10229564A Pending JP2000057776A (ja) | 1998-08-14 | 1998-08-14 | 入力レジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000057776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332496A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
-
1998
- 1998-08-14 JP JP10229564A patent/JP2000057776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332496A (ja) * | 2004-05-20 | 2005-12-02 | Fujitsu Ltd | 半導体メモリ |
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