KR20090074969A - 레이턴시를 제어하는 반도체 메모리 장치 - Google Patents

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Abstract

레이턴시를 제어하는 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는 외부 명령을 수신하여 제 1 명령 신호를 출력 하는 커맨드 버퍼, 외부 클럭 신호를 수신하여 제 1 내부 클럭 신호를 출력하는 클럭 버퍼, 상기 제 1 내부 클럭 신호 및 제 4 내부 클럭 신호를 수신하여 상기 외부 클럭 신호로부터 독출 데이터 출력 신호까지의 지연 시간에 대응하는 복수의 지연 신호들 및 제 2 내부 클럭 신호를 출력하는 지연 측정 및 초기화부, 상기 제 2 내부 클럭 신호를 입력 받아 상기 제 3 내부 클럭 신호 및 상기 제 4 내부 클럭 신호를 출력하는 DLL(Delay Locked Loop), 상기 제 2 내부 클럭 신호, 상기 제 3 내부 클럭 신호 및 상기 지연 신호들에 응답하여 상기 제 1 명령 신호로부터 레이턴시 신호를 상기 제 2 내부 클럭 신호와 상기 제 3 내부 클럭 신호 사이의 지연 시간 만큼 지연하여 출력하는 레이턴시 신호 발생부 및 상기 레이턴시 신호 및 상기 제 3 내부 클럭 신호에 응답하여 데이터를 출력하는 데이터 출력 버퍼를 구비할 수 있다.

Description

레이턴시를 제어하는 반도체 메모리 장치{Semiconductor memory device for controlling latency}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 레이턴시(latency)를 제어하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 시스템은 일반적으로 반도체 메모리 장치에 독출 및 기입 요청을 하는 외부 메모리 콘트롤러를 갖고 있다. 독출 명령이 있으면, 메모리 콘트롤러는 상기 독출 명령으로부터 소정의 외부 클럭 사이클 후에, 즉 소정의 레이턴시(latency)로 데이터 버스 상에 유효한 데이터가 실릴 것이라는 것을 기대한다. 반도체 메모리 장치는 외부 클럭 신호를 수신하고, 메모리 장치의 내부 동작을 위하여 외부 클럭 신호로부터 다수개의 다른 내부 클럭 신호들을 발생시키는 고유한 클럭 시스템을 갖고 있다. 반도체 메모리 장치, 특히 DRAM에서 잘 알려진 내부 클럭 시스템은 지연 동기 루프 회로(Delay Locked Loop: 이하 "DLL"이라 칭한다)에서 제공되는 후면 독출 클럭 도메인(back-timed read clock domain)이다.
도 1은 종래의 반도체 메모리 장치의 레이턴시 제어 동작을 설명하기 위한 블록도(100)이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 커맨드 버퍼(110), 클럭 버퍼(120), DLL(130), 레이턴시 카운터(140), 레플리카 지연부(150) 및 데이터 출력 버퍼(160)를 구비한다.
커맨드 버퍼(110)는 외부 명령(이하에서는 독출 명령(READ)인 경우에 대하여 설명한다)을 수신하고, 클럭 버퍼(120)는 외부 클럭(EXCLK)을 수신한다. DLL(130)은 상기 버퍼링된 외부 클럭을 수신하여 내부 클럭 신호(DLLCLK)를 발생한다. 메모리 장치(100)는 독출 명령에 응답하여 독출 레이턴시를 제어한다. 커맨드 버퍼(110)에서 출력된 독출 명령(PREAD)는 레이턴시 카운터(140)로 입력된다. 레이턴시 카운터(140)는 내부 클럭 신호(DLLCLK)와 레플리카 지연부(150)의 출력 클럭에 응답하여 독출 명령(PREAD)을 샘플링하고, 레이턴시 신호(LATENCY)를 발생한다.
레플리카 지연부(150)는 데이터 출력 버퍼 레플리카부(153) 및 커맨드 경로 레플리카부(157)를 구비할 수 있다. 데이터 출력 버퍼 레플리카부(153)는 내부 클럭 신호(DLLCLK)로부터 출력 데이터(OUT)까지의 지연 시간(tSAC)만큼 지연된 내부 클럭 신호를 출력한다. 또한, 커맨드 경로 레플리카부(157)는 외부 클럭(EXCLK)에 동기된 독출 명령(READ)이 레이턴시 카운터(140)까지 전달되는 데 걸리는 지연 시간(tREAD)만큼 지연된 내부 클럭 신호를 출력한다. 따라서, 레플리카 지연부(150)는 내부 클럭 신호(DLLCLK)를 tSAC+tREAD 만큼 지연시켜 출력한다. 레플리카 지연부(150)는 tSAC 경로 상의 회로들과 tREAD 경로 상의 회로들을 복사한 것으로 구성된다. DLL(130)은 내부 클럭 신호(DLLCLK)가 외부 클럭(EXCLK) 보다 tSAC 만큼 앞서도록 외부 클럭(EXCLK)을 지연시킨다.
데이터 출력 버퍼(160)는 레이턴시 신호(LATENCY) 및 내부 클럭 신호(DLLCLK)에 응답하여 출력 데이터(OUT)를 발생한다.
도 2a 는 도 1의 레이턴시 카운터(140)의 회로도이고, 도 2b는 도 2a의 신호들의 타이밍도이다.
도 2a 및 도 2b를 참조하면, 레이턴시 카운터(140)는 복수의 플립플롭들(210, 212, 214, 216, 218)을 포함하는 쉬프트 레지스터 방식으로 구성된다. 플립플롭들(210, 212, 214, 216, 218)의 수는 카스 레이턴시(CL)에 따라 다르게 구성된다. 레플리카 지연부(150)는 단위 지연부들(202, 204, 206, 208)로 구성되고, 단위 지연부들(202, 204, 206, 208)의 총 지연 시간은 앞서 설명한 바와 같이 tSAC+tREAD이다. 단위 지연부(202, 204, 206, 208) 각각의 지연 시간(tD)은 (tSAC+tREAD)/(CL-1)이 된다.
레플리카 지연부(150) 중 제 1 단위 지연부(202)로 내부 클럭 신호(DLL_CLK)가 입력된다. 제 1 내지 제 4 단위 지연부들(202, 204, 206, 208)이 직렬 연결되어 있으므로, 제 4 단위 지연부(208)는 도 2b에 도시된 바와 같이 내부 클럭 신호(DLLCLK)로부터 tSAC+tREAD 만큼 지연된 클럭 신호(P1)를 발생한다. 레이턴시 카운터(140a)에서, 제 1 내지 제 5 플립플롭들(210, 212, 214, 216, 218)은 버퍼링된 독출 명령(PREAD)을 입력하고, 제 1 내지 제 4 단위 지연부(202, 204, 206, 208) 각각의 출력 클럭 신호(P1, P2, P3, P4, P5)에 응답하여 레이턴시 신호(LATENCY)를 발생한다. 레이턴시 카운터(140)는 제 4 단위 지연부(208)의 출력 클럭 신호(P1)가 버퍼링된 독출 명령(PREAD)을 샘플링하고, 내부 클럭 신호(DLLCLK, P5)에 의해 레 이턴시 신호(LATENCY)가 발생된다.
이러한 쉬프트 레지스터 방식의 레이턴시 카운터(140a)는 지원해야 하는 CL의 종류가 적을 때에는 유리하지만, 지원해야 할 카스 레이턴시(CL)의 종류가 많아지는 고속 DRAM에서는 불리하다. 왜냐하면, 카스 레이턴시(CL)에 따라 레이턴시 카운터(140)와 같은 지연 체인을 따로 두어야하기 때문에, 카스 레이턴시(CL)의 종류가 증가하면 지연 체인의 수가 증가하게 된다. 이에 따라, 공정 변화, 전압 변동 그리고 온도 변화를 감안한 지연 시간 튜닝(tuning)과 레이아웃 면적이 증가하는 문제점이 발생한다. 게다가, 플립플롭(210, 212, 214, 216, 218) 마다 보장해주어야 하는 타이밍 마진 때문에, 카스 레이턴스(CL)의 종류가 증가하면 DRAM의 억세스 시간의 최소값이 증가하게 되어, DRAM의 데이터 억세스 속도의 한계가 메모리 셀에서 데이터를 독출하는 속도 보다 레이턴시 카운터에 의해 결정되는 문제점을 초래할 수 있다.
본 발명이 해결하고자 하는 과제는 레이턴시(latency)를 정확하게 제어할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 커맨드 버퍼, 클럭 버퍼, 지연 측정 및 초기화부, DLL(Delay Locked Loop), 레이턴시 신호 발생부 및 데이터 출력 버퍼를 구비한다. 상기 커맨드 버퍼는 외부 명령을 수신하여 제 1 명령 신호를 출력하고, 상기 클럭 버퍼는 외부 클럭 신호를 수신하여 제 1 내부 클럭 신호를 출력한다. 상기 지연 측정 및 초기화부는 상기 제 1 내부 클럭 신호 및 제 4 내부 클럭 신호를 수신하여 상기 외부 클럭 신호로부터 독출 데이터 출력 신호까지의 지연 시간에 대응하는 복수의 지연 신호들 및 제 2 내부 클럭 신호를 출력한다. 상기 DLL은 상기 제 2 내부 클럭 신호를 입력 받아 상기 제 3 내부 클럭 신호 및 상기 제 4 내부 클럭 신호를 출력한다. 상기 레이턴시 신호 발생부는 상기 제 2 내부 클럭 신호, 상기 제 3 내부 클럭 신호 및 상기 지연 신호들에 응답하여 상기 제 1 명령 신호로부터 레이턴시 신호를 상기 제 2 내부 클럭 신호와 상기 제 3 내부 클럭 신호 사이의 지연 시간 만큼 지연하여 출력한다. 상기 데이터 출력 버퍼는 상기 레이턴시 신호 및 상기 제 3 내부 클럭 신호에 응답하여 데이터를 출력한다.
상기 레이턴시 신호 발생부는 상기 제 1 명령 신호를 수신하고 상기 제 2 내 부 클럭 신호 및 지연 신호들에 응답하여 상기 제 1 명령 신호를 샘플링하는 샘플링부 및 상기 제 3 내부 클럭 신호에 응답하여 상기 샘플링한 제 1 명령 신호를 상기 레이턴시 신호로서 출력하는 전송부를 구비하는 것이 바람직하다.
상기 샘플링부는 상기 제 2 내부 클럭 신호에 응답하여 복수의 샘플링 클럭들을 출력하는 제 1 링 카운터 및 상기 복수의 샘플링 클럭들 및 상기 지연 신호들에 응답하여 상기 제 1 명령 신호를 샘플링하는 샘플러를 구비하는 것이 바람직하다.
상기 샘플러는 상기 각각의 샘플링 클럭에 응답하여 상기 제 1 명령 신호를 입력하고 상기 샘플링된 제 1 명령 신호를 출력하는 복수의 플립플롭 및 상기 지연 신호들에 응답하여 상기 각각의 샘플링된 제 1 명령 신호의 출력 경로를 결정하는 경로 선택부를 구비할 수 있다.
상기 전송부는 상기 제 3 내부 클럭 신호에 응답하여 복수의 전송 클럭들을 출력하는 제 2 링 카운터 및 상기 복수의 전송 클럭들에 응답하여 상기 샘플링한 제 1 명령 신호를 상기 레이턴시 신호로서 출력하는 전송 수단을 구비하는 것이 바람직하다.
상기 제 2 링 카운터는 상기 제 3 내부 클럭 신호의 지연 여부를 결정하는 전송 클럭 제어부, 상기 전송 클럭 제어부의 출력 신호에 응답하여 입력 신호를 입력하는 제 1 플립플롭, 상기 전송 클럭 제어부의 출력 신호에 응답하여 이전에 연결된 플립플롭에서 출력하는 전송 클럭 신호를 입력하는 직렬로 연결된 제 2 내지 제 n 플립플롭(n은 자연수) 및 상기 제 2 링 카운터의 리셋 여부에 대응하는 링 카 운터 리셋 신호, 상기 제 1 플립플롭의 반전 출력 신호 및 상기 제 n 플립플롭의 출력 신호에 응답하여 상기 입력 신호를 출력하는 전송 클럭 초기화부를 구비하는 것이 바람직하다.
상기 전송부는 상기 데이터 출력 버퍼와 인접하게 위치하는 것이 바람직하다.
상기 레이턴시 신호 발생부는 상기 지연 신호들에 응답하여 상기 제 1 명령 신호로부터 제 2 명령 신호를 출력하는 제 2 지연부, 상기 제 2 명령 신호를 수신하고 상기 제 2 내부 클럭 신호 및 지연 신호들에 응답하여 상기 제 2 명령 신호를 샘플링하는 샘플링부 및 상기 제 3 내부 클럭 신호에 응답하여 상기 샘플링한 제 1 명령 신호를 상기 레이턴시 신호로서 출력하는 전송부를 구비하는 것이 바람직하다.
상기 지연 측정 및 초기화부는 상기 제 1 내부 클럭 신호와 락킹 완료 신호에 응답하여 제 1 및 제 2 지연 제어 신호들을 발생하는 지연 제어 신호 발생부, 상기 제 1 지연 제어 신호에 응답하여 상기 제 4 내부 클럭 신호를 분주시켜서 분주 클럭 신호를 발생하는 분주기, 상기 제 2 지연 제어 신호 및 상기 제 1 내부 클럭 신호에 응답하여 제어 클럭 신호를 발생하는 제어 클럭 발생부 및 상기 제어 클럭 신호와 상기 분주 클럭 신호에 응답하여 상기 지연 신호들과 측정 종료 신호를 발생하는 지연 신호 발생부를 구비하는 것이 바람직하다.
상기 지연 동기 회로는 상기 제 1 내부 클럭 신호와 상기 제 4 내부 클럭 신호의 위상 차를 비교하여 비교 신호를 출력하는 위상 검출부, 상기 비교 신호에 응 답하여 위상 제어 신호를 발생하는 지연 제어부, 상기 위상 제어 신호에 응답하여 상기 제 2 내부 클럭 신호를 지연시켜 상기 제 3 내부 클럭 신호를 발생하는 제 1 지연부, 상기 제 3 내부 클럭 신호를 입력하여 상기 데이터 출력 버퍼의 지연 시간 만큼 지연시키는 데이터 출력 버퍼 레플리카부 및 상기 데이터 출력 버퍼 레플리카부의 출력을 상기 클럭 버퍼의 지연 시간 만큼 지연시켜 제 4 내부 클럭 신호를 출력하는 클럭 버퍼 레플리카부를 구비하는 것이 바람직하다.
상기 제 2 지연부는 상기 지연 신호들과 상기 메모리 장치의 레이턴시 정보를 조합하여 다수개의 스위치 신호들을 발생하는 로직 회로부, 상기 외부 클럭 신호에 응답하여 상기 외부 명령 신호를 순차적으로 입력하는 직렬 연결된 복수의 플립플롭들 및 상기 스위치 신호들에 응답하여 상기 외부 명령 신호 및 상기 플립플롭들 각각의 출력 신호들 중 하나의 신호를 선택하여 상기 제2 명령 신호로 전달하는 스위치부를 구비하는 것이 바람직하다.
본 발명에 따른 반도체 메모리 장치는 외부에서 입력되는 클럭을 사용하여 외부 명령을 샘플링하므로 종래의 데이터 출력 버퍼 레플리카부 및 커맨드 경로 레플리카부를 구비할 필요가 없어 반도체 메모리 장치의 파워 다운 모드에서 시간적이 여유가 발생할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(300)의 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(300)는 커맨드 버퍼(310), 클럭 버퍼(320), 지연 측정 및 초기화부(330), DLL(Delay Lock Loop)(340), 레이턴시 신호 발생부(360) 및 데이터 출력 버퍼(390)를 구비할 수 있다.
커맨드 버퍼(310)는 외부 명령(CMD)을 수신하여 제 1 명령 신호(PREAD)를 출력한다. 이하에서는, 외부 명령(CMD)으로 독출 명령(READ)이 인가된 경우에 대하여 설명한다. 다만, 본 발명이 독출 명령(READ)이 인가된 경우에 한정되지 않고 레이턴시 제어가 필요한 모든 경우에 적용될 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
클럭 버퍼(320)는 외부 클럭(EXCLK)을 수신하여 제 1 내부 클럭 신호(PCLK)를 출력한다. 제 1 내부 클럭 신호(PCLK)는 외부 클럭(EXCLK)이 클럭 버퍼(320)를 통과하면서 지연된 신호이고, 제 1 명령 신호(PREAD)는 외부 명령(READ)이 커맨드 버퍼(310)를 통과하면서 지연된 신호이다. 외부 클럭(EXCLK)과 제 1 내부 클럭(PCLK) 사이의 지연 시간은 외부 명령(READ)과 제 1 명령 신호(PREAD) 사이의 지연 시간과 동일한 것이 바람직하다.
지연 측정 및 초기화부(330)는 제 1 내부 클럭 신호(PCLK), 제 4 내부 클럭 신호(FCLK) 및 락킹 완료 신호(LOCK)에 응답하여 복수의 지연 신호들(MB<i>) 및 제 2 내부 클럭 신호(DLCLK)를 출력한다. 복수의 지연 신호들(MB<i>)은 외부 클럭 신호(EXCLK)로부터 데이터 출력 신호(OUT)까지의 지연 시간에 대응하는 신호이다.
DLL(340)은 제 2 내부 클럭 신호(DLCLK)를 입력 받아 제 3 내부 클럭 신호(DLLCLK) 및 제 4 내부 클럭 신호(FCLK)를 출력한다. DLL(340)은 위상 검출부(341), 지연 제어부(343), 제 1 지연부(345), 데이터 출력 버퍼 레플리카부(347) 및 클럭 버퍼 레플리카부(349)를 구비할 수 있다. 위상 검출부(341)는 제 1 내부 클럭 신호(PCLK)와 제 4 내부 클럭 신호(FCLK)의 위상 차를 비교하여 비교 신호를 출력한다. 지연 제어부(343)는 상기 비교 신호에 응답하여 위상 제어 신호(CTRL)를 발생한다. 제 1 지연부(345)는 위상 제어 신호(CTRL)에 응답하여 제 2 내부 클럭 신호(DLCLK)를 지연시켜 제 3 내부 클럭 신호(DLLCLK)를 발생한다. 데이터 출력 버퍼 레플리카부(347)는 제 3 내부 클럭 신호(DLLCLK)를 입력하여 데이터 출력 버퍼(390)의 지연 시간 만큼 지연시켜 출력한다. 클럭 버퍼 레플리카부(349)는 데이터 출력 버퍼 레플리카부(347)의 출력을 클럭 버퍼(320)의 지연 시간 만큼 지연시켜 제 4 내부 클럭 신호(FCLK)를 출력한다.
레이턴시 신호 발생부(360)는 제 2 내부 클럭 신호(DLCLK), 제 3 내부 클럭 신호(DLLCLK) 및 지연 신호들(MB<i>)에 응답하여 제 1 명령 신호(PREAD)로부터 레이턴시 신호(LATENCY)를 출력한다. 즉, 레이턴시 신호 발생부(360)는 제 2 내부 클럭 신호(DLCLK)와 제 3 내부 클럭 신호(DLLCLK) 사이의 지연 시간만큼 제 1 명령 신호(PREAD)를 지연시켜 출력한다.
레이턴시 신호 발생부(360)는 제 2 지연부(365), 샘플링부(370) 및 전송부(380)를 구비할 수 있다. 제 2 지연부(365)는 지연 신호들(MB<i>)과 카스 레이턴시(CL)에 응답하여 제 1 명령 신호(PREAD)로부터 제 2 명령 신호(DREAD)를 출력한다. 제 2 명령 신호(DREAD)는 제 1 명령 신호(PREAD)를 n 클럭 사이클(n은 자연수) 지연한 신호인 것이 바람직하다. 즉, 제 2 지연부(365)는 제 1 명령 신호(PREAD)를 정수배의 클럭 사이클만큼 지연시켜 제 2 명령 신호(DREAD)로서 출력한다.
샘플링부(370)는 제 2 명령 신호(DREAD)를 수신하고 제 2 내부 클럭 신호(DLCLK) 및 지연 신호들(MB<i>)에 응답하여 제 2 명령 신호(DREAD)를 샘플링한다. 샘플링부(370)는 제 1 링 카운터(377) 및 샘플러(375)를 구비할 수 있다. 제 1 링 카운터(375)는 제 2 내부 클럭 신호(DLCLK)에 응답하여 복수의 샘플링 클럭들(sCLK<i>)을 출력한다. 샘플러(375)는 상기 샘플링 클럭들(sCLK<i>)에 응답하여 제 2 명령 신호(DREAD)를 샘플링한다.
전송부(380)는 제 3 내부 클럭 신호에 응답하여 상기 샘플링한 제 2 명령 신호(rg<i>)를 레이턴시 신호(LATENCY)로서 출력한다. 전송부(380)는 제 2 링 카운터(387) 및 전송 수단(385)을 구비할 수 있다. 제 2 링 카운터(387)는 제 3 내부 클럭 신호(DLLCLK)에 응답하여 복수의 전송 클럭들(tCLK<i>)을 출력한다. 전송 수단(385)은 복수의 전송 클럭들(tCLK<i>)에 응답하여 상기 샘플링한 제 2 명령 신호(rg<i>)를 레이턴시 신호(LATENCY)로서 출력한다.
지연 측정 및 초기화부(330)는 복수의 지연 신호들(MB<i>)를 발생하는 동안 제 1 링 카운터(377) 및 제 2 링 카운터(387)를 초기화한다. 보다 구체적으로 설명 하면, 제 1 링 카운터(377) 및 제 2 링 카운터(387)는 복수의 플립플롭으로 구현될 수 있는데, 지연 측정 및 초기화부(330)는 상기 플립플롭들을 초기화한다.
도 3에서는 레이턴시 신호 발생부(360)가 제 2 지연부(365)를 포함하는 경우에 대하여 도시하고 있으나, 제 2 지연부(365)는 생략될 수 있다. 제 2 지연부(365)를 생략하는 경우, 샘플링부(370)는 제 1 명령 신호(PREAD)를 수신하고 제 2 내부 클럭 신호(DLCLK) 및 지연 신호들(MB<i>)에 응답하여 제 1 명령 신호(PREAD)를 샘플링하고, 전송부(380)는 제 3 내부 클럭 신호(DLLCLK)에 응답하여 상기 샘플링한 제 1 명령 신호(rg<i>)를 레이턴시 신호(LATENCY)로서 출력한다. 제 2 지연부(365)를 생략한 경우, 샘플링부(370)는 상기 샘플링된 제 1 명령 신호(rg<i>)의 출력 경로를 다르게 설정하여 제 2 지연부(365)의 기능까지 수행할 수 있다. 샘플링부(370)의 경로 설정에 따른 결과에 대하여는 도 4 내지 도 7에서 보다 상세히 설명한다.
데이터 출력 버퍼(390)는 레이턴시 신호(LATENCY) 및 제 3 내부 클럭 신호(DLLCLK)에 응답하여 데이터(DATA)를 출력한다.
도 4는 도 3의 샘플링부(370) 및 전송부(380)의 일 실시예를 도시한 도면이다.
도 3 및 도 4를 참조하면, 샘플러(375)는 복수의 플립플롭들(411, 412, 413) 및 경로 선택부(410)를 구비할 수 있다. 각각의 플립플롭(411, 412, 413)은 각각의 샘플링 클럭(sCLK<0>, sCLK<1>, sCLK<2>)에 응답하여 제 2 명령 신호(DREAD)를 입력하고 샘플링 된 제 2 명령 신호(rg<0>, rg<1>, rg<2>)를 출력한다. 경로 선택 부(410)는 지연 신호들(MB<i>)에 응답하여 각각의 샘플링 된 제 2 명령 신호(rg<0>, rg<1>, rg<2>)의 출력 경로를 결정한다. 도 4에서는 제 1 플립플롭(411)에서 출력하는 샘플링된 제 2 명령 신호(rg<0>)는 전송수단(385)에서 제 1 전송 클럭(tCLK<0>)에 응답하여 레이턴시 신호(LATENCY)로서 출력되는 경우에 대하여 도시하고 있다. 또한, 제 2 플립플롭(412)에서 출력하는 샘플링된 제 2 명령 신호(rg<1>)는 전송수단(385)에서 제 2 전송 클럭(tCLK<1>)에 응답하여 레이턴시 신호(LATENCY)로서 출력되고, 제 3 플립플롭(413)에서 출력하는 샘플링된 제 2 명령 신호(rg<2>)는 전송수단(385)에서 제 3 전송 클럭(tCLK<2>)에 응답하여 레이턴시 신호(LATENCY)로서 출력된다.
제 1 링 카운터(377)는 이전에 연결된 플립플롭에서 출력하는 샘플링 클럭 신호를 입력하고 제 2 내부 클럭 신호(DLCLK)에 응답하여 동작하는 복수의 플립플롭들(421, 422, 423)을 구비할 수 있다. 즉, 제 4 플립 플롭(421)은 제 2 내부 클럭 신호(DLCLK)에 응답하여 제 3 샘플링 클럭(sCLK<2>)을 입력하고 제 1 샘플링 클럭(sCLK<0>)을 출력한다. 제 5 플립 플롭(422)은 제 2 내부 클럭 신호(DLCLK)에 응답하여 제 1 샘플링 클럭(sCLK<0>)을 입력하고 제 2 샘플링 클럭(sCLK<1>)을 출력한다. 제 6 플립 플롭(423)은 제 2 내부 클럭 신호(DLCLK)에 응답하여 제 2 샘플링 클럭(sCLK<1>)을 입력하고 제 3 샘플링 클럭(sCLK<2>)을 출력한다.
전송 수단(385)은 각각의 전송 클럭(tCLK<0>, tCLK<1>, tCLK<2>)에 응답하여 상기 샘플링된 제 2 명령 신호(rg<0>, rg<1>, rg<2>)를 레이턴시 신호(LATENCY)로 출력할 것인지 여부를 결정하는 복수의 스위치(SW1, SW2, SW3)를 구비할 수 있다.
제 2 링 카운터(387)는 이전에 연결된 플립플롭에서 출력하는 전송 클럭 신호를 입력하고 제 3 내부 클럭 신호(DLLCLK)에 응답하여 동작하는 복수의 플립플롭들(431, 432, 433)을 구비할 수 있다. 즉, 제 7 플립 플롭(431)은 제 3 내부 클럭 신호(DLLCLK)에 응답하여 제 3 전송 클럭(tCLK<2>)을 입력하고 제 1 전송 클럭(tCLK<0>)을 출력한다. 제 8 플립 플롭(432)은 제 3 내부 클럭 신호(DLLCLK)에 응답하여 제 1 전송 클럭(tCLK<0>)을 입력하고 제 2 전송 클럭(tCLK<1>)을 출력한다. 제 9 플립 플롭(433)은 제 3 내부 클럭 신호(DLLCLK)에 응답하여 제 2 전송 클럭(tCLK<1>)을 입력하고 제 3 전송 클럭(tCLK<2>)을 출력한다.
도 4에서는 3개의 샘플링 클럭들(sCLK<0>, sCLK<1>, sCLK<2>)에 응답하여 제 2 명령 신호(DREAD)를 샘플링하고, 3개의 전송 클럭들(tCLK<0>, tCLK<1>, tCLK<2>)에 응답하여 상기 샘플링된 제 2 명령 신호(rg<0>, rg<1>, rg<2>)를 레이턴시 신호(LATENCY)로서 출력하는 경우에 대하여 도시하였다. 다만, 이는 일 실시예에 불과할 뿐, 제 1 링 카운터(377) 및 제 2 링 카운터(387)의 플립플롭들의 개수를 변경함으로서 다른 개수의 샘플링 클럭들 및 전송 클럭들을 이용하여도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
도 5는 도 4와 같이 경로 선택부(410)의 경로가 결정된 경우 도 3의 반도체 메모리 장치(300)의 동작 타이밍 다이어그램이다.
도 3 내지 도 5를 참조하면, 커맨드 버퍼(310)는 외부 명령(RD1)을 수신하여 제 1 명령 신호(PREAD)를 출력한다. 도 5는 제 2 지연부(365)에서 제 1 명령 신 호(PREAD)를 정수배의 클럭 사이클만큼의 지연시키지 않는 경우에 대하여 도시하고 있다. 따라서, 도 5의 제 2 명령 신호(PREAD)는 제 1 명령 신호(DREAD)에 비하여 정수배의 클럭 사이클만큼 지연되지 않고, 제 2 지연부(365)를 통과하면서 소정의 지연 시간만큼 지연된다. 만약, 제 2 지연부(365)가 정상적으로 동작하는 경우라면, 제 2 명령 신호(DREAD)가 제 1 명령 신호(PREAD)에 비하여 정수배의 클럭 사이클만큼 지연될 것이다.
지연 측정 및 초기화부(330)는 DLL(340)의 락킹이 완료되었음을 알리는 락킹 완료 신호(LOCK), 제 1 내부 클럭 신호(PCLK) 및 제 4 내부 클럭 신호(FCLK)에 응답하여 제 2 내부 클럭 신호(DLCLK)를 출력한다. 제 1 링 카운터(377)는 상기 제 2 내부 클럭 신호(DLCLK)에 응답하여 제 1 내지 제 3 샘플링 클럭(sCLK<0>, sCLK<1>, sCLK<2>)을 출력한다. 제 1 샘플링 클럭(sCLK<0>) 및 제 3 샘플링 클럭(sCLK<2>)의 라이징 에지에서 제 2 명령 신호(DREAD)는 제 1 논리 상태이고, 제 2 샘플링 클럭(sCLK<1>)의 라이징 에지에서 제 2 명령 신호(DREAD)는 제 2 논리 상태이다. 이하에서, 제 1 논리 상태는 논리 로우 상태를 의미하고 제 2 논리 상태는 논리 하이 상태를 의미한다. 따라서, 제 2 플립플롭(412)은 제 2 샘플링 클럭(sCLK<1>)에 응답하여 제 2 샘플링 클락(sCLK<1>)의 라이징 에지에서부터 다음 클락의 라이징 에지까지 제 2 논리 상태인 샘플링된 제 2 명령 신호(rg<1>)를 출력한다. 그리고, 제 1 플립 플롭(411)은 제 1 샘플링 클럭(sCLK<0>)에 응답하여 제 1 논리 상태의 샘플링된 제 2 명령 신호(rg<0>)를 출력하고, 제 3 플립 플롭(413)은 제 3 샘플링 클럭(sCLK<2>)에 응답하여 제 1 논리 상태의 샘플링된 제 2 명령 신호(rg<2>)를 출력 한다.
DLL(340)은 제 2 클럭 신호(DLCLK)가 제 1 지연부(345)를 통과하면서 지연된 제 3 클럭 신호(DLLCLK)를 출력한다. 제 2 링 카운터(387)는 상기 제 3 내부 클럭 신호(DLLCLK)에 응답하여 제 1 내지 제 3 전송 클럭(tCLK<0>, tCLK<1>, tCLK<2>)을 출력한다. 스위치들(SW1, SW2, SW3)은 대응하는 전송 클럭(tCLK<0>, tCLK<1>, tCLK<2>)이 제 2 논리 상태인 경우 상기 샘플링된 제 2 명령 신호(rg<0>, rg<1>, rg<2>)를 레이턴시 신호(LATENCY)로서 출력한다.
제 1 전송 클럭(tCLK<0>)이 제 2 논리 상태가 되어 스위치(SW1)가 턴 온되는 동안, 제 1 플립플롭(411)의 출력 신호(rg<0>)는 제 1 논리 상태이므로 레이턴시 신호(LATENCY)는 제 1 논리 상태가 된다. 그러나, 제 2 전송 클럭(tCLK<1>)이 제 2 논리 상태가 되어 스위치(SW2)가 턴 온되는 동안, 제 2 플립플롭(412)의 출력 신호(rg<1>)는 제 2 논리 상태이므로 레이턴시 신호(LATENCY)는 제 2 논리 상태가 된다. 그리고, 제 3 전송 클럭(tCLK<2>)이 제 2 논리 상태가 되어 스위치(SW3)가 턴 온되는 동안, 제 3 플립플롭(413)의 출력 신호(rg<2>)는 제 1 논리 상태이므로 레이턴시 신호(LATENCY)는 제 1 논리 상태가 된다. 즉, 레이턴시 신호(LATENCY)는 제 2 전송 클럭(tCLK<1>)의 라이징 에지부터 제 3 전송 클럭(tCLK<2>)의 라이징 에지까지 제 2 논리 상태를 유지한다.
데이터 출력 버퍼(390)는 제 3 클럭 신호(DLLCLK) 및 레이턴시 신호(LATENCY)에 응답하여 데이터(DATA)를 출력한다. 즉, 도 5의 t1 시점인 제 3 클럭 신호(DLLCLK)의 라이징 에지에서 레이턴시 신호(LATENCY)는 제 1 논리 상태이 다. t1 시점의 한 클럭 후인 t2 시점의 제 3 클럭 신호(DLLCLK)의 라이징 에지에서 레이턴시 신호(LATENCY)는 제 2 논리 상태이므로, 데이터 출력 버퍼(390)는 t2 시점부터 데이터(DATA)를 출력하기 시작한다.
이하에서는 커맨드 버퍼(310)가 새로운 외부 명령(RD2)을 수신하는 경우에 대하여 설명한다. 이 경우, 제 1 샘플링 클럭(sCLK<0>)의 라이징 에지에서 제 2 명령 신호(DREAD)는 제 2 논리 상태이고, 제 2 샘플링 클럭(sCLK<1>) 및 제 3 샘플링 클럭(sCLK<2>)의 라이징 에지에서 제 2 명령 신호(DREAD)는 제 1 논리 상태이다. 따라서, 제 1 플립플롭(411)은 제 1 샘플링 클럭(sCLK<0>)에 응답하여 제 2 논리 상태의 샘플링된 제 2 명령 신호(rg<0>)를 출력한다. 그리고, 제 2 플립 플롭(412)은 제 2 샘플링 클럭(sCLK<1>)에 응답하여 제 1 논리 상태의 샘플링된 제 2 명령 신호(rg<1>)를 출력하고, 제 3 플립 플롭(413)은 제 3 샘플링 클럭(sCLK<2>)에 응답하여 제 1 논리 상태의 샘플링된 제 2 명령 신호(rg<2>)를 출력한다.
따라서, 제 1 전송 클럭(tCLK<0>)이 제 2 논리 상태가 되어 스위치(SW1)가 턴 온되는 동안, 제 1 플립플롭(411)의 출력 신호(rg<0>)는 제 2 논리 상태이므로 레이턴시 신호(LATENCY)는 제 2 논리 상태가 된다. 그러나, 제 2 전송 클럭(tCLK<1>)이 제 2 논리 상태가 되어 스위치(SW2)가 턴 온되는 동안, 제 2 플립플롭(412)의 출력 신호(rg<1>)는 제 1 논리 상태이므로 레이턴시 신호(LATENCY)는 제 1 논리 상태가 된다. 그리고, 제 3 전송 클럭(tCLK<2>)이 제 2 논리 상태가 되어 스위치(SW3)가 턴 온되는 동안, 제 3 플립플롭(413)의 출력 신호(rg<2>)는 제 1 논리 상태이므로 레이턴시 신호(LATENCY)는 제 1 논리 상태가 된다. 즉, 레이턴시 신 호(LATENCY)는 제 1 전송 클럭(tCLK<0>)의 라이징 에지부터 제 2 전송 클럭(tCLK<1>)의 라이징 에지까지 제 2 논리 상태를 유지한다.
데이터 출력 버퍼(390)는 제 3 클럭 신호(DLLCLK) 및 레이턴시 신호(LATENCY)에 응답하여 데이터(DATA)를 출력하므로, t3 시점부터 새로운 외부 명령(RD2)에 응답하여 데이터(DATA)를 출력하기 시작한다.
도 6은 도 3의 샘플링부(370) 및 전송부(380)의 다른 일 실시예를 도시한 도면이다.
도 3, 도 4 및 도 6을 참조하면, 도 6의 제 1 링 카운터(377), 제 2 링 카운터(387) 및 전송 수단(385)은 도 4의 제 1 링 카운터(377), 제 2 링 카운터(387) 및 전송 수단(385)과 동일하게 동작하므로 이하에서 상세한 설명을 생략한다. 다만, 도 6의 경로 선택부(610)는 도 4의 경로 선택부(410)와 다른 경로를 선택하고 있다. 즉, 도 6의 경우, 제 1 플립플롭(611)에서 출력하는 샘플링된 제 2 명령 신호(rg<0>)는 전송수단(385)에서 제 3 전송 클럭(tCLK<2>)에 응답하여 레이턴시 신호(LATENCY)로서 출력되는 경우에 대하여 도시하고 있다. 또한, 제 2 플립플롭(612)에서 출력하는 샘플링된 제 2 명령 신호(rg<1>)는 전송수단(385)에서 제 1 전송 클럭(tCLK<0>)에 응답하여 레이턴시 신호(LATENCY)로서 출력되고, 제 3 플립플롭(613)에서 출력하는 샘플링된 제 2 명령 신호(rg<2>)는 전송수단(385)에서 제 1 전송 클럭(tCLK<1>)에 응답하여 레이턴시 신호(LATENCY)로서 출력된다.
도 7은 도 6과 같이 경로 선택부(610)의 경로가 결정된 경우 도 3의 반도체 메모리 장치(300)의 동작 타이밍 다이어그램이다.
도 3, 도 6 및 도 7을 참조하면, 커맨드 버퍼(310)는 외부 명령(RD1)을 수신하여 제 1 명령 신호(PREAD)를 출력한다. 도 5와 마찬가지로 도 6에서도 제 2 지연부(365)에서 제 1 명령 신호(PREAD)를 정수배의 클럭 사이클만큼 지연시키지 않는 경우에 대하여 도시하고 있다.
제 1 링 카운터(377)는 상기 제 2 내부 클럭 신호(DLCLK)에 응답하여 제 1 내지 제 3 샘플링 클럭(sCLK<0>, sCLK<1>, sCLK<2>)을 출력한다. 제 1 샘플링 클럭(sCLK<0>) 및 제 3 샘플링 클럭(sCLK<2>)의 라이징 에지에서 제 2 명령 신호(DREAD)는 제 1 논리 상태이고, 제 2 샘플링 클럭(sCLK<1>)의 라이징 에지에서 제 2 명령 신호(DREAD)는 제 2 논리 상태이다. 따라서, 도 4 및 도 5와 동일하게 제 2 플립플롭(612)은 제 2 샘플링 클럭(sCLK<1>)에 응답하여 제 2 샘플링 클락(sCLK<1>)의 라이징 에지에서부터 다음 클락의 라이징 에지까지 제 2 논리 상태인 샘플링된 제 2 명령 신호(rg<1>)를 출력한다. 그리고, 제 1 플립 플롭(611)은 제 1 샘플링 클럭(sCLK<0>)에 응답하여 제 1 논리 상태의 샘플링된 제 2 명령 신호(rg<0>)를 출력하고, 제 3 플립 플롭(613)은 제 3 샘플링 클럭(sCLK<2>)에 응답하여 제 1 논리 상태의 샘플링된 제 2 명령 신호(rg<2>)를 출력한다.
제 2 링 카운터(387)는 상기 제 3 내부 클럭 신호(DLLCLK)에 응답하여 제 1 내지 제 3 전송 클럭(tCLK<0>, tCLK<1>, tCLK<2>)을 출력한다. 스위치들(SW1, SW2, SW3)은 대응하는 전송 클럭(tCLK<0>, tCLK<1>, tCLK<2>)이 제 2 논리 상태인 경우 상기 샘플링된 제 2 명령 신호(rg<0>, rg<1>, rg<2>)를 레이턴시 신호(LATENCY)로서 출력한다.
제 1 전송 클럭(tCLK<0>)이 제 2 논리 상태가 되어 스위치(SW1)가 턴 온되는 동안, 제 2 플립플롭(612)의 출력 신호(rg<1>)는 제 2 논리 상태이므로 레이턴시 신호(LATENCY)는 제 2 논리 상태가 된다. 그러나, 제 2 전송 클럭(tCLK<1>)이 제 2 논리 상태가 되어 스위치(SW2)가 턴 온되는 동안, 제 3 플립플롭(613)의 출력 신호(rg<2>)는 제 1 논리 상태이므로 레이턴시 신호(LATENCY)는 제 1 논리 상태가 된다. 그리고, 제 3 전송 클럭(tCLK<2>)이 제 2 논리 상태가 되어 스위치(SW3)가 턴 온되는 동안, 제 1 플립플롭(611)의 출력 신호(rg<0>)는 제 2 논리 상태이므로 레이턴시 신호(LATENCY)는 제 2 논리 상태가 된다. 즉, 레이턴시 신호(LATENCY)는 제 1 전송 클럭(tCLK<0>)의 라이징 에지부터 제 2 전송 클럭(tCLK<1>)의 라이징 에지까지 제 2 논리 상태를 유지한다.
데이터 출력 버퍼(390)는 제 3 클럭 신호(DLLCLK) 및 레이턴시 신호(LATENCY)에 응답하여 데이터(DATA)를 출력한다. 즉, 도 7의 t1 시점인 제 3 클럭 신호(DLLCLK)의 라이징 에지에서 레이턴시 신호(LATENCY)는 제 1 논리 상태이다. t1 시점의 한 클럭 후인 t2 시점의 제 3 클럭 신호(DLLCLK)의 라이징 에지에서 레이턴시 신호(LATENCY)는 제 2 논리 상태이므로, 데이터 출력 버퍼(390)는 t2 시점부터 데이터(DATA)를 출력하기 시작한다.
이하에서는 커맨드 버퍼(310)가 새로운 외부 명령(RD2)을 수신하는 경우에 대하여 설명한다. 이 경우, 제 1 샘플링 클럭(sCLK<0>)의 라이징 에지에서 제 2 명령 신호(DREAD)는 제 2 논리 상태이고, 제 2 샘플링 클럭(sCLK<1>) 및 제 3 샘플링 클럭(sCLK<2>)의 라이징 에지에서 제 2 명령 신호(DREAD)는 제 1 논리 상태이다. 따라서, 제 1 플립플롭(611)은 제 1 샘플링 클럭(sCLK<0>)에 응답하여 제 2 논리 상태의 샘플링된 제 2 명령 신호(rg<0>)를 출력한다. 그리고, 제 2 플립 플롭(612)은 제 2 샘플링 클럭(sCLK<1>)에 응답하여 제 1 논리 상태의 샘플링된 제 2 명령 신호(rg<1>)를 출력하고, 제 3 플립 플롭(613)은 제 3 샘플링 클럭(sCLK<2>)에 응답하여 제 1 논리 상태의 샘플링된 제 2 명령 신호(rg<2>)를 출력한다.
따라서, 제 1 전송 클럭(tCLK<0>)이 제 2 논리 상태가 되어 스위치(SW1)가 턴 온되는 동안, 제 2 플립플롭(612)의 출력 신호(rg<1>)는 제 1 논리 상태이므로 레이턴시 신호(LATENCY)는 제 1 논리 상태가 된다. 그리고, 제 2 전송 클럭(tCLK<1>)이 제 2 논리 상태가 되어 스위치(SW2)가 턴 온되는 동안, 제 3 플립플롭(613)의 출력 신호(rg<2>)는 제 1 논리 상태이므로 레이턴시 신호(LATENCY)는 제 1 논리 상태가 된다. 그러나, 제 3 전송 클럭(tCLK<2>)이 제 2 논리 상태가 되어 스위치(SW3)가 턴 온되는 동안, 제 1 플립플롭(611)의 출력 신호(rg<0>)는 제 2 논리 상태이므로 레이턴시 신호(LATENCY)는 제 2 논리 상태가 된다. 즉, 레이턴시 신호(LATENCY)는 제 3 전송 클럭(tCLK<2>)의 라이징 에지부터 제 1 전송 클럭(tCLK<0>)의 라이징 에지까지 제 2 논리 상태를 유지한다.
데이터 출력 버퍼(390)는 제 3 클럭 신호(DLLCLK) 및 레이턴시 신호(LATENCY)에 응답하여 데이터(DATA)를 출력하므로, t3 시점부터 새로운 외부 명령(RD2)에 응답하여 데이터(DATA)를 출력하기 시작한다.
도 8(a)는 도 3의 제 2 링 카운터(387)의 일 실시예를 도시한 도면이고, 도 8(b)는 도 8(a)의 전송 클럭 초기화부(810)의 동작 타이밍 다이어그램이다.
도 3 및 도 8(a)를 참조하면, 제 2 링 카운터(387)는 전송 클럭 초기화부(810), 전송 클럭 제어부(830) 및 복수의 플립플롭들(851, 852, 853)을 구비할 수 있다. 전송 클럭 초기화부(810)는 링 카운터 리셋 신호(RCRSTB) 및 플립플롭(851)의 반전 출력 신호(Q1B)에 응답하여 플립플롭(851, 852, 853)의 리셋 후 제 1 전송 클럭(tCLK<0>)을 출력할 수 있도록 한다. 전송 클럭 초기화부(810)는 제 1 낸드 게이트(811), 제 2 낸드 게이트(812), 제 3 낸드 게이트(813) 및 인버터(814)를 구비할 수 있다. 제 1 낸드 게이트(811)는 링 카운터 리셋 신호(RCRSTB) 및 제 2 낸드 게이트(812)의 출력 신호를 입력으로 하고, 제 2 낸드 게이트(812)는 플립플롭(851)의 반전 출력 신호(Q1B) 및 제 1 낸드 게이트(811)의 출력 신호를 입력으로 한다. 인버터(814)는 제 3 샘플링 클럭(tCLK<2>)를 반전시켜 출력하고, 제 3 낸드 게이트(813)는 제 2 낸드 게이트(812)의 출력 및 인버터(814)의 출력을 입력으로 하여 플립플롭(851)으로 출력한다.
전송 클럭 초기화부(810)의 동작을 도 8(a) 및 도 8(b)를 참조하여 설명한다. 링 카운터 리셋 신호(RCRSTB)가 제 1 논리 상태인 경우 플립플롭들(851, 852, 853)이 리셋 동작을 수행한다고 하면, t1 시점에서 리셋 동작을 수행한다. 이후에, 제 3 내부 클럭 신호(DLLCLK)가 제 1 논리 상태에서 제 2 논리 상태로 변경되면, 플립플롭(851)의 반전 출력 신호(Q1B)는 제 2 논리 상태에서 제 1 논리 상태로 변경된다. 따라서, A 노드는 제 1 논리 상태에서 제 2 논리 상태로 변경되고, 리셋 동작 후 플립플롭(851)이 동작할 때 제 2 논리 상태의 신호를 입력 받아 정상적으로 제 1 전송 클럭(tCLK<0>)을 출력한다.
전송 클럭 제어부(830)는 플립플롭(851, 852, 853)에 인가되는 제 3 내부 클럭 신호(DLLCLK)의 타이밍을 제어한다. 전송 클럭 제어부(830)는 제 1 스위치(831), 제 2 스위치(832) 및 인버터(833)를 구비할 수 있다. 즉, 전송 클럭 제어부(830)는 제 1 제어 신호(CWLH) 및 제 2 제어 신호(CWLHB)에 응답하여 제 1 스위치(831) 또는 제 2 스위치(832)를 온/오프 함으로서 제 3 내부 클럭 신호(DLLCLK)를 바로 출력하거나 인버터(833)를 통과시켜 반전된 제 3 내부 클럭 신호(DLLCLK)를 출력한다. 따라서, 전송 클럭 제어부(830)는 제 3 내부 클럭 신호(DLLCLK)를 정상적으로 출력하거나 반클럭 사이클만큼 지연시켜 출력할 수 있다.
도 8(a)는 도 3의 제 2 링 카운터(387)의 일 실시예일 뿐, 본원발명의 제 2 링 카운터(387)가 도 8(a)의 구성에 한정되지 않음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
도 9는 도 3의 지연 측정 및 초기화부(330)의 일 실시예를 도시한 회로도이고, 도 10은 지연 측정 및 초기화부(330)의 동작 타이밍 다이어그램이다.
도 9를 참조하면, 지연 측정 및 초기화부(330)는 초기화부(910), 지연 제어 신호 발생부(930), 분주기(950), 제어 클럭 발생부(970) 및 지연 신호 발생부(980)를포함한다. 본 실시예의 지연 측정 및 초기화부(330)는 지연 신호 발생부(980)내에 9개의 플립플롭들(981, 982, 983, 984, 985, 986, 987, 988, 989)을 사용하여 최대 9배의 클럭 사이클의 지연 시간을 측정한다.
초기화부(910)는 리셋 제어 신호(ICKEN)에 응답하여 제 2 내부 클럭 신호(DLCLK)를 출력한다. 즉, 초기화부(910)는 리셋 제어 신호(ICKEN)에 응답하여 온 또는 오프되는 스위치 및 상기 스위치의 온/오프 여부에 따라 제 1 내부 클럭 신호(PCLK)를 래치하여 제 2 내부 클럭 신호(DLCLK)로서 출력하는 래치 회로를 구비한다.
지연 제어 신호 발생부(930)는 제1 내부 클럭 신호(PCLK)에 응답하여 락킹 완료 신호(LOCK)를 입력하는 제 1 플립플롭(931), 제 1 플립플롭(931)의 출력을 입력하고 제 1 지연 제어 신호(FMS)를 출력하는 지연 제어 신호 출력부(932), 제 1 내부 클럭 신호(PCLK)를 입력하는 인버터(933) 및 인버터(933)의 출력 신호에 응답하여 제 1 플립플롭(931)의 출력을 입력하고 제 2 지연 제어 신호(IMS)를 출력하는 제 2 플립플롭(934)을 포함한다.
분주기(950)는 제 1 지연 제어 신호(FMS)와 플립플롭(955)의 반전 출력 신호(/Q)를 입력하는 앤드 게이트(951) 및 락킹 완료 신호(LOCK)의 비활성화에 리셋되고 제 4 내부 클럭 신호(FCLK)에 응답하여 앤드 게이트(951)의 출력 신호를 입력하고 분주 클럭 신호(FDIVCLK)를 발생하는 플립플롭(955)을 포함한다.
제어 클럭 발생부(970)는 제1 내부 클럭 신호(PCLK)와 제2 지연 제어 신호(IMS)를 입력하는 앤드 게이트(971), 앤드 게이트(971)의 출력 신호를 입력하여 지연시키는 지연부(972) 및 지연부(972)의 출력 신호와 측정 종료 신호(STOPB)를 입력하고 제어 클럭 신호(PCLKB)를 발생하는 낸드 게이트(973)를 포함한다.
지연 신호 발생부(980)는 제어 클럭 신호(PCLKB)에 응답하여 분주 클럭 신호(FDIVCLK)를 입력하는, 직렬 연결된 다수개의 플립플롭들(981, ... , 989)을 포함한다. 플립플롭들(981, ... , 989)은 락킹 완료 신호(LOCK)의 비활성화에 리셋된 다. 플립플롭(989)는 제어 클럭 신호(PCLKB)에 응답하여 분주 클럭 신호(FDIVCLK)를 입력한 후 출력한다. 플립플롭(988)은 제어 클럭 신호(PCLKB)에 응답하여 전단의 플립플롭(989)의 출력을 입력한 후 출력한다. 이와 같은 방법으로, 플립플롭들(987, 986, ... , 981)은 제어 클럭 신호(PCLKB)에 응답하여 전단의 플립플롭들의 출력을 입력한 후 출력한다. 플립플롭(981)의 반전 출력은 측정 종료 신호(STOPB)로 발생된다.
또한, 지연 신호 발생부(980)는 각 플립플롭들(982, 983, ... , 989)의 출력 신호(Q) 또는 반전 출력 신호(/Q)와 이웃한 지연 신호들(M1B, M2B, ... , M8B)에 응답하여 해당되는 지연 신호들(M2B, M3B, ... , M9B)을 출력한다. 제 1 지연 신호(M1B)는 플립플롭(981)의 출력을 반전시키는 제 1 인버터(991)에 의해 발생된다. 제 2 지연 신호(M2B)는 제 1 지연 신호(M1B)를 반전시키는 제 2 인버터(992)의 출력과 플립플롭(982)의 반전 출력 신호(/Q)를 입력하는 낸드 게이트(993)에 의해 발생된다. 마찬가지로, 제 4, 6, 8 지연 신호(M4B, M6B, M8B) 각각은 제 3, 5, 7 지연 신호(M3B, M5B, M7B)의 각각의 반전 신호와 대응하는 플립플롭(984, 986, 988)의 반전 출력 신호(/Q)를 입력하는 낸드 게이트에 의해 발생된다.
제 3 지연 신호(M3B)는 반전된 제 2 지연 신호(M2B)와 플립플롭(983)의 출력 신호(Q)를 입력하는 낸드 게이트(994)에 의해 발생된다. 마찬가지로, 제 3, 5, 7, 9 지연 신호(M3B, M5B, M7B, M9B) 각각은 제 2, 4, 6, 8 지연 신호(M2B, M4B, M6B, M8B)의 각각의 반전 신호와 대응하는 플립플롭(983, 985, 987, 989)의 출력 신호(Q)를 입력하는 낸드 게이트에 의해 발생된다.
지연 측정 및 초기화부(330)의 동작은 도 10의 타이밍 다이어그램으로 설명된다. 도 3, 도 9 및 도 10을 참조하면, 제1 내부 클럭 신호(PCLK)의 라이징 에지에 응답하여 DLL(340)의 락킹 완료 신호(LOCK)가 발생된다. 초기화부(910)는 리셋 제어 신호(ICKEN)에 응답하여 제 2 내부 클럭 신호(DLCLK)가 일정 구간동안 제 1 논리 상태를 유지하도록 한다. 제 2 내부 클럭 신호(DLCLK)가 제 1 논리 상태를 유지하는 일정 구간에서 링 카운터 리셋 신호(RCESTB)가 인에이블되어 제 1 링 카운터(377) 및 제 2 링 카운터(387)가 리셋된다.
제 1 내부 클럭 신호(PCLK)의 라이징 에지에 응답하여 제 1 지연 제어 신호(FMS)가 제 2 논리 상태로 발생되고, 제 1 내부 클럭 신호(PCLK)의 하강 에지에 응답하여 제 2 지연 제어 신호(IMS)가 제 2 논리 상태로 발생된다.
제어 클럭 신호(PCLKB)는 제 2 지연 제어 신호(IMS)의 제 2 논리 상태 구간 동안 제 1 내부 클럭 신호(PCLK)의 반전된 레벨로 발생된다. 분주 클럭 신호(FDIVCLK)는 제 1 지연 제어 신호(FMS)의 제 2 논리 상태 구간 동안 제 3 내부 클럭 신호(FCLK)를 2 분주시켜 발생된다. 제어 클럭 신호(PCLKB)의 라이징 에지들에 응답하여 지연 신호 발생부(980)의 플립플롭들(981, 982, ... , 989)의 출력 신호(Q)는 H-H-H-H-H-L-H-L-H(이하에서, 'L'은 제 1 논리 상태를 의미하고,'H'는 제 2 논리 상태를 의미한다)로 나타난다. 이에 따라, 제 1 내지 제 9 지연 신호들(M1B, M2B, ... , M9B)은 L-L-L-L-L-H-H-H-H로 발생된다.
도 11은 도 3의 제 2 지연부(365)의 일 실시예를 도시한 회로도이다.
도 11을 참조하면, 제 2 지연부(365)는 지연 측정 및 초기화부(330)에서 제 공되는 지연 신호들(M1B, ... , M9B)과 레이턴시 정보들(CL5, ... , CL11)을 조합하여 다수개의 스위치 신호들(S0, ... , S6)을 발생하는 로직 회로부(1110)를 포함한다. 또한, 제 2 지연부(365)는 제1 내부 클럭 신호(PCLK)에 응답하여 제1 명령 신호(PREAD)를 순차적으로 입력하는 다수개의 플립플롭들(1121, ... , 1126)로 구성된 쉬프터 레지스터부(1120) 및 스위치 신호들(S0, ... , S6)에 응답하여 제 1 명령 신호(PREAD) 또는 플립플롭들(1121, ... , 1126)의 출력 신호들(Q)을 선택적으로 제2 명령 신호(DREAD)로서 출력하는 스위치부(1130)를 더 포함한다.
이상에서는 리드 동작을 하는 반도체 메모리 장치를 위주로 설명하였다. 다만, 앞서 언급한 바와 같이 상기 반도체 메모리 장치는 레이턴시 제어가 필요한 모든 경우에 적용될 수 있는데, 예를 들어 다이나믹 ODT(Dynamic On Die Termination) 제어 회로 또는 노말 ODT(Normal On Die Termination) 제어 회로에서 사용될 수 있다. 상기 예와 같이 ODT 제어 회로에서 상기 반도체 메모리 장치가 사용되는 경우, 전송부(도 3의 380)를 반도체 메모리 장치의 데이터 출력 버퍼(160)의 근처에 위치하도록 구성함으로서 시간 마진(time margin)을 얻을 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해 져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 레이턴시 제어 동작을 설명하기 위한 블록도이다.
도 2a 는 도 1의 레이턴시 카운터(140)의 회로도이고, 도 2b는 도 2a의 신호들의 타이밍도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 도 3의 샘플링부 및 전송부의 일 실시예를 도시한 도면이다.
도 5는 도 4와 같이 경로 선택부의 경로가 결정된 경우 도 3의 반도체 메모리 장치의 동작 타이밍 다이어그램이다.
도 6은 도 3의 샘플링부 및 전송부의 다른 일 실시예를 도시한 도면이다.
도 7은 도 6과 같이 경로 선택부의 경로가 결정된 경우 도 3의 반도체 메모리 장치의 동작 타이밍 다이어그램이다.
도 8(a)는 도 3의 제 2 링 카운터의 일 실시예를 도시한 도면이고, 도 8(b)는 도 8(a)의 전송 클럭 초기화부의 동작 타이밍 다이어그램이다.
도 9는 도 3의 지연 측정 및 초기화부의 일 실시예를 도시한 회로도이다.
도 10은 도 3의 지연 측정 및 초기화부의 동작 타이밍 다이어그램이다.
도 11은 도 3의 제 2 지연부의 일 실시예를 도시한 회로도이다.

Claims (23)

  1. 외부 명령을 수신하여 제 1 명령 신호를 출력 하는 커맨드 버퍼;
    외부 클럭 신호를 수신하여 제 1 내부 클럭 신호를 출력하는 클럭 버퍼;
    상기 제 1 내부 클럭 신호 및 제 4 내부 클럭 신호를 수신하여 상기 외부 클럭 신호로부터 독출 데이터 출력 신호까지의 지연 시간에 대응하는 복수의 지연 신호들 및 제 2 내부 클럭 신호를 출력하는 지연 측정 및 초기화부;
    상기 제 2 내부 클럭 신호를 입력 받아 상기 제 3 내부 클럭 신호 및 상기 제 4 내부 클럭 신호를 출력하는 DLL(Delay Locked Loop);
    상기 제 2 내부 클럭 신호, 상기 제 3 내부 클럭 신호 및 상기 지연 신호들에 응답하여 상기 제 1 명령 신호로부터 레이턴시 신호를 상기 제 2 내부 클럭 신호와 상기 제 3 내부 클럭 신호 사이의 지연 시간 만큼 지연하여 출력하는 레이턴시 신호 발생부; 및
    상기 레이턴시 신호 및 상기 제 3 내부 클럭 신호에 응답하여 데이터를 출력하는 데이터 출력 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 레이턴시 신호 발생부는,
    상기 제 1 명령 신호를 수신하고 상기 제 2 내부 클럭 신호 및 지연 신호들에 응답하여 상기 제 1 명령 신호를 샘플링하는 샘플링부; 및
    상기 제 3 내부 클럭 신호에 응답하여 상기 샘플링한 제 1 명령 신호를 상기 레이턴시 신호로서 출력하는 전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 샘플링부는,
    상기 제 2 내부 클럭 신호에 응답하여 복수의 샘플링 클럭들을 출력하는 제 1 링 카운터; 및
    상기 복수의 샘플링 클럭들 및 상기 지연 신호들에 응답하여 상기 제 1 명령 신호를 샘플링하는 샘플러를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 지연 측정 및 초기화부는,
    상기 복수의 지연 신호들을 발생하는 동안 상기 제 1 링 카운터를 초기화하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 샘플러는,
    상기 각각의 샘플링 클럭에 응답하여 상기 제 1 명령 신호를 입력하고 상기 샘플링된 제 1 명령 신호를 출력하는 복수의 플립플롭; 및
    상기 지연 신호들에 응답하여 상기 각각의 샘플링된 제 1 명령 신호의 출력 경로를 결정하는 경로 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 제 1 링 카운터는,
    상기 제 2 내부 클럭 신호에 응답하여 이전에 연결된 플립플롭에서 출력하는 샘플링 클럭 신호를 입력하는 직렬 연결된 복수의 플립플롭들을 구비하고,
    상기 직렬 연결된 최초의 플립플롭은,
    상기 직렬 연결된 마지막의 플립플롭에서 출력하는 샘플링 클럭 신호를 입력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제2항에 있어서, 상기 전송부는,
    상기 제 3 내부 클럭 신호에 응답하여 복수의 전송 클럭들을 출력하는 제 2 링 카운터; 및
    상기 복수의 전송 클럭들에 응답하여 상기 샘플링한 제 1 명령 신호를 상기 레이턴시 신호로서 출력하는 전송 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 지연 측정 및 초기화부는,
    상기 복수의 지연 신호들을 발생하는 동안 상기 제 2 링 카운터를 초기화하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 전송 수단은,
    상기 각각의 전송 클럭에 응답하여 상기 샘플링된 제 1 명령 신호를 상기 레이턴시 신호로 출력할 것인지 여부를 결정하는 복수의 스위치를 구비하는 것을 특 징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서, 상기 제 2 링 카운터는,
    상기 제 3 내부 클럭 신호에 응답하여 이전에 연결된 플립플롭에서 출력하는 전송 클럭 신호를 입력하는 직렬 연결된 복수의 플립플롭들을 구비하고,
    상기 직렬 연결된 최초의 플립플롭은,
    상기 직렬 연결된 마지막의 플립플롭에서 출력하는 전송 클럭 신호를 입력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제7항에 있어서, 상기 제 2 링 카운터는,
    상기 제 3 내부 클럭 신호의 지연 여부를 결정하는 전송 클럭 제어부;
    상기 전송 클럭 제어부의 출력 신호에 응답하여 입력 신호를 입력하는 제 1 플립플롭;
    상기 전송 클럭 제어부의 출력 신호에 응답하여 이전에 연결된 플립플롭에서 출력하는 전송 클럭 신호를 입력하는 직렬로 연결된 제 2 내지 제 n 플립플롭(n은 자연수); 및
    상기 제 2 링 카운터의 리셋 여부에 대응하는 링 카운터 리셋 신호, 상기 제 1 플립플롭의 반전 출력 신호 및 상기 제 n 플립플롭의 출력 신호에 응답하여 상기 입력 신호를 출력하는 전송 클럭 초기화부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 전송 클럭 제어부는,
    제 1 제어 신호에 응답하여 상기 제 3 내부 클럭 신호의 전송 여부를 결정하는 제 1 스위치;
    상기 제 3 내부 클럭 신호를 반전하여 출력하는 인버터; 및
    제 2 제어 신호에 응답하여 상기 인버터의 출력 신호의 전송 여부를 결정하는 제 2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 전송 클럭 초기화부는,
    상기 링 카운터 리셋 신호 및 제 2 낸드 게이트의 출력 신호를 입력하는 제 1 낸드 게이트;
    상기 제 1 플립플롭의 반전 출력 신호 및 상기 제 1 낸드 게이트의 출력 신호를 입력하는 상기 제 2 낸드 게이트;
    상기 제 n 플립플롭의 출력 신호를 반전하는 인버터; 및
    상기 제 2 낸드 게이트의 출력 신호 및 상기 인버터의 출력 신호를 입력하는 제 3 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제2항에 있어서, 상기 전송부는,
    상기 데이터 출력 버퍼와 인접하게 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1항에 있어서, 상기 레이턴시 신호 발생부는,
    상기 지연 신호들에 응답하여 상기 제 1 명령 신호로부터 제 2 명령 신호를 출력하는 제 2 지연부;
    상기 제 2 명령 신호를 수신하고 상기 제 2 내부 클럭 신호 및 지연 신호들에 응답하여 상기 제 2 명령 신호를 샘플링하는 샘플링부; 및
    상기 제 3 내부 클럭 신호에 응답하여 상기 샘플링한 제 1 명령 신호를 상기 레이턴시 신호로서 출력하는 전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제 2 지연부는,
    상기 지연 신호들에 응답하여 상기 제 1 명령 신호가 n 클럭 사이클(n은 자연수) 지연된 상기 제 2 명령 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제1항에 있어서, 상기 지연 측정 및 초기화부는,
    상기 제 1 내부 클럭 신호와 락킹 완료 신호에 응답하여 제 1 및 제 2 지연 제어 신호들을 발생하는 지연 제어 신호 발생부;
    상기 제 1 지연 제어 신호에 응답하여 상기 제 4 내부 클럭 신호를 분주시켜서 분주 클럭 신호를 발생하는 분주기;
    상기 제 2 지연 제어 신호 및 상기 제 1 내부 클럭 신호에 응답하여 제어 클럭 신호를 발생하는 제어 클럭 발생부; 및
    상기 제어 클럭 신호와 상기 분주 클럭 신호에 응답하여 상기 지연 신호들과 측정 종료 신호를 발생하는 지연 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 지연 제어 신호 발생부는,
    상기 제 1 내부 클럭 신호에 응답하여 상기 락킹 완료 신호를 입력하는 제 1 플립플롭;
    상기 제 1 플립플롭의 출력을 입력하고 상기 제 1 지연 제어 신호를 출력하는 지연 제어 신호 출력부;
    상기 제 1 내부 클럭 신호를 입력하는 제 1 인버터; 및
    상기 제 1 인버터의 출력에 응답하여 상기 제 1 플립플롭의 출력을 입력하고 상기 제 2 지연 제어 신호를 출력하는 제 2 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17항에 있어서, 상기 분주기는,
    상기 제 1 지연 제어 신호와 플립플롭의 반전 출력 신호를 입력하는 앤드 게이트; 및
    상기 락킹 완료 신호의 비활성화에 응답하여 리셋되고, 상기 제 4 내부 클럭 신호에 응답하여 상기 앤드 게이트의 출력을 입력하고 상기 분주 클럭 신호를 발생하는 상기 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제17항에 있어서, 상기 제어 클럭 발생부는,
    상기 제 1 내부 클럭 신호와 상기 제 2 지연 제어 신호를 입력하는 앤드 게이트;
    상기 앤드 게이트의 출력을 입력하고 지연시키는 지연부; 및
    상기 지연부의 출력과 상기 측정 종료 신호를 입력하고 상기 제어 클럭 신호를 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제17항에 있어서, 상기 지연 신호 발생부는,
    상기 제어 클럭 신호에 응답하여 상기 분주 클럭 신호를 입력하는 직렬 연결된 복수의 플립플롭들; 및
    상기 각각의 플립플롭의 출력 신호 또는 반전 출력 신호와 이웃한 지연 신호의 반전에 응답하여 해당되는 지연 신호들을 발생하는 복수의 낸드 게이트들을 구비하고,
    상기 직렬 연결된 마지막 플립플롭의 반전 출력 신호는,
    상기 측정 종료 신호인 것을 특징으로 하는 반도체 메모리 장치.
  22. 제1항에 있어서, 상기 지연 동기 회로는,
    상기 제 1 내부 클럭 신호와 상기 제 4 내부 클럭 신호의 위상 차를 비교하여 비교 신호를 출력하는 위상 검출부;
    상기 비교 신호에 응답하여 위상 제어 신호를 발생하는 지연 제어부;
    상기 위상 제어 신호에 응답하여 상기 제 2 내부 클럭 신호를 지연시켜 상기 제 3 내부 클럭 신호를 발생하는 제 1 지연부;
    상기 제 3 내부 클럭 신호를 입력하여 상기 데이터 출력 버퍼의 지연 시간 만큼 지연시키는 데이터 출력 버퍼 레플리카부; 및
    상기 데이터 출력 버퍼 레플리카부의 출력을 상기 클럭 버퍼의 지연 시간 만큼 지연시켜 제 4 내부 클럭 신호를 출력하는 클럭 버퍼 레플리카부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제1항에 있어서, 상기 제 2 지연부는,
    상기 지연 신호들과 상기 메모리 장치의 레이턴시 정보를 조합하여 다수개의 스위치 신호들을 발생하는 로직 회로부;
    상기 외부 클럭 신호에 응답하여 상기 외부 명령 신호를 순차적으로 입력하는 직렬 연결된 복수의 플립플롭들; 및
    상기 스위치 신호들에 응답하여 상기 외부 명령 신호 및 상기 플립플롭들 각각의 출력 신호들 중 하나의 신호를 선택하여 상기 제2 명령 신호로 전달하는 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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