CN110853689A - 包括数据输入电路的半导体器件 - Google Patents

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Abstract

一种半导体器件包括：时钟选择块，其基于相位检测信号而选择第一输入时钟或第二输入时钟作为参考时钟；时钟发生电路，其通过将参考时钟分配给第一时钟路径至第N时钟路径来输出第一采样时钟至第N采样时钟，并且通过在训练操作期间经由一个时钟路径而将测试脉冲延迟来输出第一训练信号；数据输入电路，其基于第一输入时钟和第二输入时钟以及第一采样时钟至第N采样时钟之中与第一训练信号经由相同的时钟路径而输出的一个采样时钟来对输入数据进行采样；以及训练电路，其在训练操作期间，将测试脉冲延迟参考延迟值以输出第二训练信号，并且将第一训练信号的相位与第二训练信号的相位进行比较以产生相位检测信号。

Description

包括数据输入电路的半导体器件
相关申请的交叉引用
本申请要求于2017年8月20日向韩国知识产权局提交的申请号为10-2018-0096781的韩国专利申请的优先权，其公开的全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例总体而言涉及半导体设计技术。特别地，这些实施例涉及包括同步于时钟而接收数据的数据输入电路的半导体器件。
背景技术
近来，由于半导体工艺技术的发展，利用高集成度的片上系统(SoC)设计正在变得越来越普遍。另外，信息技术(IT)行业的快速发展和宽带网络的普及要求高速稳定运行的SoC的开发，以便以高速处理大量信息。
在半导体器件的设计中，与时钟同步是确保高性能和操作可靠性的最重要因素。时钟网络的结构包括干线、网格、对称的H树、缓冲器时钟树或其组合。在这些时钟网络结构之中，缓冲器时钟树的缺点在于：芯片尺寸因另外嵌入的缓冲器而增大。然而，由于嵌入的缓冲器将时钟放大并且将过量的负载分散开，因此可以获得高性能的时钟特性。因此，缓冲器时钟树最适合SoC设计环境。
发明内容
本发明的各种实施例针对一种包括数据输入电路的半导体器件，所述数据输入电路能够选择根据时钟树延迟量而对数据进行采样的时钟。
根据本发明的一个实施例，一种半导体器件包括：时钟选择块，其适用于基于相位检测信号而选择第一输入时钟或第二输入时钟作为参考时钟；时钟发生电路，其适用于通过将所述参考时钟分配给第一时钟路径至第N时钟路径来输出第一采样时钟至第N采样时钟，并且适用于通过在训练操作期间经由所述第一时钟路径至第N时钟路径之中的一个时钟路径而将测试脉冲延迟来输出第一训练信号；数据输入电路，其适用于基于所述第一输入时钟和所述第二输入时钟以及所述第一采样时钟至第N采样时钟之中与所述第一训练信号经由相同的时钟路径而输出的一个采样时钟来对输入数据进行采样；以及训练电路，其适用于在所述训练操作期间，将所述测试脉冲延迟参考延迟值以输出第二训练信号，并且将所述第一训练信号的相位与所述第二训练信号的相位进行比较以产生所述相位检测信号。
根据本发明的一个实施例，一种半导体系统包括：半导体器件；以及控制器，其适用于将第一输入时钟和第二输入时钟提供给所述半导体器件，并且传输和接收数据，其中，所述半导体器件包括：时钟选择块，其适用于基于相位检测信号而选择所述第一输入时钟或所述第二输入时钟作为参考时钟；时钟发生电路，其适用于通过将所述参考时钟分配给第一时钟路径至第N时钟路径来输出第一采样时钟至第N采样时钟，并且适用于通过在训练操作期间经由所述第一时钟路径至第N时钟路径之中的一个时钟路径而将测试脉冲延迟来输出第一训练信号；数据输入电路，其适用于基于所述第一输入时钟和所述第二输入时钟以及所述第一采样时钟至第N采样时钟之中与所述第一训练信号经由相同的时钟路径而输出的一个采样时钟来对从所述控制器传输来的所述数据进行采样；以及训练电路，其适用于在所述训练操作期间，将所述测试脉冲延迟参考延迟值以输出第二训练信号，并且将所述第一训练信号的相位与所述第二训练信号的相位进行比较，以产生所述相位检测信号。
根据本发明的一个实施例，一种半导体器件的操作方法包括：在训练操作期间，通过将测试脉冲施加到形成时钟树结构的多个时钟路径之中的一个时钟路径来产生第一训练信号，并且通过将所述测试脉冲延迟参考延迟值来产生第二训练信号；将所述第一训练信号的相位与所述第二训练信号的相位进行比较，以产生相位检测信号；在正常操作期间，基于所述相位检测信号而选择第一输入时钟或第二输入时钟作为参考时钟；以及基于通过将所述参考时钟施加到所述一个时钟路径而产生的第一采样时钟来将输入数据对齐。
附图说明
图1是示出半导体系统的框图。
图2是图1中示出的半导体器件的详细示图。
图3是用于描述图2中示出的半导体器件的操作的时序图。
图4是示出根据本发明的一个实施例的半导体器件的框图。
图5是图4中示出的时钟发生电路的电路图。
图6是图4中示出的并行化块(parallelization block)的详细示图。
图7是用于描述图4中示出的半导体器件的训练操作的框图。
图8是用于描述图4中示出的半导体器件的正常操作的框图。
图9和图10是用于描述根据本发明的一个实施例的依赖于时钟树延迟量的半导体器件的操作的时序图。
具体实施方式
下面将参考附图来更详细地描述本发明的各种示例性实施例。然而，本发明可以以不同的形式来体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。要注意的是：提及的“一个实施例”不一定表示仅一个实施例，且不同之处提及的“一个实施例”不一定是相同的实施例。
要理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语限制。这些术语用于将一个元件与另一个元件区分开。因此，在不偏离本发明的精神和范围的情况下，下面描述的第一元件也能被称为第二元件或第三元件。
还将理解的是，当一个元件被称为“连接到”或者“耦接到”另一个元件时，其可以直接在另一个元件上，连接到或者耦接到另一个元件，或者可能存在一个或更多个中间元件。另外，还要理解的是，当一个元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可能存在一个或更多个中间元件。直接或间接连接/耦接的两个元件之间的通信可以是有线的或无线的，除非另外声明或者上下文另外指出。
如本文所使用的，单数形式也可以包括复数形式，反之亦然，除非上下文另外明确指出。
还要理解的是，术语“包括”、“包括有”、“包含”和“包含有”在本说明书使用中时指定所述元件的存在，但不排除存在或添加一个或更多个其他元件。如本文中所使用的，术语“和/或”包括一个或更多个有关联的列出项的任意组合和全部组合。
在下文中，将参考附图来详细地描述本发明的各种实施例。
图1是示出半导体系统1的框图。
参考图1，半导体系统1可以包括半导体器件10和控制器20。控制器20将数据DQ传输到半导体器件10以及从半导体器件10接收数据DQ，并且提供命令/地址信号C/A、控制信号CTRL和时钟CLK以控制半导体器件10。控制信号CTRL可以包括芯片选择信号CS、时钟使能信号CKE、全局复位信号RSTB等。
当半导体器件10是存储器件时，半导体器件10可以包括同步于系统时钟而运行的同步动态随机存取存储器(SDRAM)。当SDRAM是同步于系统时钟的上升沿和下降沿而传输数据的双数据速率(DDR)SDRAM时，伪差分信令(pseudo differential signaling)通常可以用于传输和接收各种信号。例如，时钟CLK可以以包括初级时钟PCLK(在下文中，被称为“第一输入时钟PCLK”)和次级时钟NCLK(在下文中被称为“第二输入时钟NCLK”)的差分时钟的形式来传输。即，第二输入时钟NCLK的相位与第一输入时钟PCLK的相位相反。
半导体器件10可以包括时钟发生电路12、数据输入电路14和内部电路16。作为参考，半导体器件10还可以包括：缓冲器/解码器(未示出)，其用于对命令/地址信号C/A和控制信号CTRL进行缓冲/解码；以及数据输出电路(未示出)，其用于将数据DQ提供给控制器20。然而，这里将省略对其的描述以充分描述本公开的构思要点。
图2是示出图1中示出的半导体器件10的框图。
参考图2，时钟发生电路12可以接收第一输入时钟PCLK和第二输入时钟NCLK中的任意一个，并且产生多个采样时钟(sampling clock)。例如，时钟发生电路12可以接收第一输入时钟PCLK，并且产生第一采样时钟GCLK1至第八采样时钟GCLK8。时钟发生电路12可以具有由时钟缓冲器(例如，多个反相器)组成的时钟树结构。时钟发生电路12可以将第一输入时钟PCLK分配给不同的时钟路径以输出第一采样时钟GCLK1至第八采样时钟GCLK8。
在这种情况下，时钟树结构的时钟路径可以具有不同的延迟值。换言之，第一采样时钟GCLK1至第八采样时钟GCLK8可以根据时钟路径之中经由其输出时钟的路径而具有不同的时钟树延迟值，各个采样时钟GCLK1至GCLK8的延迟值之间的差异可以被定义为时钟偏斜。当时钟偏斜超出允许的设计范围时，会出现被称为“时钟竞争(racing a clock)”的问题。因此，需要考虑到这种问题来设计内部电路16的配置。
数据输入电路14可以基于第一输入时钟PCLK和第二输入时钟NCLK而将数据DQ并行化，并且基于第一采样时钟GCLK1至第八采样时钟GCLK8中的一个(例如，第一采样时钟GCLK1)而对并行化的数据进行采样，以输出第一内部数据DIN_R和第二内部数据DIN_F。
更具体地，数据输入电路14可以包括并行化块14A和对齐块(alignment block)14B。
并行化块14A可以基于第一输入时钟PCLK而将数据DQ并行化以输出第一并行数据DATA_R和第二并行数据DATA_F。对齐块14B可以基于第一采样时钟GCLK1而将第一并行数据DATA_R和第二并行数据DATA_F对齐以输出第一内部数据DIN_R和第二内部数据DIN_F。
内部电路16可以基于命令/地址信号C/A、控制信号CTRL和第一采样时钟GCLK1至第八采样时钟GCLK8而处理第一内部数据DIN_R和第二内部数据DIN_F。
图3是用于描述图2中示出的半导体器件10的操作的时序图。
参考图3，并行化块14A可以在第一输入时钟PCLK的上升沿处锁存数据DQ，且在第二输入时钟NCLK的上升沿处锁存数据DQ。并行化块14A可以在第一输入时钟PCLK的下一个上升沿处将被锁存的数据分别输出为第一并行数据DATA_R和第二并行数据DATA_F。
对齐块14B可以基于第一采样时钟GCLK1而锁存第一并行数据DATA_R和第二并行数据DATA_F以将被锁存的数据输出为第一内部数据DIN_R和第二内部数据DIN_F。对齐块14B必须确保预设的建立/保持时间以便锁存第一并行数据DATA_R和第二并行数据DATA_F。换言之，仅当必须确保建立/保持时间具有合适的裕度时，要被锁存的数据才可以精确地以时钟为中心，从而可以正常执行对齐块14B的操作。
在时钟发生电路12的时钟树结构中，在经由其输出第一采样时钟GCLK1的时钟路径的时钟树延迟值CTD为6ns的情况下，由于确保了建立/保持时间有合适的裕度(例如，4ns)，因此对齐块14B可以执行正常操作。然而，在经由其输出第一采样时钟GCLK1的时钟路径的时钟树延迟值CTD为3ns的情况下，由于未确保建立/保持时间有合适的裕度(即，4ns)，因此对齐块14B不能执行正常操作。
如上所述，当数据输入电路14响应于时钟而对数据进行采样时，根据时钟树延迟值，建立/保持时间的裕度可能不够。
图4是示出根据本发明的一个实施例的半导体器件100的框图。图5是图4中示出的时钟发生电路120的电路图。
参考图4，半导体器件100可以包括时钟选择块110、时钟发生电路120、数据输入电路140、训练电路160和内部电路180。
时钟选择块110可以基于相位检测信号PD_DET而选择第一输入时钟PCLK和第二输入时钟NCLK中的一个以输出参考时钟MCLK。时钟选择块110可以用多路复用器来实现。当相位检测信号PD_DET具有逻辑高电平时，时钟选择块110可以选择第二输入时钟NCLK作为参考时钟MCLK，而当相位检测信号PD_DET具有逻辑低电平时，时钟选择块110可以选择第一输入时钟PCLK作为参考时钟MCLK。
时钟发生电路120可以将参考时钟MCLK分配给多个时钟路径以输出第一采样时钟GCLK1至第八采样时钟GCLK8。时钟发生电路120可以通过在训练操作期间经由多个时钟路径之中的一个时钟路径而将测试脉冲T_PULSE延迟来输出第一训练信号P_PULSE。
参考图5，时钟发生电路120可以用时钟树结构来实现，该时钟树结构使用多个时钟缓冲器B1至B14来形成第一时钟路径P1至第八时钟路径P8。例如，时钟发生电路120可以包括：第一时钟路径P1，其由时钟缓冲器B1、B3和B7组成；第二时钟路径，其由时钟缓冲器B1、B3和B8组成；第三时钟路径P3，其由时钟缓冲器B1、B4和B9组成；第四时钟路径，其由时钟缓冲器B1、B4和B10组成；第五时钟路径P5，其由时钟缓冲器B2、B5和B11组成；第六时钟路径P6，其由时钟缓冲器B2、B5和B12组成；第七时钟路径P7，其由时钟缓冲器B2和B13组成；以及第八时钟路径P8，其由时钟缓冲器B2、B6和B14组成。
时钟发生电路120可以通过第一时钟路径P1至第八时钟路径P8来将参考时钟MCLK可变地延迟以输出第一采样时钟GCLK1至第八采样时钟GCLK8。例如，第一采样时钟GCLK1可以经由第一时钟路径P1输出。另外，时钟发生电路120可以通过在训练操作期间将测试脉冲T_PULSE施加到经由其输出第一采样时钟GCLK的第一时钟路径P1而输出第一训练信号P_PULSE。换言之，第一采样时钟GCLK1和第一训练信号P_PULSE可以经由相同的时钟路径P1来输出，从而具有基本相同的延迟值。
返回参考图4，数据输入电路140可以基于第一输入时钟PCLK和第二输入时钟NCLK而将数据DQ并行化为第一并行数据DATA_R和第二并行数据DATA_F，并且通过基于第一采样时钟GCLK1而对第一并行数据DATA_R和第二并行数据DATA_F进行采样来输出第一内部数据DIN_R和第二内部数据DIN_F。
更具体地，数据输入电路140可以包括并行化块142和对齐块144。
并行化块142可以基于第一输入时钟PCLK而将数据DQ并行化以输出第一并行数据DATA_R和第二并行数据DATA_F。对齐块144可以基于第一采样时钟GCLK1而将第一并行数据DATA_R和第二并行数据DATA_F对齐以输出第一内部数据DIN_R和第二内部数据DIN_F。
在训练操作期间，训练电路160可以将脉动了设定时段的测试脉冲T_PULSE延迟参考延迟值以输出第二训练信号D_PULSE。然后，训练电路160可以将第一训练信号P_PULSE的相位与第二训练信号D_PULSE的相位进行比较以产生相位检测信号PD_DET。
更具体地，训练电路160可以包括脉冲发生块162、参考延迟块164和相位检测块166。
脉冲发生块162可以响应于训练模式信号TM而产生测试脉冲T_PULSE，该测试脉冲T_PULSE脉动(或者被激活)长达设定时段。训练模式信号TM可以从图1中示出的控制器20以控制信号CTRL的形式被提供。在本发明的另一个实施例中，可以通过对从图1中示出的控制器20提供的命令/地址信号C/A进行解码来产生训练模式信号TM。
参考延迟块164可以将测试脉冲T_PULSE延迟参考延迟值以输出第二训练信号D_PULSE。参考延迟值可以被设置为与对齐块144的建立/保持时间相对应。
相位检测块166可以将第一训练信号P_PULSE的相位与第二训练信号D_PULSE的相位进行比较以产生相位检测信号PD_DET。当第一训练信号P_PULSE的相位领先于第二训练信号D_PULSE的相位时，相位检测块166可以输出处于逻辑高电平的相位检测信号PD_DET。
换言之，通过将被延迟了参考延迟值的第二训练信号D_PULSE的相位与从施加测试脉冲T_PULSE的时刻开始被延迟了第一时钟路径P1的延迟值的第一训练信号P_PULSE的相位进行比较，训练电路160可以产生相位检测信号PD_DET。
内部电路180可以根据命令/地址信号C/A、控制信号CTRL和第一采样时钟GCLK1至第八采样时钟GCLK8来处理第一内部数据DIN_R和第二内部数据DIN_F。当半导体器件100是存储器件时，内部电路180可以包括：存储单元区域(未示出)；和外围区域(未示出)，其包括感测放大器/写入驱动器。内部电路180可以根据命令/地址信号C/A、控制信号CTRL和第一采样时钟GCLK1至第八采样时钟GCLK8来将第一内部数据DIN_R和第二内部数据DIN_F写入到图1的控制器或者读出储存在存储单元区域中的数据。
图6是图4中示出的并行化块142的详细框图。
参考图6，并行化块142可以包括第一预锁存器142A和第二预锁存器142B以及第一后锁存器142C和第二后锁存器142D。
第一预锁存器142A可以响应于第一输入时钟PCLK而锁存数据DQ。第二预锁存器142B可以响应于第二输入时钟NCLK而锁存数据DQ。第一后锁存器142C可以响应于第一输入时钟PCLK而锁存第一预锁存器142A的输出，以输出第一并行数据DATA_R。第二后锁存器142D可以响应于第一输入时钟PCLK而锁存第二预锁存器142B的输出，以输出第二并行数据DATA_F。
具有上述结构的并行化块142可以在第一输入时钟PCLK的上升沿处锁存数据DQ，在第二输入时钟NCLK的上升沿处锁存数据DQ，并且在第一输入时钟PCLK的下一个上升沿处将被锁存的数据分别输出为第一并行数据DATA_R和第二并行数据DATA_F。
图7是用于描述图4中示出的半导体器件100的训练操作的框图。图8是用于描述图4中示出的半导体器件100的正常操作的框图。在下面的描述中，半导体器件100的正常操作可以表示除了训练操作以外的操作。例如，当半导体器件100是存储器件时，正常操作可以表示写入操作或读取操作。
参考图7，当训练模式信号TM在训练操作期间被激活时，脉冲发生块162产生测试脉冲T_PULSE，该测试脉冲T_PULSE脉动(或者激活)长达设定时段。时钟发生电路120接收测试脉冲T_PULSE并且通过第一时钟路径P1输出第一训练信号P_PULSE。参考延迟块164将测试脉冲T_PULSE延迟与建立/保持时间相对应的参考延迟值，以输出第二训练信号D_PULSE。相位检测块166可以通过将第一训练信号P_PULSE的相位与第二训练信号D_PULSE的相位进行比较来产生相位检测信号PD_DET。
换言之，通过将被延迟了参考延迟值的第二训练信号D_PULSE的相位与从施加(或激活)测试脉冲T_PULSE的时刻开始被延迟了第一时钟路径P1的延迟值的第一训练信号P_PULSE的相位进行比较，训练电路160可以产生相位检测信号PD_DET。当第一训练信号P_PULSE的相位领先于第二训练信号D_PULSE的相位时，相位检测信号PD_DET可以以逻辑高电平来输出。
当相位检测信号PD_DET被激活为逻辑高电平时，时钟选择块110可以选择第二输入时钟NCLK作为参考时钟MCLK，而当相位检测信号PD_DET被去激活为逻辑低电平时，时钟选择块110可以选择第一输入时钟PCLK作为参考时钟MCLK。
如上所述，通过训练操作，第一输入时钟PCLK和第二输入时钟NCLK中的一个被选择作为参考时钟MCLK。
参考图8，在正常操作(例如，写入操作)期间，训练模式信号TM被去激活，且训练电路160不工作。
时钟选择块110基于通过训练操作而被设置的相位检测信号PD_DET来选择第一输入时钟PCLK和第二输入时钟NCLK中的一个，并且将选中的时钟输出为参考时钟MCLK。时钟发生电路120将参考时钟MCLK分配给第一时钟路径P1至第八时钟路径P8以输出第一采样时钟GCLK1至第八采样时钟GCLK8。并行化块142基于第一输入时钟PCLK而将数据DQ并行化以输出第一并行数据DATA_R和第二并行数据DATA_F。对齐块144可以基于第一采样时钟GCLK1而将第一并行数据DATA_R和第二并行数据DATA_F对齐以输出第一内部数据DIN_R和第二内部数据DIN_F。
在下文中，将参考附图来描述响应于基于时钟树延迟值而在第二输入时钟NCLK和第一输入时钟PCLK之间选择的参考时钟MCLK而输出第一内部数据DIN_R和第二内部数据DIN_F的操作。
图9和图10是用于描述根据本发明的一个实施例的依赖于时钟树延迟值的半导体器件100的操作的时序图。
当参考延迟值被设置为4ns时，图9示出了时钟树延迟值CTD比参考延迟值小3ns，而图10示出了时钟树延迟值CTD比参考延迟值大6ns。
参考图9，当时钟树延迟值CTD小于参考延迟值时，第一训练信号P_PULSE的相位领先于第二训练信号D_PULSE的相位。因此，训练电路160通过训练操作将相位检测信号PD_DET激活为逻辑高电平。
在正常操作期间，由于相位检测信号PD_DET被激活为逻辑高电平，因此时钟选择块110选择第二输入时钟NCLK作为参考时钟MCLK。时钟发生电路120将参考时钟MCLK分配给第一时钟路径P1至第八时钟路径P8，并且输出第一采样时钟GCLK1至第八采样时钟GCLK8。
并行化块142在第一输入时钟PCLK的上升沿处锁存数据DQ，且在第二输入时钟NCLK的上升沿处锁存数据DQ。并行化块142在第一输入时钟PCLK的下一个上升沿处将被锁存的数据分别输出为第一并行数据DATA_R和第二并行数据DATA_F。
对齐块144基于第一采样时钟GCLK1而锁存第一并行数据DATA_R和第二并行数据DATA_F，并且将被锁存的数据输出为第一内部数据DIN_R和第二内部数据DIN_F。由于第二输入时钟NCLK用作参考时钟MCLK，因此建立/保持时间可以在与图3中示出的建立/保持时间相比时被确保有更大的裕度。因此，对齐块144可以正常工作。
参考图10，当时钟树延迟值CTD大于参考延迟值时，第二训练信号D_PULSE的相位领先于第一训练信号P_PULSE的相位。因此，训练电路160在训练操作期间输出处于逻辑低电平的相位检测信号PD_DET。
在正常操作期间，当相位检测信号PD_DET被去激活为逻辑低电平时，时钟选择块110选择第一输入时钟PCLK作为参考时钟MCLK。时钟发生电路120将参考时钟MCLK分配给第一时钟路径P1至第八时钟路径P8，并且输出第一采样时钟GCLK1至第八采样时钟GCLK8。
并行化块142可以基于第一输入时钟PCLK和第二输入时钟NCLK而将数据DQ并行化以输出第一并行数据DATA_R和第二并行数据DATA_F。对齐块144基于第一采样时钟GCLK1而锁存第一并行数据DATA_R和第二并行数据DATA_F，并且将被锁存的数据输出为第一内部数据DIN_R和第二内部数据DIN_F。由于第一输入时钟PCLK用作参考时钟MCLK，因此建立/保持时间可以被确保有足够的裕度。因此，对齐块144可以正常工作。
从以上描述可以明显看出，根据实施例的半导体器件在训练操作期间根据时钟树延迟值来选择用于对数据进行采样的时钟，并且在写入操作期间基于选中的时钟来对数据进行采样。因此，半导体器件可以在数据采样时确保建立/保持时间的足够裕度。
虽然就特定的实施例而言已经描述了本发明，但是实施例无意进行限制，相反是描述性的。另外，在不偏离如所附权利要求所限定的本发明的精神和/或范围的情况下，本领域技术人员要注意的是：可以通过替换、改变和修改以各种其他方式来实现本发明。

Claims (20)

1.一种半导体器件，包括：
时钟选择块，其适用于基于相位检测信号而选择第一输入时钟或第二输入时钟作为参考时钟；
时钟发生电路，其适用于通过将所述参考时钟分配给第一时钟路径至第N时钟路径来输出第一采样时钟至第N采样时钟，并且适用于通过在训练操作期间经由所述第一时钟路径至第N时钟路径之中的一个时钟路径而将测试脉冲延迟来输出第一训练信号；
数据输入电路，其适用于基于所述第一输入时钟和所述第二输入时钟以及所述第一采样时钟至第N采样时钟之中与所述第一训练信号经由相同的时钟路径而输出的一个采样时钟来对输入数据进行采样；以及
训练电路，其适用于在所述训练操作期间，将所述测试脉冲延迟参考延迟值以输出第二训练信号，并且将所述第一训练信号的相位与所述第二训练信号的相位进行比较，以产生所述相位检测信号。
2.根据权利要求1所述的半导体器件，其中，所述第二输入时钟的相位与所述第一输入时钟的相位相反。
3.根据权利要求1所述的半导体器件，其中，所述训练电路包括：
脉冲发生块，其适用于基于训练模式信号而产生所述测试脉冲，所述测试脉冲激活长达设定时段；
参考延迟块，其适用于将所述测试脉冲延迟所述参考延迟值，以输出所述第二训练信号；以及
相位检测块，其适用于通过将所述第一训练信号的所述相位与所述第二训练信号的所述相位进行比较来产生所述相位检测信号。
4.根据权利要求1所述的半导体器件，其中，所述数据输入电路包括：
并行化块，其适用于基于所述第一输入时钟和所述第二输入时钟而将所述输入数据并行化，以输出第一并行数据和第二并行数据；以及
对齐块，其适用于基于所述一个采样时钟而将所述第一并行数据和所述第二并行数据对齐。
5.根据权利要求4所述的半导体器件，其中，所述参考延迟值被设置为与所述对齐块的建立/保持时间相对应。
6.根据权利要求1所述的半导体器件，其中，所述时钟发生电路具有时钟树结构，所述时钟树结构使用串联耦接的多个时钟缓冲器来形成所述第一时钟路径至第N时钟路径。
7.根据权利要求1所述的半导体器件，还包括内部电路，所述内部电路适用于基于所述第一采样时钟至第N采样时钟而处理在所述数据输入电路中对齐的所述数据。
8.根据权利要求1所述的半导体器件，其中，所述一个时钟路径为所述第一时钟路径，且所述一个采样时钟为所述第一采样时钟。
9.一种半导体系统，包括：
半导体器件；以及
控制器，其适用于将第一输入时钟和第二输入时钟提供给所述半导体器件，并且传输和接收数据，
其中，所述半导体器件包括：
时钟选择块，其适用于基于相位检测信号而选择所述第一输入时钟或所述第二输入时钟作为参考时钟；
时钟发生电路，其适用于通过将所述参考时钟分配给第一时钟路径至第N时钟路径来输出第一采样时钟至第N采样时钟，并且适用于通过在训练操作期间经由所述第一时钟路径至第N时钟路径之中的一个时钟路径而将测试脉冲延迟来输出第一训练信号；
数据输入电路，其适用于基于所述第一输入时钟和所述第二输入时钟以及所述第一采样时钟至第N采样时钟之中与所述第一训练信号经由相同的时钟路径而输出的一个采样时钟来对从所述控制器传输来的所述数据进行采样；以及
训练电路，其适用于在所述训练操作期间，将所述测试脉冲延迟参考延迟值以输出第二训练信号，并且将所述第一训练信号的相位与所述第二训练信号的相位进行比较，以产生所述相位检测信号。
10.根据权利要求9所述的半导体器件，其中，所述第二输入时钟的相位与所述第一输入时钟的相位相反。
11.根据权利要求9所述的半导体系统，其中，所述训练电路包括：
脉冲发生块，其适用于基于训练模式信号而产生所述测试脉冲，所述测试脉冲激活长达设定时段；
参考延迟块，其适用于将所述测试脉冲延迟所述参考延迟值，以输出所述第二训练信号；以及
相位检测块，其适用于通过将所述第一训练信号的所述相位与所述第二训练信号的所述相位进行比较来产生所述相位检测信号。
12.根据权利要求9所述的半导体系统，其中，所述数据输入电路包括：
并行化块，其适用于基于所述第一输入时钟和所述第二输入时钟而将所述数据并行化以输出第一并行数据和第二并行数据；以及
对齐块，其适用于基于所述一个采样时钟而将所述第一并行数据和所述第二并行数据对齐。
13.根据权利要求12所述的半导体系统，其中，所述参考延迟值被设置为与所述对齐块的建立/保持时间相对应。
14.根据权利要求9所述的半导体系统，其中，所述时钟发生电路具有时钟树结构，所述时钟树结构使用串联耦接的多个时钟缓冲器来形成所述第一时钟路径至第N时钟路径。
15.根据权利要求9所述的半导体系统，还包括内部电路，所述内部电路适用于基于所述第一采样时钟至第N采样时钟而处理在所述数据输入电路中对齐的所述数据。
16.根据权利要求9所述的半导体系统，其中，所述一个时钟路径为所述第一时钟路径，且所述一个采样时钟为所述第一采样时钟。
17.一种半导体器件的操作方法，所述操作方法包括：
在训练操作期间，通过将测试脉冲施加到形成时钟树结构的多个时钟路径之中的一个时钟路径来产生第一训练信号，并且通过将所述测试脉冲延迟参考延迟值来产生第二训练信号；
将所述第一训练信号的相位与所述第二训练信号的相位进行比较，以产生相位检测信号；
在正常操作期间，基于所述相位检测信号而选择第一输入时钟或第二输入时钟作为参考时钟；以及
基于通过将所述参考时钟施加到所述一个时钟路径而产生的第一采样时钟来将输入数据对齐。
18.根据权利要求17所述的操作方法，其中，所述第二输入时钟的相位与所述第一输入时钟的相位相反。
19.根据权利要求17所述的操作方法，其中，基于所述第一采样时钟来将所述输入数据对齐的步骤包括：
基于所述第一输入时钟和所述第二输入时钟而将所述输入数据并行化，并且输出第一并行数据和第二并行数据；以及
基于所述第一采样时钟而将所述第一并行数据和所述第二并行数据对齐。
20.根据权利要求17所述的操作方法，其中，当所述输入数据被对齐时，所述参考延迟值被设置为与建立/保持时间相对应。
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