KR20200021255A - 데이터 입력 회로를 포함하는 반도체 장치 - Google Patents

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Abstract

제안 발명은 데이터 입력 회로를 포함하는 반도체 장치에 관한 것으로, 위상 검출 신호에 따라 제 1 입력 클럭 및 제 2 입력 클럭 중에서 기준 클럭을 선택하는 클럭 선택부; 상기 기준 클럭을 제 1 내지 제 N 클럭 경로들로 분배하여 제 1 내지 제 N 샘플링 클럭을 각각 출력하며, 트레이닝 동작 시 테스트 펄스를 상기 제 1 클럭 경로로 인가하여 제 1 트레이닝 신호를 출력하는 클럭 생성 회로; 상기 제 1 샘플링 클럭에 따라 입력 데이터를 샘플링하는 데이터 입력 회로; 및 상기 트레이닝 동작 시, 상기 테스트 펄스를 기준 지연값 만큼 지연시켜 제 2 트레이닝 신호를 출력하고, 상기 제 1 트레이닝 신호와 상기 제 2 트레이닝 신호의 위상을 비교하여 상기 위상 검출 신호를 생성하는 트레이닝 회로를 포함할 수 있다.

Description

데이터 입력 회로를 포함하는 반도체 장치 {SEMICONDUCTOR DEVICE INCLUDING DATA INPUT CIRCUIT}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 클럭에 동기되어 데이터를 입력받는 데이터 입력 회로를 포함하는 반도체 장치에 관한 것이다.
최근, 반도체 공정 기술의 발달로 높은 집적도를 사용한 SoC(System-On-Chip) 설계가 보편화되고 있다. 또한, IT(Information Technology) 산업의 급속한 발전과 광대역 통신망의 대중화는 방대한 정보를 빠른 속도로 처리할 수 있도록 하기 위하여 고속에서 안정적으로 동작하는 SOC의 개발을 요구하고 있다.
반도체 장치의 설계에 있어서, 높은 성능과 동작의 신뢰성을 확보하기 위해 고려해야 하는 가장 중요한 요소가 클럭의 동기화이다. 클럭 네트워크의 구조에는 트렁크, 메쉬, 대칭 H-tree, 버퍼 클럭 트리 등과 이들이 혼합된 형태의 네트워크 구조가 있다. 이들 클럭 구조 중 버퍼 클럭 트리 방식은, 버퍼가 추가적으로 삽입되므로 칩 사이즈가 증가한다는 단점은 있으나, 삽입된 버퍼가 클럭 신호를 증폭시키고 과도한 로딩을 분리시켜 주는 역할을 하기 때문에 고성능의 클럭 특성을 얻을 수 있다. 그러므로, 버퍼 클럭 트리 방식은 SoC 설계환경에 가장 적합하다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 클럭 트리 지연량에 따라, 데이터를 샘플링하는 클럭을 선택할 수 있는 데이터 입력 회로를 포함하는 반도체 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 장치는, 위상 검출 신호에 따라 제 1 입력 클럭 및 제 2 입력 클럭 중에서 기준 클럭을 선택하는 클럭 선택부; 상기 기준 클럭을 제 1 내지 제 N 클럭 경로들로 분배하여 제 1 내지 제 N 샘플링 클럭을 각각 출력하며, 트레이닝 동작 시 테스트 펄스를 상기 제 1 클럭 경로로 인가하여 제 1 트레이닝 신호를 출력하는 클럭 생성 회로; 상기 제 1 샘플링 클럭에 따라 입력 데이터를 샘플링하는 데이터 입력 회로; 및 상기 트레이닝 동작 시, 상기 테스트 펄스를 기준 지연값 만큼 지연시켜 제 2 트레이닝 신호를 출력하고, 상기 제 1 트레이닝 신호와 상기 제 2 트레이닝 신호의 위상을 비교하여 상기 위상 검출 신호를 생성하는 트레이닝 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 장치의 동작 방법은, 트레이닝 동작 시, 클럭 트리 구조를 구성하는 다수의 클럭 경로들 중, 제 1 클럭 경로에 테스트 펄스를 인가하여 제 1 트레이닝 신호를 생성하고, 상기 테스트 펄스를 기준 지연값만큼 지연시켜 제 2 트레이닝 신호를 생성하는 단계; 상기 제 1 트레이닝 신호와 상기 제 2 트레이닝 신호를 위상 비교하여 위상 검출 신호를 생성하는 단계; 노멀 동작 시, 상기 위상 검출 신호에 따라 제 1 입력 클럭 및 제 2 입력 클럭 중 하나를 선택하여 기준 클럭을 출력하는 단계; 및 상기 기준 클럭을 상기 제 1 클럭 경로에 인가하여 생성된 제 1 샘플링 클럭에 따라 입력 데이터를 정렬하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 시스템은, 반도체 장치; 및 상기 반도체 장치에 제 1 및 제 2 입력 클럭을 제공하며, 입력 데이터를 송수신하는 컨트롤러를 포함하며, 상기 반도체 장치는, 위상 검출 신호에 따라 상기 제 1 입력 클럭 및 상기 제 2 입력 클럭 중에서 기준 클럭을 선택하는 클럭 선택부; 상기 기준 클럭을 제 1 내지 제 N 클럭 경로들로 분배하여 제 1 내지 제 N 샘플링 클럭을 각각 출력하며, 트레이닝 동작 시 테스트 펄스를 상기 제 1 클럭 경로로 인가하여 제 1 트레이닝 신호를 출력하는 클럭 생성 회로; 상기 제 1 샘플링 클럭에 따라 입력 데이터를 샘플링하는 데이터 입력 회로; 및 상기 트레이닝 동작 시, 상기 테스트 펄스를 기준 지연값 만큼 지연시켜 제 2 트레이닝 신호를 출력하고, 상기 제 1 트레이닝 신호와 상기 제 2 트레이닝 신호의 위상을 비교하여 상기 위상 검출 신호를 생성하는 트레이닝 회로를 포함할 수 있다.
제안된 실시예에 따른 반도체 장치는, 클럭 트리 지연량에 따라, 데이터를 샘플링하는 클럭을 선택함으로써 셋업/홀드 타임의 마진을 확보할 수 있는 효과가 있다.
도 1 은 반도체 시스템의 블록도 이다.
도 2 는 도 1 의 반도체 장치의 블록도 이다.
도 3 은 도 2 의 반도체 장치의 동작 파형도 이다.
도 4 는 본 발명의 실시예에 따른 반도체 장치의 블록도 이다.
도 5 는 도 4 의 클럭 생성 회로의 상세 구성도 이다.
도 6 은 도 4 의 병렬화부의 상세 구성도 이다.
도 7 은 도 4 의 반도체 장치의 노멀 동작을 설명하기 위한 블록도 이다.
도 8 은 도 4 의 반도체 장치의 트레이닝 동작을 설명하기 위한 블록도 이다.
도 9 및 도 10 은 본 발명의 실시예에 따라 클럭 트리 지연량에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 은 반도체 시스템(1)의 블록도 이다.
도 1 을 참조하면, 반도체 시스템(1)은 반도체 장치(10) 및 반도체 장치(10)와 데이터(DQ)를 송수신하며 반도체 장치(10)을 제어하기 위하여 커맨드/어드레스 신호(C/A), 제어 신호(CTRL) 및 클럭(CLK)을 제공하는 컨트롤러(20)를 포함할 수 있다. 제어 신호(CTRL)는, 예컨대, 칩 선택 신호(CS), 클럭 인에이블 신호(CKE), 글로벌 리셋 신호(RSTB) 등을 포함할 수 있다.
반도체 장치(10)가 메모리 장치일 경우, 반도체 장치(10)는 디램(Dynamic Random Access Memory) 소자를 포함할 수 있으며, 디램의 일 종류로서 시스템의 클럭 신호에 동기되어 동작하는 동기식 디램(Synchronous DRAM) 소자를 포함할 수 있다. 동기식 디램이 시스템 클럭의 상승 에지 및 하강 에지에 동기하여 데이터를 전달하는 DDR(double-data-rate) 방식의 동기식 디램인 경우, 각종 신호를 송수신함에 있어서 의사 차동 신호 방식(pseudo differential signaling)이 일반적으로 사용될 수 있다. 예를 들어, 클럭(CLK)은 정 클럭(PCLK)(이하에서, “제 1 입력 클럭(PCLK)”이라고 한다) 및 부 클럭(NCLK)(이하에서, “제 2 입력 클럭(NCLK)”이라고 한다)를 포함하는 차동 클럭의 형태로 전송될 수 있다.
반도체 장치(10)는, 클럭 생성 회로(12), 데이터 입력 회로(14) 및 내부 회로(16)를 포함할 수 있다. 참고로, 반도체 장치(10)는, 커맨드/어드레스 신호(C/A) 및 제어 신호(CTRL)를 버퍼링하고 디코딩하는 버퍼(미도시) 또는 디코더(미도시)와, 데이터(DQ)를 컨트롤러(20)로 제공하는 데이터 출력 회로(미도시)를 추가로 포함할 수 있지만, 발명의 요지를 충실히 설명하기 위해 이러한 구성들에 대한 설명은 생략하기로 한다.
도 2 는 도 1 의 반도체 장치(10)의 상세 블록도 이다.
도 2 를 참조하면, 클럭 생성 회로(12)는, 제 1 입력 클럭(PCLK) 및 제 2 입력 클럭(NCLK) 중 하나를 입력받아 다수의 샘플링 클럭들(GCLK1~GCLK8)을 생성할 수 있다. 예를 들어, 클럭 생성 회로(12)는, 제 1 입력 클럭(PCLK)을 입력받아 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)을 생성할 수 있다. 클럭 생성 회로(12)는, 클럭 버퍼들(예를 들어, 다수의 인버터들)로 이루어진 클럭 트리 구조로 구성될 수 있다. 클럭 생성 회로(12)는, 제 1 입력 클럭(PCLK)을 서로 다른 클럭 경로들로 분배하여 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)을 출력할 수 있다.
이 때, 클럭 트리 구조의 다수의 클럭 경로들은 서로 다른 지연량을 가질 수 있다. 즉, 다수의 클럭 경로 중 어느 경로를 통해 출력되느냐에 따라 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)은 서로 다른 클럭 트리 지연량을 가지며, 이러한 샘플링 클럭 사이의 서로 다른 지연량은 클럭 스큐(skew)로 정의될 수 있다. 클럭 스큐가 설계 허용 범위를 벗어날 경우 클럭 레이스 문제가 발생되므로 이러한 점을 고려하여, 내부 회로(16)의 구성들이 설계될 수 있다.
데이터 입력 회로(14)는, 제 1 입력 클럭(PCLK) 및 제 2 입력 클럭(NCLK)에 따라 데이터(DQ)를 병렬화하고, 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8) 중 하나(예를 들어, 제 1 샘플링 클럭(GCLK1))에 따라 병렬화된 데이터를 샘플링하여 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)를 출력할 수 있다.
보다 자세하게, 데이터 입력 회로(14)는, 병렬화부(14A) 및 정렬부(14B)를 포함할 수 있다.
병렬화부(14A)는, 제 1 입력 클럭(PCLK)에 따라 데이터(DQ)를 병렬화하여 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)로 출력할 수 있다. 정렬부(14B)는, 제 1 샘플링 클럭(GCLK1)에 따라 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)를 정렬하여 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)를 출력할 수 있다.
내부 회로(16)는, 커맨드/어드레스 신호(C/A), 제어 신호(CTRL) 및 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)에 따라, 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)를 처리할 수 있다.
도 3 은 도 2 의 반도체 장치(10)의 동작 파형도 이다.
도 3 을 참조하면, 병렬화부(14A)는, 제 1 입력 클럭(PCLK)의 라이징 에지에 따라 데이터(DQ)를 래치하고, 제 2 입력 클럭(NCLK)의 라이징 에지에 따라 데이터(DQ)를 래치한다. 병렬화부(14A)는, 제 1 입력 클럭(PCLK)의 다음 라이징 에지에 따라, 래치된 데이터를 각각 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)로 출력할 수 있다.
정렬부(14B)는, 제 1 샘플링 클럭(GCLK1)에 따라 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)를 래치하여 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)로 출력할 수 있다. 이 때, 정렬부(14B)가 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)를 래치하기 위해서는 소정의 셋업/홀드 타임(setup/hold time)을 확보하여야 한다. 즉, 셋업/홀드 타임이 적정한 마진(Margin)을 확보해야만 래치하고자 하는 데이터가 클럭에 정확히 센터링(Centering)되어 정렬부(14B)의 동작이 정상적으로 수행될 수 있다.
클럭 생성 회로(12)의 클럭 트리 구조에서, 샘플링 클럭(GCLK1)이 출력되는 클럭 경로의 클럭 트리 지연량(CTD)이 6 ns 인 경우, 셋업/홀드 타임이 적정한 마진(예를 들어, 4 ns)을 확보하기 때문에 정렬부(14B)가 정상적인 동작을 수행할 수 있다. 하지만, 샘플링 클럭(GCLK1)이 출력되는 클럭 경로의 클럭 트리 지연량(CTD)이 3 ns 인 경우, 셋업/홀드 타임이 적정한 마진(4 ns)을 확보하지 못하기 때문에 정렬부(14B)가 비정상적인 동작을 수행할 수 있다.
상기와 같이, 데이터 입력 회로(14)가 클럭에 응답하여 데이터를 샘플링할 때 클럭 트리 지연량에 따라 셋업/홀드 타임의 마진이 부족할 수 있다. 이하, 제안 발명은, 클럭 트리 지연량에 따라, 데이터를 샘플링하는 클럭을 선택할 수 있는 데이터 입력 회로를 포함하는 반도체 장치에 대해 설명하고자 한다.
도 4 는 본 발명의 실시예에 따른 반도체 장치(100)의 블록도 이다. 도 5 는 도 4 의 클럭 생성 회로의 상세 구성도 이다.
도 4 를 참조하면, 반도체 장치(100)는, 클럭 선택부(110), 클럭 생성 회로(120), 데이터 입력 회로(140), 트레이닝 회로(160) 및 내부 회로(180)를 포함할 수 있다.
클럭 선택부(110)는, 위상 검출 신호(PD_DET)에 따라 제 1 입력 클럭(PCLK) 및 제 2 입력 클럭(NCLK) 중 하나를 선택하여 기준 클럭(MCLK)을 출력할 수 있다. 클럭 선택부(110)는, 멀티플렉서로 구현될 수 있다. 클럭 선택부(110)는, 위상 검출 신호(PD_DET)가 로직 하이 레벨일 때 제 2 입력 클럭(NCLK)을 기준 클럭(MCLK)으로 출력하도록 경로를 설정하고, 위상 검출 신호(PD_DET)가 로직 로우 레벨일 때 제 1 입력 클럭(PCLK)을 기준 클럭(MCLK)으로 출력하도록 경로를 설정할 수 있다.
클럭 생성 회로(120)는, 기준 클럭(MCLK)을 제 1 내지 제 8 클럭 경로(도 5 의 P1~P8)로 분배하여 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)을 각각 출력할 수 있다. 클럭 생성 회로(120)는, 트레이닝 동작 시 인가되는 테스트 펄스(T_PULSE)를, 제 1 내지 제 8 클럭 경로(P1~P8) 중, 제 1 클럭 경로(P1)로 인가하여 제 1 트레이닝 신호(P_PULSE)를 출력할 수 있다.
도 5 를 참조하면, 클럭 생성 회로(120)는, 직렬 연결된 다수의 클럭 버퍼(B1~B14)을 이용하여 제 1 내지 제 8 클럭 경로(P1~P8)를 형성하는 클럭 트리 구조로 구현될 수 있다. 예를 들어, 도 5 의 클럭 트리 구조의 클럭 생성 회로(120)는, 클럭 버퍼(B1, B3, B7)로 구성된 제 1 클럭 경로(P1), 클럭 버퍼(B1, B3, B8)로 구성된 제 2 클럭 경로(P2), 클럭 버퍼(B1, B4, B9)로 구성된 제 3 클럭 경로(P3), 클럭 버퍼(B1, B4, B10)로 구성된 제 4 클럭 경로(P4), 클럭 버퍼(B2, B5, B11)로 구성된 제 5 클럭 경로(P5), 클럭 버퍼(B2, B5, B12)로 구성된 제 6 클럭 경로(P6), 클럭 버퍼(B2, B13)로 구성된 제 7 클럭 경로(P7), 클럭 버퍼(B2, B6, B14)로 구성된 제 8 클럭 경로(P8)를 포함할 수 있다.
클럭 생성 회로(120)는, 기준 클럭(MCLK)을 제 1 내지 제 8 클럭 경로(P1~P8)를 통해 가변적으로 지연시켜 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)을 각각 출력할 수 있다. 예를 들어, 제 1 샘플링 클럭(GCLK1)은 제 1 클럭 경로(P1)를 통해 출력될 수 있다. 또한, 클럭 생성 회로(120)는, 트레이닝 동작 시 인가되는 테스트 펄스(T_PULSE)를, 제 1 샘플링 클럭(GCLK1)이 출력되는 제 1 클럭 경로(P1)로 인가하여 제 1 트레이닝 신호(P_PULSE)를 출력할 수 있다. 즉, 제 1 샘플링 클럭(GCLK1)과 제 1 트레이닝 신호(P_PULSE)는 동일한 클럭 경로(P1)를 통해 출력됨으로써 실질적으로 동일한 지연량을 가질 수 있다.
다시 도 4 를 참조하면, 데이터 입력 회로(140)는, 제 1 입력 클럭(PCLK) 및 제 2 입력 클럭(NCLK)에 따라 데이터(DQ)를 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)로 병렬화하고, 제 1 샘플링 클럭(GCLK1)에 따라 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)를 샘플링하여 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)를 출력할 수 있다.
보다 자세하게, 데이터 입력 회로(140)는, 병렬화부(142) 및 정렬부(144)를 포함할 수 있다.
병렬화부(142)는, 제 1 입력 클럭(PCLK)에 따라 데이터(DQ)를 병렬화하여 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)로 출력할 수 있다. 정렬부(144)는, 제 1 샘플링 클럭(GCLK1)에 따라 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)를 정렬하여 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)를 출력할 수 있다.
트레이닝 회로(160)는, 트레이닝 동작 시 소정 구간 펄싱하는 테스트 펄스(T_PULSE)를 기준 지연값 만큼 지연시켜 제 2 트레이닝 신호(D_PULSE)를 출력하고, 제 1 트레이닝 신호(P_PULSE)와 제 2 트레이닝 신호(D_PULSE)의 위상을 비교하여 위상 검출 신호(PD_DET)를 생성할 수 있다.
보다 자세하게, 트레이닝 회로(160)는, 펄스 생성부(162), 기준 지연부(164) 및 위상 검출부(166)를 포함할 수 있다.
펄스 생성부(162)는, 트레이닝 모드 신호(TM)에 따라 소정 구간 펄싱하는 테스트 펄스(T_PULSE)를 생성할 수 있다. 트레이닝 모드 신호(TM)는, 컨트롤러(도 1 의 20)로부터 제공되는 제어 신호(CTRL)에 포함될 수 있다. 또는, 트레이닝 모드 신호(TM)는, 커맨드/어드레스 신호(C/A)의 형태로 제공되어 디코딩되어 생성될 수 있다.
기준 지연부(164)는, 테스트 펄스(T_PULSE)를 기준 지연값 만큼 지연시켜 제 2 트레이닝 신호(D_PULSE)를 출력할 수 있다. 이 때, 기준 지연값은, 정렬부(144)의 셋업/홀드 타임에 대응되도록 설정될 수 있다.
위상 검출부(166)는, 제 1 트레이닝 신호(P_PULSE)와 제 2 트레이닝 신호(D_PULSE)의 위상을 비교하여 위상 검출 신호(PD_DET)를 생성할 수 있다. 위상 검출부(166)는, 제 1 트레이닝 신호(P_PULSE)의 위상이 제 2 트레이닝 신호(D_PULSE)의 위상보다 앞선 경우, 위상 검출 신호(PD_DET)를 로직 하이 레벨로 출력할 수 있다.
즉, 트레이닝 회로(160)는, 테스트 펄스(T_PULSE)가 인가되는 시점으로부터 제 1 클럭 경로(P1)의 지연량만큼 지연된 제 1 트레이닝 신호(P_PULSE)와 기준 지연값만큼 지연된 제 2 트레이닝 신호(D_PULSE)의 위상을 비교하여 위상 검출 신호(PD_DET)를 생성할 수 있다.
내부 회로(180)는, 커맨드/어드레스 신호(C/A), 제어 신호(CTRL) 및 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)에 따라, 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)를 처리할 수 있다. 반도체 장치(100)가 메모리 장치일 경우, 메모리 셀 영역(미도시)와, 센스 앰프/라이트 드라이버가 배치되는 주변 영역(미도시)을 포함할 수 있다. 내부 회로(16)는, 커맨드/어드레스 신호(C/A), 제어 신호(CTRL) 및 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)에 따라, 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)를 라이트 하거나, 메모리 셀 영역에 저장된 데이터를 컨트롤러(도 1 의 20)로 제공할 수 있다.
도 6 은 도 4 의 병렬화부(142)의 상세 구성도 이다.
도 6 을 참조하면, 병렬화부(142)는, 제 1 및 제 2 프리-래치(142A, 142B) 및 제 1 및 제 2 포스트-래치(142C, 142D)를 포함할 수 있다.
제 1 프리-래치(142A)는, 제 1 입력 클럭(PCLK)에 응답하여 데이터(DQ)를 래치하여 출력할 수 있다. 제 2 프리-래치(142B)는, 제 2 입력 클럭(NCLK)에 응답하여 데이터(DQ)를 래치하여 출력할 수 있다. 제 1 포스트-래치(142C)는, 제 1 입력 클럭(PCLK)에 응답하여 제 1 프리-래치(142A)의 출력을 래치하여 제 1 병렬 데이터(DATA_R)를 출력할 수 있다. 제 2 포스트-래치(142D)는, 제 1 입력 클럭(PCLK)에 응답하여 제 2 프리-래치(142B)의 출력을 래치하여 제 2 병렬 데이터(DATA_F)를 출력할 수 있다.
상기의 구성으로 병렬화부(142)는, 제 1 입력 클럭(PCLK)의 라이징 에지에 따라 데이터(DQ)를 래치하고, 제 2 입력 클럭(NCLK)의 라이징 에지에 따라 데이터(DQ)를 래치하고, 제 1 입력 클럭(PCLK)의 다음 라이징 에지에 따라, 래치된 데이터를 각각 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)로 출력할 수 있다.
도 7 은 도 4 의 반도체 장치(100)의 트레이닝 동작을 설명하기 위한 블록도 이다. 도 8 은 도 4 의 반도체 장치(100)의 노멀 동작을 설명하기 위한 블록도 이다. 이하에서, 반도체 장치(100)의 노멀 동작은 트레이닝 동작을 제외한 동작으로, 예를 들어, 반도체 장치(100)가 메모리 장치의 경우, 라이트 동작 혹은 리드 동작을 지칭하는 것으로 정의할 수 있다.
도 7 을 참조하면, 트레이닝 동작 시 트레이닝 모드 신호(TM)가 활성화되면, 펄스 생성부(162)는 소정 구간 펄싱하는 테스트 펄스(T_PULSE)를 생성한다. 클럭 생성 회로(120)는 테스트 펄스(T_PULSE)를 제 1 클럭 경로(P1)로 인가하여 제 1 트레이닝 신호(P_PULSE)를 출력한다. 기준 지연부(164)는, 테스트 펄스(T_PULSE)를 셋업/홀드 타임에 대응되는 기준 지연값 만큼 지연시켜 제 2 트레이닝 신호(D_PULSE)를 출력한다. 위상 검출부(166)는, 제 1 트레이닝 신호(P_PULSE)와 제 2 트레이닝 신호(D_PULSE)의 위상을 비교하여 위상 검출 신호(PD_DET)를 생성할 수 있다.
즉, 트레이닝 회로(160)는, 테스트 펄스(T_PULSE)가 인가되는 시점으로부터 제 1 클럭 경로(P1)의 지연량만큼 지연된 제 1 트레이닝 신호(P_PULSE)와 기준 지연값만큼 지연된 제 2 트레이닝 신호(D_PULSE)의 위상을 비교하여 위상 검출 신호(PD_DET)를 생성할 수 있다. 이 때, 제 1 트레이닝 신호(P_PULSE)의 위상이 제 2 트레이닝 신호(D_PULSE)의 위상보다 앞선 경우, 위상 검출 신호(PD_DET)는 로직 하이 레벨로 출력될 수 있다.
클럭 선택부(110)는, 위상 검출 신호(PD_DET)가 로직 하이 레벨일 때 제 2 입력 클럭(NCLK)을 기준 클럭(MCLK)으로 출력하도록 경로를 설정하고, 위상 검출 신호(PD_DET)가 로직 로우 레벨일 때 제 1 입력 클럭(PCLK)을 기준 클럭(MCLK)으로 출력하도록 경로를 설정할 수 있다.
상기와 같이, 트레이닝 동작을 통해, 제 1 입력 클럭(PCLK) 및 제 2 입력 클럭(NCLK) 중 하나가 기준 클럭(MCLK)으로 출력되도록 위상 검출 신호(PD_DET)가 설정될 수 있다.
도 8 을 참조하면, 노멀 동작(예를 들어, 라이트 동작) 시 트레이닝 모드 신호(TM)는 비활성화되고, 트레이닝 회로(160)는 동작하지 않는다.
클럭 선택부(110)는, 트레이닝 동작을 통해 설정된 위상 검출 신호(PD_DET)에 따라 제 1 입력 클럭(PCLK) 및 제 2 입력 클럭(NCLK) 중 하나를 선택하여 기준 클럭(MCLK)을 출력한다. 클럭 생성 회로(120)는, 기준 클럭(MCLK)을 제 1 내지 제 8 클럭 경로(P1~P8)로 분배하여 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)을 각각 출력한다. 병렬화부(142)는, 제 1 입력 클럭(PCLK)에 따라 데이터(DQ)를 병렬화하여 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)로 출력한다. 정렬부(144)는, 제 1 샘플링 클럭(GCLK1)에 따라 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)를 정렬하여 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)를 출력할 수 있다.
이하, 도면을 참조하여, 클럭 트리 지연량에 따라 제 1 입력 클럭(PCLK) 및 제 2 입력 클럭(NCLK) 중 선택된 기준 클럭(MCLK)에 응답하여, 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)가 출력되는 동작을 설명하기로 한다.
도 9 및 도 10 은 본 발명의 실시예에 따라 클럭 트리 지연량에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도 이다.
이하에서는, 기준 지연값이 4 ns 으로 설정된 경우, 도 9 는 클럭 트리 지연량(CTD)이 기준 지연값 보다 작은 3 ns 이고, 도 10 은 클럭 트리 지연량(CTD)이 기준 지연값 보다 큰 6 ns 인 경우를 각각 도시하고 있다.
도 9 를 참조하면, 클럭 트리 지연량(CTD)이 기준 지연값 보다 작은 경우, 즉, 제 1 트레이닝 신호(P_PULSE)의 위상이 제 2 트레이닝 신호(D_PULSE)의 위상보다 앞서므로, 트레이닝 회로(160)는, 트레이닝 동작 시 위상 검출 신호(PD_DET)를 로직 하이 레벨로 출력한다.
노멀 동작 시, 클럭 선택부(110)는, 위상 검출 신호(PD_DET)가 로직 하이 레벨일 때 제 2 입력 클럭(NCLK)을 기준 클럭(MCLK)으로 출력하도록 경로를 설정한다. 클럭 생성 회로(120)는, 기준 클럭(MCLK)을 제 1 내지 제 8 클럭 경로(P1~P8)로 분배하여 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)을 각각 출력한다.
병렬화부(142)는, 제 1 입력 클럭(PCLK)의 라이징 에지에 따라 데이터(DQ)를 래치하고, 제 2 입력 클럭(NCLK)의 라이징 에지에 따라 데이터(DQ)를 래치한다. 병렬화부(142)는, 제 1 입력 클럭(PCLK)의 다음 라이징 에지에 따라, 래치된 데이터를 각각 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)로 출력한다.
정렬부(144)는, 제 1 샘플링 클럭(GCLK1)에 따라 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)를 래치하여 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)로 출력한다. 이 때, 제 2 클럭(NCLK)이 기준 클럭(MCLK)으로 이용되었기 때문에, 도 3 의 셋업/홀드 타임에 비해, 도 8 의 셋업/홀드 타임이 더 큰 마진을 확보할 수 있다. 따라서, 정렬부(144)가 정상적인 동작을 수행할 수 있다.
도 10 을 참조하면, 클럭 트리 지연량(CTD)이 기준 지연값 보다 큰 경우, 즉, 제 2 트레이닝 신호(D_PULSE)의 위상이 제 1 트레이닝 신호(P_PULSE)의 위상보다 앞서므로, 트레이닝 회로(160)는, 트레이닝 동작 시 위상 검출 신호(PD_DET)를 로직 로우 레벨로 출력한다.
노멀 동작 시, 클럭 선택부(110)는, 위상 검출 신호(PD_DET)가 로직 로우 레벨일 때 제 1 입력 클럭(PCLK)을 기준 클럭(MCLK)으로 출력하도록 경로를 설정한다. 클럭 생성 회로(120)는, 기준 클럭(MCLK)을 제 1 내지 제 8 클럭 경로(P1~P8)로 분배하여 제 1 내지 제 8 샘플링 클럭(GCLK1~GCLK8)을 각각 출력한다.
병렬화부(142)는, 제 1 입력 클럭(PCLK) 및 제 2 입력 클럭(NCLK)에 따라 데이터(DQ)를 병렬화하여 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)로 출력할 수 있다. 정렬부(144)는, 제 1 샘플링 클럭(GCLK1)에 따라 제 1 및 제 2 병렬 데이터(DATA_R, DATA_F)를 래치하여 제 1 및 제 2 내부 데이터(DIN_R, DIN_F)로 출력한다. 이 때, 제 1 클럭(PCLK)이 기준 클럭(MCLK)으로 이용되었기 때문에, 셋업/홀드 타임이 마진을 확보할 수 있다. 따라서, 정렬부(144)가 정상적인 동작을 수행할 수 있다.
상기와 같이, 제안 발명은, 트레이닝 동작 시 클럭 트리 지연량에 따라 데이터를 샘플링하는데 이용되는 클럭을 선택하고, 라이트 동작 시 선택된 클럭에 따라 데이터를 샘플링한다. 따라서, 데이터 샘플링 시 셋업/홀드 타임의 마진을 확보할 수 있는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (15)

  1. 위상 검출 신호에 따라 제 1 입력 클럭 및 제 2 입력 클럭 중에서 기준 클럭을 선택하는 클럭 선택부;
    상기 기준 클럭을 제 1 내지 제 N 클럭 경로들로 분배하여 제 1 내지 제 N 샘플링 클럭을 각각 출력하며, 트레이닝 동작 시 테스트 펄스를 상기 제 1 클럭 경로로 인가하여 제 1 트레이닝 신호를 출력하는 클럭 생성 회로;
    상기 제 1 샘플링 클럭에 따라 입력 데이터를 샘플링하는 데이터 입력 회로; 및
    상기 트레이닝 동작 시, 상기 테스트 펄스를 기준 지연값 만큼 지연시켜 제 2 트레이닝 신호를 출력하고, 상기 제 1 트레이닝 신호와 상기 제 2 트레이닝 신호의 위상을 비교하여 상기 위상 검출 신호를 생성하는 트레이닝 회로
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 트레이닝 회로는,
    트레이닝 모드 신호에 따라 소정 구간 펄싱하는 상기 테스트 펄스를 생성하는 펄스 생성부;
    상기 테스트 펄스를 상기 기준 지연값 만큼 지연시켜 상기 제 2 트레이닝 신호를 출력하는 기준 딜레이부; 및
    상기 제 1 트레이닝 신호와 상기 제 2 트레이닝 신호의 위상을 비교하여 상기 위상 검출 신호를 생성하는 위상 검출부
    를 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 데이터 입력 회로는,
    상기 제 1 입력 클럭 및 상기 제 2 입력 클럭에 따라 상기 입력 데이터를 병렬화하여 제 1 및 제 2 병렬 데이터를 출력하는 병렬화부; 및
    상기 제 1 샘플링 클럭에 따라 상기 제 1 및 제 2 병렬 데이터를 정렬하는 정렬부
    를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 기준 지연값은,
    상기 정렬부의 셋업/홀드 타임에 대응되도록 설정되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 클럭 생성 회로는,
    직렬 연결된 다수의 클럭 버퍼들을 이용하여 상기 제 1 내지 제 N 클럭 경로들을 형성하는 클럭 트리 구조로 구성되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 내지 제 N 샘플링 클럭에 따라, 상기 데이터 입력 회로에서 정렬된 데이터를 처리하는 내부 회로
    를 더 포함하는 반도체 장치.
  7. 반도체 장치; 및
    상기 반도체 장치에 제 1 및 제 2 입력 클럭을 제공하며, 입력 데이터를 송수신하는 컨트롤러
    를 포함하며,
    상기 반도체 장치는,
    위상 검출 신호에 따라 상기 제 1 입력 클럭 및 상기 제 2 입력 클럭 중에서 기준 클럭을 선택하는 클럭 선택부;
    상기 기준 클럭을 제 1 내지 제 N 클럭 경로들로 분배하여 제 1 내지 제 N 샘플링 클럭을 각각 출력하며, 트레이닝 동작 시 테스트 펄스를 상기 제 1 클럭 경로로 인가하여 제 1 트레이닝 신호를 출력하는 클럭 생성 회로;
    상기 제 1 샘플링 클럭에 따라 입력 데이터를 샘플링하는 데이터 입력 회로; 및
    상기 트레이닝 동작 시, 상기 테스트 펄스를 기준 지연값 만큼 지연시켜 제 2 트레이닝 신호를 출력하고, 상기 제 1 트레이닝 신호와 상기 제 2 트레이닝 신호의 위상을 비교하여 상기 위상 검출 신호를 생성하는 트레이닝 회로
    를 포함하는 반도체 시스템.
  8. 제 7 항에 있어서,
    상기 트레이닝 회로는,
    트레이닝 모드 신호에 따라 소정 구간 펄싱하는 상기 테스트 펄스를 생성하는 펄스 생성부;
    상기 테스트 펄스를 상기 기준 지연값 만큼 지연시켜 상기 제 2 트레이닝 신호를 출력하는 기준 딜레이부; 및
    상기 제 1 트레이닝 신호와 상기 제 2 트레이닝 신호의 위상을 비교하여 상기 위상 검출 신호를 생성하는 위상 검출부
    를 포함하는 반도체 시스템.
  9. 제 7 항에 있어서,
    상기 데이터 입력 회로는,
    상기 제 1 입력 클럭 및 제 2 입력 클럭에 따라 입력 데이터를 병렬화하여 상기 제 1 및 제 2 병렬 데이터를 출력하는 병렬화부; 및
    상기 제 1 샘플링 클럭에 따라 제 1 및 제 2 병렬 데이터를 정렬하는 정렬부
    를 포함하는 반도체 시스템.
  10. 제 9 항에 있어서,
    상기 기준 지연값은,
    상기 정렬부의 셋업/홀드 타임에 대응되도록 설정되는 반도체 시스템.
  11. 제 7 항에 있어서,
    상기 클럭 생성 회로는,
    직렬 연결된 다수의 클럭 버퍼들을 이용하여 상기 제 1 내지 제 N 클럭 경로들을 형성하는 클럭 트리 구조로 구성되는 반도체 시스템.
  12. 제 7 항에 있어서,
    상기 제 1 내지 제 N 샘플링 클럭에 따라, 상기 데이터 입력 회로에서 정렬된 데이터를 처리하는 내부 회로
    를 더 포함하는 반도체 시스템.
  13. 트레이닝 동작 시, 클럭 트리 구조를 구성하는 다수의 클럭 경로들 중, 제 1 클럭 경로에 테스트 펄스를 인가하여 제 1 트레이닝 신호를 생성하고, 상기 테스트 펄스를 기준 지연값만큼 지연시켜 제 2 트레이닝 신호를 생성하는 단계;
    상기 제 1 트레이닝 신호와 상기 제 2 트레이닝 신호를 위상 비교하여 위상 검출 신호를 생성하는 단계;
    노멀 동작 시, 상기 위상 검출 신호에 따라 제 1 입력 클럭 및 제 2 입력 클럭 중 하나를 선택하여 기준 클럭을 출력하는 단계; 및
    상기 기준 클럭을 상기 제 1 클럭 경로에 인가하여 생성된 제 1 샘플링 클럭에 따라 입력 데이터를 정렬하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제 1 샘플링 클럭에 따라 입력 데이터를 정렬하는 단계는,
    상기 제 1 입력 클럭 및 상기 제 2 입력 클럭에 따라 상기 입력 데이터를 병렬화하여 제 1 및 제 2 병렬 데이터를 출력하는 단계; 및
    상기 제 1 샘플링 클럭에 따라 상기 제 1 및 제 2 병렬 데이터를 정렬하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  15. 제 13 항에 있어서,
    상기 기준 지연값은,
    상기 입력 데이터를 정렬할 때 셋업/홀드 타임에 대응되도록 설정되는 반도체 장치의 동작 방법.
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