CN108231111A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN108231111A
CN108231111A CN201710595995.4A CN201710595995A CN108231111A CN 108231111 A CN108231111 A CN 108231111A CN 201710595995 A CN201710595995 A CN 201710595995A CN 108231111 A CN108231111 A CN 108231111A
Authority
CN
China
Prior art keywords
signal
control signal
clock signal
circuit
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710595995.4A
Other languages
English (en)
Other versions
CN108231111B (zh
Inventor
李东郁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN108231111A publication Critical patent/CN108231111A/zh
Application granted granted Critical
Publication of CN108231111B publication Critical patent/CN108231111B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

一种半导体器件包括相位比较电路、输出使能信号发生电路、数据输入/输出(I/O)电路。相位比较电路将时钟信号的相位与延迟锁定环(DLL)时钟信号的相位进行比较，以产生相位信息信号。输出使能信号发生电路响应于第一预控制信号来锁存内部命令，以及响应于操作时钟信号和第二预控制信号来将锁存的内部命令输出为输出使能信号。输出使能信号发生电路根据内部时钟信号和输入时钟信号来产生第一预控制信号。数据I/O电路响应于输出使能信号来接收输入数据，以及将接收到的输入数据输出为与选通信号同步的输出数据。

Description

半导体器件
相关申请的交叉引用
本申请要求2016年12月21日提交的申请号为10-2016-0175758的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例涉及使用由复制延迟电路产生的信号来控制管道锁存电路的信号的输入/输出的半导体器件。
背景技术
快速半导体器件随着其集成密度的改善而越来越令人期望。同步于时钟信号的上升沿和下降沿操作的双倍速率(DDR)同步动态随机存取存储(DRAM)器件具有增加的操作速度。数据选通信号可以用于DDR同步DRAM器件，以最小化由DDR同步DRAM器件之间的时序偏差(timing skew)引起的时序裕度损失、根据工艺/电压/温度(PVT)条件的改变的访问时间的变化以及在控制器和DDR同步DRAM器件之间的信号的传播延迟时间的变化。
同步于时钟信号操作的半导体器件可以包括时钟发生电路，该时钟发生电路从外部时钟信号产生用于半导体器件的内部操作的内部时钟信号。通常，时钟发生电路可以包括延迟锁定环(DLL)电路和锁相环(PLL)电路。
发明内容
各种实施例涉及半导体器件。
根据实施例，半导体器件包括相位比较电路、输出使能信号发生电路和数据输入/输出(I/O)电路。相位比较电路将时钟信号的相位与延迟锁定环(DLL)时钟信号的相位进行比较，以产生相位信息信号。输出使能信号发生电路响应于从内部时钟信号和输入时钟信号产生的第一预控制信号来锁存内部命令。此外，输出使能信号发生电路响应于操作时钟信号和第二预控制信号来将锁存的内部命令输出为输出使能信号。通过将内部时钟信号延迟根据相位信息信号设定的延迟时间来产生操作时钟信号，以及通过将第一预控制信号延迟根据相位信息信号设定的延迟时间来产生第二预控制信号。数据输入/输出(I/O)电路与选通信号同步，以响应于输出使能信号将输入数据输出为输出数据。
根据另一个实施例，半导体器件包括预控制信号发生电路和输入/输出(I/O)控制信号发生电路。预控制信号发生电路同步于内部时钟信号来从输入时钟信号产生第一预控制信号。此外，预控制信号发生电路使用第一延迟电路来延迟内部时钟信号，以产生操作时钟信号。此外，预控制信号发生电路使用第二延迟电路来延迟第一预控制信号以产生第二预控制信号。输入/输出(I/O)控制信号发生电路根据内部时钟信号和第一预控制信号来产生控制管道锁存电路的信号输入操作的输入控制信号。此外，输入/输出(I/O)控制信号发生电路根据操作时钟信号和第二预控制信号来产生控制管道锁存电路的信号输出操作的输出控制信号。
附图说明
鉴于附图和所附的详细描述，本公开的各种实施例将变得更加明显，其中：
图1是图示根据实施例的半导体器件的框图；
图2是图示包括在图1的半导体器件中的延迟路径信息发生电路的示例的框图；
图3是图示根据实施例的包括在图2的延迟路径信息发生电路中的内部延迟时间检测电路的示例的框图；
图4是图示包括在图1的半导体器件中的输出使能信号发生电路的示例的框图；
图5是图示包括在图4的输出使能信号发生电路中的第一延迟电路的示例的电路图；
图6是图示包括在图4的输出使能信号发生电路中的第二延迟电路的示例的电路图；
图7是图示包括在图4的输出使能信号发生电路中的第二预控制信号发生电路的示例的框图；
图8是图示包括在图7的第二预控制信号发生电路中的移相电路的示例的框图；
图9是图示根据实施例的半导体器件的操作的时序图；以及
图10是图示根据实施例的采用图1的半导体器件的电子系统的配置的框图。
具体实施方式
下面将参考附图来描述本公开的各种实施例。然而，这里描述的实施例仅用于说明的目的，并非意在限制本公开的范围。
图1是图示根据实施例的半导体器件101的框图。如图1所示，半导体器件101可以包括相位比较电路1、命令解码器2、内部时钟发生电路3、延迟路径信息发生电路4、输出使能信号发生电路5以及数据输入输出(I/O)电路6。
相位比较电路1可以将时钟信号CLK的相位与延迟锁定环(DLL)时钟信号DLL_CLK的相位进行比较，以产生相位信息信号REG<1:3>。相位比较电路1可以产生表示时钟信号CLK和DLL时钟信号DLL_CLK之间的相位差的相位信息信号REG<1:3>。时钟信号CLK可以从外部设备提供，并且可以是切换信号。DLL时钟信号DLL_CLK可以是由包括在半导体器件101中的DLL电路(未示出)产生的信号。时钟信号CLK和DLL时钟信号DLL_CLK可以具有不同的相位(即，具有相对于彼此的相位差)。如后面所述，DLL时钟信号DLL_CLK可以具有与数据选通信号DQS实质相同的相位。包括在相位信息信号REG<1:3>中的比特位的数量可以根据实施例而变化。
命令解码器2可以对命令CMD进行解码以产生内部命令RD。命令CMD可以是从控制器(未示出)输出的信号，该控制器控制半导体器件101的操作或评估半导体器件101的各种特性的测试设备(未示出)的操作。可以通过传输地址、命令和数据中的至少一个的信号线来传输命令CMD。在实施例中，命令CMD可以是具有多个比特位的信号。内部命令RD可以是用于启动半导体器件101的读取操作模式的命令。内部命令RD可以是用于启动半导体器件101的各种操作模式的各种命令之一。
内部时钟发生电路3可以产生响应于时钟信号CLK周期性切换的内部时钟信号ICLK。内部时钟发生电路3可以产生同步于内部时钟信号ICLK而被使能的输入时钟信号ENCLK。内部时钟信号ICLK可以具有与时钟信号CLK实质相同的频率。内部时钟信号ICLK可以是被切换成具有与时钟信号CLK实质相同的周期时间的信号。在实施例中，内部时钟信号ICLK是时钟信号CLK的反相形式。输入时钟信号ENCLK可以同步于内部时钟信号ICLK而被使能为具有特定逻辑电平。输入时钟信号ENCLK的特定逻辑电平可以根据实施例而变化。
延迟路径信息发生电路4可以响应于输入时钟信号ENCLK而产生表示内部延迟时间的路径信息信号TDI<1:3>。包括在路径信息信号TDI<1:3>中的多个比特位可以根据实施例而变化。内部延迟时间可以是命令解码器2产生内部命令RD的延迟时间、包括在输出使能信号发生电路5中的第一延迟电路和第二延迟电路(例如，图4的第一延迟电路512和第二延迟电路513)中的每个的延迟时间以及数据I/O电路6的延迟时间的总和。
输出使能信号发生电路5可以响应于内部时钟信号ICLK和输入时钟信号ENCLK来锁存内部命令RD，以产生输出使能信号OE。输出使能信号发生电路5可以响应于第一预控制信号(例如，图4的第一预控制信号PPI)和内部时钟信号ICLK来锁存内部命令RD。可以基于内部时钟信号ICLK和输入时钟信号ENCLK来产生第一预控制信号。输出使能信号发生电路5可以响应于操作时钟信号(例如，图4的操作时钟信号DCLK)和第二预控制信号(例如，图4的第二预控制信号PPO)来将锁存的内部命令RD输出为输出使能信号OE。可以通过延迟内部时钟信号ICLK来产生操作时钟信号。可以通过延迟第一预控制信号来产生第二预控制信号。
数据I/O电路6可以响应于输出使能信号OE来产生与选通信号DQS同步的输出数据DOUT。当输出使能信号OE被使能时，数据I/O电路6可以与选通信号DQS同步以锁存输入数据DIN。当输出使能信号OE被使能时，数据I/O电路6可以与选通信号DQS同步，以将锁存的输入数据DIN输出为输出数据DOUT。输出数据DOUT可以是从半导体器件101输出的数据或储存到半导体器件的存储电路(未示出)中的数据。
图2是图示包括在图1的半导体器件101中的延迟路径信息发生电路4的示例的框图。参考图2，延迟路径信息发生电路4可以包括内部延迟电路41和内部延迟时间检测电路42。
内部延迟电路41可以延迟输入时钟信号ENCLK以产生传输信号TD。内部延迟电路41可以使用复制半导体器件(例如，图1的半导体器件101)的内部延迟时间的复制延迟电路来实现。例如，内部延迟时间可以被确定为命令解码器2从命令CMD产生内部命令RD的延迟时间、包括在输出使能信号发生电路5中的第一延迟电路和第二延迟电路(例如，图4的第一延迟电路512和第二延迟电路513)中的每一个的延迟时间以及数据I/O电路6的延迟时间的总和。
内部延迟时间检测电路42可以根据内部时钟信号ICLK在特定时间间隔期间被切换的次数来产生路径信息信号TDI<1:3>。例如，内部延迟时间检测电路42可以通过在从输入时钟信号ENCLK被使能的第一时间到传输信号TD被使能的第二时间的时间间隔期间对内部时钟信号ICLK的脉冲数进行计数来产生路径信息信号TDI<1:3>。路径信息信号TDI<1:3>可以表示关于半导体器件的内部延迟时间的信息。
图3是图示包括在图2的延迟路径信息发生电路4中的内部延迟时间检测电路42的示例的框图。参考图3，内部延迟时间检测电路42可以包括时段信号发生电路421和计数器422。
时段信号发生电路421可以包括第一脉冲信号发生电路4211、第二脉冲信号发生电路4212以及锁存电路4213。
第一脉冲信号发生电路4211可以响应于输入时钟信号ENCLK来产生具有预定脉冲宽度的第一脉冲信号P<1>。第一脉冲信号发生电路4211可以响应于转变到逻辑高值的输入时钟信号ENCLK来产生具有逻辑高值的第一脉冲信号P<1>。
第二脉冲信号发生电路4212可以响应于传输信号TD来产生具有预定脉冲宽度的第二脉冲信号P<2>。第二脉冲信号发生电路4212可以响应于转变到逻辑高值的传输信号TD来产生具有逻辑高值的第二脉冲信号P<2>。
锁存电路4213可以产生响应于第一脉冲信号和第二脉冲信号P<1:2>而被使能的时段信号PD。锁存电路4213可以产生时段信号PD，该时段信号PD从锁存电路4213接收到第一脉冲信号P<1>的脉冲的第一时间到锁存电路4213接收到第二脉冲信号P<2>的脉冲的第二时间被使能。例如，在锁存电路4213接收到具有逻辑高值的第一脉冲信号P<1>的第一时间，锁存电路4213可以产生具有从逻辑低值转变到逻辑高值的值的时段信号PD。在锁存电路4213接收到具有逻辑高值的第二脉冲信号P<2>的第二时间，锁存电路4213可以产生具有从逻辑高值转变到逻辑低值的值的时段信号PD。即，时段信号PD的使能时段可以是时段信号PD具有逻辑高值的时段。然而，在另一个实施例中，时段信号PD的使能时段可以是时段信号PD具有逻辑低值的时段。
在时段信号PD的使能时段期间，计数器422可以通过对内部时钟信号ICLK的脉冲数进行计数来产生路径信息信号TDI<1:3>。计数器422可以产生表示在时段信号PD具有逻辑高值时内部时钟信号ICLK被切换的次数的路径信息信号TDI<1:3>。
图4是图示包括在图1的半导体器件101中的输出使能信号发生电路5的示例的框图。参考图4，输出使能信号发生电路5可以包括预控制信号发生电路51、I/O控制信号发生电路52以及管道锁存电路53。
预控制信号发生电路51可以包括第一预控制信号发生电路511、第一延迟电路512、第二延迟电路513以及第二预控制信号发生电路514。
第一预控制信号发生电路511可以同步于内部时钟信号ICLK来锁存输入时钟信号ENCLK以产生第一预控制信号PPI。在实施例中，第一预控制信号发生电路511可以同步于内部时钟信号ICLK的下降沿来锁存输入时钟信号ENCLK以产生具有逻辑高值的第一预控制信号PPI。第一预控制信号发生电路511可以使用触发器来实现。在另一个实施例中，第一预控制信号发生电路511可以被配置为同步于内部时钟信号ICLK的上升沿来锁存输入时钟信号ENCLK，以产生具有逻辑高值的第一预控制信号PPI。
第一延迟电路512可以将内部时钟信号ICLK延迟第一延迟量以产生操作时钟信号DCLK，第一延迟量根据相位信息信号REG<1:3>来确定。第一延迟电路512可以根据表示时钟信号CLK与DLL时钟信号DLL_CLK之间的相位差的相位信息信号REG<1:3>来产生具有与DLL时钟信号DLL_CLK相同相位的操作时钟信号DCLK。
第二延迟电路513可以将第一预控制信号PPI延迟第二延迟量以产生延迟控制信号DPPI，第二延迟量根据相位信息信号REG<1:3>来确定。第二延迟电路513可以根据表示时钟信号CLK与DLL时钟信号DLL_CLK之间的相位差的相位信息信号REG<1:3>来产生具有与DLL时钟信号DLL_CLK实质相同的相位的延迟控制信号DPPI。
同时，第一延迟电路512和第二延迟电路513可以用复制延迟电路来实现以具有相同的配置。因此，操作时钟信号DCLK和延迟控制信号DPPI可以具有实质相同的相位，使得操作时钟信号DCLK的转变和延迟控制信号DPPI的转变同时发生。
第二预控制信号发生电路514可以将延迟控制信号DPPI延迟第三延迟量，以产生第二预控制信号PPO，第三延迟量根据读取延时信号RL<1:3>和路径信息信号TDI<1:3>来确定。
I/O控制信号发生电路52可以包括输入控制信号发生电路521和输出控制信号发生电路522。
输入控制信号发生电路521可以响应于第一预控制信号PPI来产生同步于内部时钟信号ICLK而被使能的输入控制信号(或第一输入控制信号至第N输入控制信号)PIN<1:N>。例如，当第一预控制信号PPI被使能时，输入控制信号发生电路521可以产生同步于内部时钟信号ICLK而被依次使能的第一输入控制信号至第N输入控制信号PIN<1:N>。输入控制信号发生电路521可以响应于复位信号RST来初始化输入控制信号PIN<1:N>。输入控制信号PIN<1:N>的初始化可以表示第一输入控制信号至第N输入控制信号PIN<1:N>全部被禁止(例如，具有逻辑低值)。包括在输入控制信号PIN<1:N>中的比特位数N可以根据实施例而变化。当半导体器件执行初始化操作时或在第一输入控制信号至第N输入控制信号PIN<1:N>以及第一输出控制信号至第N输出控制信号POUT<1:N>全部已经依次被使能之后，可以产生复位信号RST。
输出控制信号发生电路522可以响应于第二预控制信号PPO来产生同步于操作时钟信号DCLK而被使能的输出控制信号(或第一输出控制信号至第N输出控制信号)POUT<1:N>。例如，当第二预控制信号PPO被使能时，输出控制信号发生电路522可以产生同步于操作时钟信号DCLK而被依次使能的第一输出控制信号至第N输出控制信号POUT<1:N>。输出控制信号发生电路522可以响应于复位信号RST来初始化输出控制信号POUT<1:N>。输出控制信号POUT<1:N>的初始化可以表示第一输出控制信号至第N输出控制信号POUT<1:N>全部被禁止。包括在输出控制信号POUT<1:N>中的比特位数N可以根据实施例而变化。当半导体器件执行初始化操作时或在第一输入控制信号至第N输入控制信号PIN<1:N>以及第一输出控制信号至第N输出控制信号POUT<1:N>全部已经依次被使能之后，可以产生复位信号RST。
管道锁存电路53可以响应于输入控制信号PIN<1:N>和输出控制信号POUT<1:N>来将内部命令RD输出为输出使能信号OE。管道锁存电路53可以响应于输入控制信号PIN<1:N>来锁存内部命令RD。管道锁存电路53可以响应于输出控制信号POUT<1:N>来将锁存的内部命令RD输出为输出使能信号OE。管道锁存电路53可以使用先进先出(FIFO)电路来实现，该先进先出(FIFO)电路操作使得首先被输入的最早条目被首先处理。结果，FIFO电路可以被配置为使得首先被输入的数据被首先输出。
以下将更详细地描述基于FIFO方案的管道锁存电路53的操作。
在第一输入控制信号PIN<1>的脉冲产生的第二时间处输入内部命令RD之后，管道锁存电路53可以将在第一输出控制信号POUT<1>的脉冲产生的第一时间处锁存的内部命令RD输出为输出使能信号OE。类似地，在第N输入控制信号PIN<N>产生的第四时间处输入内部命令RD之后，管道锁存电路53可以将在第N输出控制信号POUT<N>的脉冲产生的第三时间处锁存的内部命令RD输出为输出使能信号OE，第三时间在第一时间之后，第四时间在第二时间之后。
图5是图示包括在图4的输出使能信号发生电路5中的第一延迟电路512的示例的电路图。参考图5，第一延迟电路512可以包括第一单元延迟电路5121、第二单元延迟电路5122和第三单元延迟电路5123。
当第一相位信息信号REG<1>具有逻辑高值时，第一单元延迟电路5121可以响应于接地电压VSS和电源电压VDD来将内部时钟信号ICLK输出为第一延迟信号DS<1>。当第一相位信息信号REG<1>具有逻辑低值时，第一单元延迟电路5121可以响应于接地电压VSS和电源电压VDD来产生被禁止以具有逻辑低值的第一延迟信号DS<1>。
当第二相位信息信号REG<2>具有逻辑高值时，第二单元延迟电路5122可以响应于第一延迟信号DS<1>和电源电压VDD来将内部时钟信号ICLK输出为第二延迟信号DS<2>。当第二相位信息信号REG<2>具有逻辑低值时，第二单元延迟电路5122可以响应于电源电压VDD来将第一延迟信号DS<1>输出为第二延迟信号DS<2>。
当第三相位信息信号REG<3>具有逻辑高值时，第三单元延迟电路5123可以响应于第二延迟信号DS<2>和电源电压VDD来将内部时钟信号ICLK输出为操作时钟信号DCLK。当第三相位信息信号REG<3>具有逻辑低值时，第三单元延迟电路5123可以响应于电源电压VDD来将第二延迟信号DS<2>输出为操作时钟信号DCLK。
尽管图5所示的实施例被配置为包括第一单元延迟电路至第三单元延迟电路5121、5122和5123，但本公开的实施例不限于此。包括在第一延迟电路512中的单元延迟电路的数量可以根据实施例而变化。
图6是图示包括在图4的输出使能信号发生电路5中的第二延迟电路513的示例的电路图。参考图6，第二延迟电路513可以包括第四单元延迟电路5131、第五单元延迟电路5132和第六单元延迟电路5133。
当第一相位信息信号REG<1>具有逻辑高值时，第四单元延迟电路5131可以响应于接地电压VSS和电源电压VDD来将第一预控制信号PPI输出为第三延迟信号DS<3>。当第一相位信息信号REG<1>具有逻辑低值时，第四单元延迟电路5131可以响应于接地电压VSS和电源电压VDD来产生被禁止以具有逻辑低值的第三延迟信号DS<3>。
当第二相位信息信号REG<2>具有逻辑高值时，第五单元延迟电路5132可以响应于第三延迟信号DS<3>和电源电压VDD来将第一预控制信号PPI输出为第四延迟信号DS<4>。当第二相位信息信号REG<2>具有逻辑低值时，第五单元延迟电路5132可以响应于电源电压VDD来将第三延迟信号DS<3>输出为第四延迟信号DS<4>。
当第三相位信息信号REG<3>具有逻辑高值时，第六单元延迟电路5133可以响应于第四延迟信号DS<4>和电源电压VDD来将第一预控制信号PPI输出为延迟控制信号DPPI。当第三相位信息信号REG<3>具有逻辑低值时，第六单元延迟电路5133可以响应于电源电压VDD来将第四延迟信号DS<4>输出为延迟控制信号DPPI。
尽管图6所示的实施例图被配置为包括第四单元延迟电路至第六单元延迟电路5131、5132和5133，但本公开的实施例不限于此。包括在第二延迟电路513中的单元延迟电路的数量可以根据实施例而变化。
图7是图示包括在图4的输出使能信号发生电路中的第二预控制信号发生电路514的示例的框图。参考图7，第二预控制信号发生电路514可以包括内部代码发生电路5141、解码器5142和移相电路5143。
内部代码发生电路5141可以对读取延时信号RL<1:3>和路径信息信号TDI<1:3>执行算术运算，以产生内部代码IC<1:3>。内部代码发生电路5141可以从读取延时信号RL<1:3>的值中减去路径信息信号TDI<1:3>的值，以产生内部代码IC<1:3>。内部代码发生电路5141可以产生表示从读取延时时段减去内部延迟时间而得到的延迟时间的内部代码IC<1:3>。
解码器5142可以对内部代码IC1:3>进行解码以产生第一解码信号到第八解码信号DEC<1:8>。解码器5142可以对内部代码IC<1:3>进行解码，以产生其中之一被选择性使能的第一解码信号至第八解码信号DEC<1:8>。解码器5142可以使用一般解码器来实现，所述一般解码器接收N个信号以及产生2N个信号，N表示自然数。
移相电路5143可以同步于操作时钟信号DCLK来将延迟控制信号DPPI延迟延迟时间，以产生第二预控制信号PPO。根据第一解码信号至第八解码信号DEC<1:8>来确定延迟时间。
图8是图示包括在图7的第二预控制信号发生电路514中的移相电路5143的示例的框图。参考图8，移相电路5143可以包括第一单元移相电路至第八单元移相电路SF51至SF58。
当第八解码信号DEC<8>被禁止(例如，第八解码信号DEC<8>具有逻辑低值)时，第一单元移相电路SF51可以将延迟控制信号DPPI延迟操作时钟信号DCLK的一个周期，以产生第一移相信号SF<1>。如果第八解码信号DEC<8>被使能(例如，第八解码信号DEC<8>具有逻辑高值)，则第一单元移相电路SF51可以将延迟控制信号DPPI输出为第一移相信号SF<1>。
当第七解码信号DEC<7>被禁止时，第二单元移相电路SF52可以将第一移相信号SF<1>延迟操作时钟信号DCLK的一个周期，以产生第二移相信号SF<2>。当第七解码信号DEC<7>被使能时，第二单元移相电路SF52可以将延迟控制信号DPPI输出为第二移相信号SF<2>。
当第六解码信号DEC<6>被禁止时，第三单元移相电路SF53(未示出)可以将第二移相信号SF<2>延迟操作时钟信号DCLK的一个周期，以产生第三移相信号SF<3>(未示出)。当第六解码信号DEC<6>被使能时，第三单元移相电路SF53可以将延迟控制信号DPPI输出为第三移相信号SF<3>。
当第五解码信号DEC<5>被禁止时，第四单元移相电路SF54(未示出)可以将第三移相信号SF<3>延迟操作时钟信号DCLK的一个周期，以产生第四移相信号SF<4>(未示出)。当第五解码信号DEC<5>被使能时，第四单元移相电路SF54可以将延迟控制信号DPPI输出为第四移相信号SF<4>。
当第四解码信号DEC<4>被禁止时，第五单元移相电路SF55(未示出)可以将第四移相信号SF<4>延迟操作时钟信号DCLK的一个周期，以产生第五移相信号SF<5>(未示出)。当第四解码信号DEC<4>被使能时，第五单元移相电路SF55可以将延迟控制信号DPPI输出为第五移相信号SF<5>。
当第三解码信号DEC<3>被禁止时，第六单元移相电路SF56(未示出)可以将第五移相信号SF<5>延迟操作时钟信号DCLK的一个周期，以产生第六移相信号SF<6>(未示出)。当第三解码信号DEC<3>被使能时，第六单元移相电路SF56可以将延迟控制信号DPPI输出为第六移相信号SF<6>。
当第二解码信号DEC<2>被禁止时，第七单元移相电路SF57(未示出)可以将第六移相信号SF<6>延迟操作时钟信号DCLK的一个周期，以产生第七移相信号SF<7>。当第二解码信号DEC<2>被使能时，第七单元移相电路SF57可以将延迟控制信号DPPI输出为第七移相信号SF<7>。
当第一解码信号DEC<1>被禁止时，第八单元移相电路SF58可以将第七移相信号SF<7>延迟操作时钟信号DCLK的一个周期，以产生第二预控制信号PPO。当第一解码信号DEC<1>被使能时，第八单元移相电路SF58可以将延迟控制信号DPPI输出为第二预控制信号PPO。
在下文中将更详细地描述用于将延迟控制信号DPPI延迟延迟时间以产生第二预控制信号PPO的移相电路5143的操作，所述延迟时间根据解码信号DEC<1:8>来确定。
当第八解码信号DEC<8>被选择性地使能(例如，第一解码信号至第八解码信号DEC<1:8>的值为[00000001])时，移相电路5143可以将延迟控制信号DPPI延迟与操作时钟信号DCLK的七个周期相对应的延迟时间，以产生第二预控制信号PPO。当第一解码信号DEC<1>被选择性地使能(例如，第一解码信号至第八解码信号DEC<1:8>的值为[10000000])时，在没有显著延迟的情况下，移相电路5143可以将延迟控制信号DPPI输出为第二预控制信号PPO。此外，在初始化操作期间，当第一解码信号至第八解码信号DEC<1:8>全部被禁止(例如，第一解码信号至第八解码信号DEC<1:8>的值为[00000000])时，移相电路5143可以将延迟控制信号DPPI延迟操作时钟信号DCLK的八个周期，以产生第二预控制信号PPO。
图9是图示根据实施例的图1的半导体器件101的操作的时序图。以下将参考图1和图9描述具有上述配置的半导体器件101的操作。在本实施例中，通过图4的第一延迟电路512和第二延迟电路513来控制图4的管道锁存电路53的I/O操作，该图4的第一延迟电路512和第二延迟电路513具有实质相同的配置和实质相同的延迟时间以将锁存的输入数据DIN输出为输出数据DOUT。
图1的相位比较电路1可以将时钟信号CLK的相位与DLL时钟信号DLL_CLK的相位进行比较以产生相位信息信号REG<1:3>。相位信息信号REG<1:3>可以被产生以包括关于时钟信号CLK与DLL时钟信号DLL_CLK之间的相位差的信息。
图1的内部时钟发生电路3可以产生响应于时钟信号CLK周期性切换的内部时钟信号ICLK。
图4所示的输出使能信号发生电路5的第一延迟电路512可以将内部时钟信号ICLK延迟延迟时间，以产生操作时钟信号DCLK。所述延迟时间根据相位信息信号REG<1:3>来确定。
在第一时间T1处，图1的内部时钟发生电路3可以产生同步于内部时钟信号ICLK的上升沿而被使能以具有逻辑高值的输入时钟信号ENCLK。
在第二时间T2处，图4所示的输出使能信号发生电路5的第一预控制信号发生电路511可以同步于内部时钟信号ICLK来锁存输入时钟信号ENCLK，以产生具有逻辑高值的第一预控制信号PPI。
图4所示的输出使能信号发生电路5的输入控制信号发生电路521可以产生第一输入控制信号至第N输入控制信号PIN<1:N>。第一输入控制信号至第N输入控制信号PIN<1:N>可以响应于具有逻辑高值的第一预控制信号PPI、同步于内部时钟信号ICLK而被依次使能。
在第三时间T3处，图1的命令解码器2可以通过对命令CMD进行解码来输出内部命令RD。从第二时间T2到第三时间T3的时间间隔可以对应于解码器2的第一延迟时间D1(或第一延迟量)，以基于命令CMD产生内部命令RD。
在第三时间T3和第四时间T4之间的时间，第二输入控制信号PIN<2>被使能，并且图4所示的输出使能信号发生电路5的管道锁存电路53可以响应于第二输入控制信号PIN<2>来锁存内部命令RD。
在第四时间T4处，图4所示的输出使能信号发生电路5的第二延迟电路513可以通过将第一预控制信号PPI延迟第二延迟时间(或第二延迟量)D2来产生具有逻辑高值的延迟控制信号DPPI，第二延迟时间D2根据相位信息信号REG<1:3>来确定。由于延迟控制信号DPPI同步于操作时钟信号DCLK而产生，所以延迟控制信号DPPI可以被设置为具有与操作时钟信号DCLK相同的相位。
第二延迟时间D2对应于从第二时间T2到第四时间T4的时间间隔。因为图4的第一延迟电路512和第二延迟电路513具有实质相同的配置，所以第一延迟电路和第二延迟电路(图4的512和513)中的每个具有第二延迟时间D2。
在第五时间T5处，图4所示的输出使能信号发生电路5的第二预控制信号发生电路514可以将延迟控制信号DPPI延迟第四延迟时间D4，以产生具有逻辑高值的第二预控制信号PPO。第四时间延迟D4根据读取延时信号RL<1:3>和路径信息信号TDI<1:3>来确定。延迟控制信号DPPI已经同步于操作时钟信号DCLK而被使能，因此延迟控制信号DPPI相对于内部时钟信号ICLK具有与操作时钟信号DCLK实质相同的相位。通过将延迟控制信号DPPI延迟操作时钟信号DCLK的周期的倍数来产生第二预控制信号PPO，该操作时钟信号DCLK具有与内部时钟信号ICLK实质相同的周期时间。结果，第二预控制信号PPO可以相对于内部时钟信号ICLK具有与延迟控制信号DPPI相同的相位。第四延迟时间D4对应于从第四时间T4到第五时间T5的时间间隔。第四延迟时间D4可以通过从读取延时时段中减去内部延迟时间来确定。内部延迟时间可以是命令解码器2的第一延迟时间D1、图4的第一延迟电路512和第二延迟电路513中的每个的第二延迟时间D2以及数据I/O电路6的第三延迟时间D3的总和。
此外，在第五时间T5处，图4所示的输出使能信号发生电路5的输出控制信号发生电路522可以开始产生第一输出控制信号至第N输出控制信号POUT<1:N>。第一输出控制信号至第N输出控制信号POUT<1:N>响应于具有逻辑高值的第二预控制信号PPO、同步于操作时钟信号DCLK而被依次使能。
在第六时间T6处，管道锁存电路53可以响应于具有逻辑高值的第二输出控制信号POUT<2>来将由第二输入控制信号PIN<2>锁存的内部命令RD输出为输出使能信号OE。
在第七时间T7处，数据I/O电路6可以响应于具有逻辑高值的输出使能信号OE来与选通信号DQS同步以将输入数据DIN输出为输出数据DOUT。从第六时间T6到第七时间T7的时间间隔可以对应于数据I/O电路6的第三延迟时间D3。
具有上述配置的图1的半导体器件101可以使用由第一延迟电路512和第二延迟电路513产生的信号来控制图4的管道锁存电路53的数据I/O操作，该第一延迟电路512和第二延迟电路513具有实质相同的配置以具有实质相同的延迟时间。第一延迟电路512延迟内部时钟信号ICLK以产生操作时钟信号DCLK。第二延迟电路513延迟已经同步于内部时钟信号ICLK而被使能的第一预控制信号PPI，以产生延迟控制信号DPPI。因为第一延迟电路512和第二延迟电路513具有实质相同的延迟时间，所以延迟控制信号DPPI同步于操作时钟信号DCLK而转变。输入控制信号发生电路521同步于内部时钟信号ICLK来产生第一输入控制信号至第N输入控制信号PIN<1:N>。输出控制信号发生电路522同步于操作时钟信号DCLK来产生第一输出控制信号至第N输出控制信号POUT<1:N>，该操作时钟信号DCLK是第一延迟电路512的内部时钟信号ICLK的延迟形式。基于内部时钟信号ICLK来产生第一输入控制信号至第N输入控制信号PIN<1:N>以及第一输出控制信号至第N输出控制信号POUT<1:N>，并且复制的第一延迟电路512和第二延迟电路513用于产生第一输出控制信号至第N输出控制信号POUT<1:N>，可以改善响应于第一输入控制信号至第N输入控制信号PIN<1:N>和第一输出控制信号至第N输出控制信号POUT<1:N>来操作的管道锁存电路53的可靠性。
上面参考图1至图9描述的半导体器件可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，图10是图示根据实施例的采用图1的半导体器件的电子系统1000的配置的框图。电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。
数据储存电路1001可以根据从存储器控制器1002产生的控制信号来储存从存储器控制器1002输出的数据，或者可以读取储存的数据并输出到存储器控制器1002。数据储存电路1001可以包括图1所示的半导体器件。此外，数据储存电路1001可以包括即使在其电源中断时也可以保留其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，以及可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作，或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图10示出了具有单个框的存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出或被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)供应的控制信号和数据，以及可以通过I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议(诸如，通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互连(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)以及集成驱动电路(IDE))中的任意一种。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (20)

1.一种半导体器件，包括：
相位比较电路，其被配置为将时钟信号的相位与延迟锁定环DLL时钟信号的相位进行比较，以产生相位信息信号；
输出使能信号发生电路，其被配置为响应于第一预控制信号来锁存内部命令，以及被配置为响应于操作时钟信号和第二预控制信号来将锁存的内部命令输出为输出使能信号，输出使能信号发生电路根据内部时钟信号和输入时钟信号来产生第一预控制信号，输出使能信号发生电路通过将内部时钟信号延迟第一延迟量来产生操作时钟信号，第一延迟量根据相位信息信号来确定，输出使能信号发生电路通过将第一预控制信号延迟第一延迟量来产生第二预控制信号；以及
数据输入/输出I/O电路，其被配置为响应于输出使能信号来接收输入数据以及将接收到的输入数据输出为与选通信号同步的输出数据。
2.如权利要求1所述的半导体器件，其中，输出使能信号发生电路包括：
第一延迟电路，其被配置为将内部时钟信号延迟第一延迟量；以及
第二延迟电路，其被配置为将第一预控制信号延迟第一延迟量，第二延迟电路具有与第一延迟电路相同的配置。
3.如权利要求1所述的半导体器件，其中，时钟信号和DLL时钟信号具有相对于彼此不同的相位。
4.如权利要求1所述的半导体器件，其中，DLL时钟信号具有与选通信号实质相同的相位。
5.如权利要求1所述的半导体器件，其中，输出使能信号发生电路包括：
预控制信号发生电路，其被配置为同步于内部时钟信号来锁存输入时钟信号以产生第一预控制信号，将内部时钟信号延迟第一延迟量以产生操作时钟信号，以及将第一预控制信号延迟第一延迟量以产生第二预控制信号；
I/O控制信号发生电路，其被配置为响应于第一预控制信号来产生同步于内部时钟信号而被使能的输入控制信号，以及响应于第二预控制信号来产生同步于操作时钟信号而被使能的输出控制信号；以及
管道锁存电路，其被配置为响应于输入控制信号来锁存内部命令，以及响应于输出控制信号来将锁存的内部命令输出为输出使能信号。
6.如权利要求5所述的半导体器件，其中，预控制信号发生电路包括：
第一预控制信号发生电路，其被配置为同步于内部时钟信号来锁存输入时钟信号以产生第一预控制信号；
第一延迟电路，其被配置为将内部时钟信号延迟第一延迟量以产生操作时钟信号；
第二延迟电路，其被配置为根据相位信息信号来将第一预控制信号延迟第一延迟量，以产生延迟控制信号；以及
第二预控制信号发生电路，其被配置为将延迟控制信号延迟第二延迟量以产生第二预控制信号，第二延迟量根据读取延时信号和路径信息信号来确定。
7.如权利要求6所述的半导体器件，其中，第二预控制信号发生电路包括：
内部代码发生电路，其被配置为从读取延时信号中减去路径信息信号以产生内部代码，路径信息信号表示内部延迟量，读取延时信号表示读取延时时段；
解码器，其被配置为对内部代码进行解码以产生多个解码信号，所述多个解码信号中的至多一个被选择性地使能；以及
移相电路，其被配置为同步于操作时钟信号来将延迟控制信号延迟第二延迟量，以产生第二预控制信号。
8.如权利要求6所述的半导体器件，其中，第二延迟电路产生同步于操作时钟信号而在两个逻辑值之间转变的延迟控制信号。
9.如权利要求5所述的半导体器件，其中，I/O控制信号发生电路包括：
输入控制信号发生电路，其被配置为响应于第一预控制信号来产生同步于内部时钟信号而被使能的输入控制信号；以及
输出控制信号发生电路，其被配置为响应于第二预控制信号来产生同步于操作时钟信号而被使能的输出控制信号。
10.如权利要求1所述的半导体器件，还包括：
内部时钟发生电路，其被配置为产生具有与时钟信号实质相同的周期时间的内部时钟信号，以及被配置为产生同步于内部时钟信号而被使能的输入时钟信号；以及
延迟路径信息发生电路，其被配置为响应于输入时钟信号来产生包括关于内部延迟量的信息的路径信息信号。
11.如权利要求10所述的半导体器件，其中，延迟路径信息发生电路包括：
内部延迟电路，其被配置为将输入时钟信号延迟实质等于内部延迟量的延迟量，以产生传输信号；以及
内部延迟时间检测电路，其被配置为响应于输入时钟信号和传输信号来产生路径信息信号，路径信息信号表示在特定时间间隔期间内部时钟信号被切换的次数。
12.如权利要求11所述的半导体器件，其中，内部延迟量等于第一延迟量、数据I/O电路的第三延迟量以及第四延迟量的总和，命令解码器将命令延迟第四延迟量以产生内部命令。
13.如权利要求11所述的半导体器件，其中，内部延迟时间检测电路包括：
时段信号发生电路，被配置为产生在第一时间与第二时间之间的特定时间间隔期间被使能的时段信号，输入时钟信号在第一时间被使能，而传输信号在第二时间被使能；以及
计数器，其被配置为在特定时间间隔期间对内部时钟信号的脉冲数进行计数。
14.一种半导体器件，包括：
预控制信号发生电路，其被配置为同步于内部时钟信号来从输入时钟信号产生第一预控制信号，延迟内部时钟信号以产生操作时钟信号，以及延迟第一预控制信号以产生第二预控制信号；以及
输入/输出I/O控制信号发生电路，其被配置为响应于内部时钟信号和第一预控制信号来产生输入控制信号，被配置为响应于操作时钟信号和第二预控制信号来产生输出控制信号，以及被配置为使用输入控制信号来控制管道锁存电路的信号输入操作以及使用输出控制信号来控制管道锁存电路的信号输出操作。
15.如权利要求14所述的半导体器件，其中，预控制信号发生电路包括：
第一预控制信号发生电路，其被配置为同步于内部时钟信号来锁存输入时钟信号以产生第一预控制信号；
第一延迟电路，其被配置为将内部时钟信号延迟第一延迟量以产生操作时钟信号，第一延迟量根据相位信息信号来确定；
第二延迟电路，其被配置为将第一预控制信号延迟第一延迟量以产生延迟控制信号；以及
第二预控制信号发生电路，其被配置为将延迟控制信号延迟第二延迟量以产生第二预控制信号，第二延迟量根据读取延时信号和路径信息信号来确定。
16.如权利要求15所述的半导体器件，其中，相位信息信号包括关于由外部设备提供的时钟信号与在半导体器件中产生的延迟锁定环DLL时钟信号之间的相位差的信息。
17.如权利要求15所述的半导体器件，其中，第二预控制信号发生电路包括：
内部代码发生电路，其被配置为从读取延时信号的值中减去路径信息信号的值以产生内部代码，路径信息信号表示内部延迟量，读取延时信号表示读取延时时段；
解码器，其被配置为对内部代码进行解码以产生多个解码信号，所述多个解码信号中的至多一个被选择性地使能；以及
移相电路，其被配置为将延迟控制信号延迟第二延迟量以产生第二预控制信号，第二延迟量根据所述多个解码信号和操作时钟信号来确定。
18.如权利要求15所述的半导体器件，其中，第二延迟电路产生同步于操作时钟信号而在两个逻辑值之间转变的延迟控制信号。
19.如权利要求14所述的半导体器件，其中，管道锁存电路被配置为响应于输入控制信号来锁存内部命令，以及被配置为响应于输出控制信号来将锁存的内部命令输出为输出使能信号。
20.如权利要求19所述的半导体器件，还包括数据输入/输出I/O电路，所述数据输入/输出I/O电路被配置为响应于输出使能信号、与选通信号同步以将输入数据输出为输出数据。
CN201710595995.4A 2016-12-21 2017-07-20 半导体器件 Active CN108231111B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160175758A KR20180072316A (ko) 2016-12-21 2016-12-21 반도체장치
KR10-2016-0175758 2016-12-21

Publications (2)

Publication Number Publication Date
CN108231111A true CN108231111A (zh) 2018-06-29
CN108231111B CN108231111B (zh) 2021-07-02

Family

ID=62561572

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710595995.4A Active CN108231111B (zh) 2016-12-21 2017-07-20 半导体器件

Country Status (3)

Country Link
US (1) US10372157B2 (zh)
KR (1) KR20180072316A (zh)
CN (1) CN108231111B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110853689A (zh) * 2018-08-20 2020-02-28 爱思开海力士有限公司 包括数据输入电路的半导体器件
CN111145808A (zh) * 2018-11-02 2020-05-12 爱思开海力士有限公司 半导体器件
CN111161772A (zh) * 2018-11-07 2020-05-15 瑞昱半导体股份有限公司 内存信号相位差校正电路与方法
CN111435601A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 命令生成方法及与命令生成方法有关的半导体器件
CN111934655A (zh) * 2020-07-28 2020-11-13 新华三半导体技术有限公司 一种脉冲时钟产生电路、集成电路和相关方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102517462B1 (ko) * 2018-04-23 2023-04-05 에스케이하이닉스 주식회사 반도체장치
US11658668B2 (en) 2018-06-14 2023-05-23 SK Hynix Inc. Semiconductor device
KR102608910B1 (ko) * 2018-06-14 2023-12-04 에스케이하이닉스 주식회사 반도체장치
KR102687581B1 (ko) * 2018-12-31 2024-07-24 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치
KR102553855B1 (ko) * 2019-03-05 2023-07-12 에스케이하이닉스 주식회사 시프트레지스터
US10706916B1 (en) * 2019-04-03 2020-07-07 Synopsys, Inc. Method and apparatus for integrated level-shifter and memory clock
KR102657567B1 (ko) * 2019-06-04 2024-04-16 에스케이하이닉스 주식회사 인에이블 신호 생성 회로 및 이를 이용하는 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002510118A (ja) 1998-04-01 2002-04-02 モサイド・テクノロジーズ・インコーポレーテッド 半導体メモリ非同期式パイプライン
KR100670698B1 (ko) 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자 내 파이프 래치장치
US7656745B2 (en) * 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
TWI533608B (zh) * 2014-06-30 2016-05-11 友達光電股份有限公司 資料接收器及資料接收方法
EP2983295B1 (en) * 2014-08-04 2019-04-10 Synopsys, Inc. Delay-locked loop arrangement and method for operating a delay-locked loop circuit
KR102001692B1 (ko) * 2014-09-18 2019-07-18 에스케이하이닉스 주식회사 멀티 채널 지연 고정 루프
KR20160084100A (ko) * 2015-01-05 2016-07-13 에스케이하이닉스 주식회사 적층 메모리 장치 및 시스템
KR20170049193A (ko) * 2015-10-28 2017-05-10 삼성전자주식회사 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치
KR20180031859A (ko) * 2016-09-19 2018-03-29 삼성전자주식회사 복수의 딜레이 라인을 포함하는 딜레이 고정 루프
KR102683734B1 (ko) * 2016-12-13 2024-07-12 에스케이하이닉스 주식회사 파이프 래치 회로 및 그를 포함하는 데이터 출력 회로

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110853689A (zh) * 2018-08-20 2020-02-28 爱思开海力士有限公司 包括数据输入电路的半导体器件
CN110853689B (zh) * 2018-08-20 2023-04-28 爱思开海力士有限公司 包括数据输入电路的半导体器件
CN111145808A (zh) * 2018-11-02 2020-05-12 爱思开海力士有限公司 半导体器件
CN111145808B (zh) * 2018-11-02 2023-08-04 爱思开海力士有限公司 半导体器件
CN111161772A (zh) * 2018-11-07 2020-05-15 瑞昱半导体股份有限公司 内存信号相位差校正电路与方法
CN111435601A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 命令生成方法及与命令生成方法有关的半导体器件
CN111435601B (zh) * 2019-01-15 2023-08-25 爱思开海力士有限公司 命令生成方法及与命令生成方法有关的半导体器件
CN111934655A (zh) * 2020-07-28 2020-11-13 新华三半导体技术有限公司 一种脉冲时钟产生电路、集成电路和相关方法

Also Published As

Publication number Publication date
CN108231111B (zh) 2021-07-02
US20180173270A1 (en) 2018-06-21
KR20180072316A (ko) 2018-06-29
US10372157B2 (en) 2019-08-06

Similar Documents

Publication Publication Date Title
CN108231111A (zh) 半导体器件
US9640232B2 (en) Semiconductor systems and semiconductor devices
CN108630277B (zh) 半导体器件
US9858972B1 (en) Semiconductor devices
CN110415742A (zh) 半导体器件
US10026463B1 (en) Semiconductor device and method of operation
US20170219643A1 (en) Jitter detection circuit and semiconductor system using the same
TWI729239B (zh) 半導體裝置
US10720192B2 (en) Semiconductor device configured to generate a strobe signal having various patterns
CN108877857A (zh) 半导体装置
CN108376552B (zh) 集成电路
CN111105823B (zh) 半导体器件
CN110060714A (zh) 半导体器件以及包括其的半导体系统
US10872645B1 (en) Semiconductor devices
US11631442B1 (en) Multi-clock cycle memory command protocol
CN111489775B (zh) 半导体器件
US11462251B2 (en) Semiconductor device capable of performing an auto-precharge operation
US11227643B1 (en) Electronic devices configured to execute a burst operation
CN110970068B (zh) 半导体器件
TW202121411A (zh) 半導體裝置
KR102638788B1 (ko) 반도체장치 및 반도체시스템
KR102720243B1 (ko) 반도체장치
CN109286390A (zh) 半导体器件
CN117594079A (zh) 与时钟之间的同步相关的半导体器件和半导体系统
CN110459251A (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant