CN111435601A - 命令生成方法及与命令生成方法有关的半导体器件 - Google Patents

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Abstract

本申请公开了一种命令生成方法及与命令生成方法有关的半导体器件。半导体器件包括命令恢复电路，该命令恢复电路被配置为接收来自多个命令中的一个命令，根据所接收到的命令来储存通过对所接收到的来自多个命令中的命令进行编码而产生的代码信号，并且在根据移位控制信号而将所接收到的命令移位之后，通过对从代码信号产生的命令代码信号进行解码来产生多个内部命令；以及存储电路，其被配置为根据多个内部命令来执行内部操作。

Description

命令生成方法及与命令生成方法有关的半导体器件
相关申请的交叉引用
本申请要求2019年1月15日向韩国知识产权局提交的申请号为10-2019-0005339的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例总体而言可以涉及与内部命令的产生有关的命令生成方法，以及与该命令生成方法有关的半导体器件。
背景技术
在半导体器件中，同步于时钟来输入命令和地址。在DDR(双倍数据速率)同步半导体器件中，同步于时钟的上升沿和下降沿来输入命令和地址。在SDR(单数据速率)同步半导体器件中，同步于时钟的上升沿来输入命令和地址。
半导体器件被实现为包括共享输入/输出线的多个存储排，并执行片上终结(ODT)操作以防止被共享的输入/输出线的信号的反射。因此，增加了用于控制片上终结(ODT)操作的命令。
发明内容
在一个实施例中，一种半导体器件可以包括：命令恢复电路，其被配置为接收来自多个命令中的一个命令，根据所接收到的命令来储存通过对所接收到的来自多个命令中的命令进行编码而产生的代码信号，并且在根据移位控制信号而将所接收到的命令移位之后，通过对从所述代码信号产生的命令代码信号进行解码来产生多个内部命令；以及存储电路，其被配置为根据所述多个内部命令来执行内部操作。
在一个实施例中，一种半导体器件可以包括：合成命令发生电路，其被配置为通过将第一命令至第四命令合成来产生合成命令；命令代码信号发生电路，其被配置为通过对第一命令至第四命令进行编码来产生第一代码信号和第二代码信号，根据所述合成命令来储存第一代码信号和第二代码信号，并且在第二移位时间之后从第一代码信号和第二代码信号产生第一命令代码信号和第二命令代码信号；以及内部命令发生电路，其被配置为在将合成命令移位到第一移位时间之后，通过对第一命令代码信号和第二命令代码信号进行解码来产生第一内部命令至第四内部命令。
在一个实施例中，一种命令生成方法可以包括：当多个命令中的至少任意一个被输入时，产生被使能的合成命令；通过对所述多个命令进行编码来产生代码信号，将代码信号储存在多个锁存电路中，并且在第二移位时间之后从所储存的代码信号产生命令代码信号；以及在将所述合成命令移位到第一移位时间之后，通过对命令代码信号进行解码来产生多个内部命令。
在一个实施例中，一种命令生成方法可以包括：接收来自多个命令中的一个命令；通过对所接收到的来自所述多个命令中的命令进行编码来产生代码信号，将代码信号储存在多个锁存电路中，并且在第二移位时间之后，从所储存的代码信号产生命令代码信号；在将接收到的命令移位到第一移位时间之后，通过对命令代码信号进行解码来产生内部命令；以及根据内部命令来执行内部操作。
附图说明
图1是示出根据一个实施例的半导体器件的配置的示例代表的框图。
图2是示出在图1所示的半导体器件中包括的合成命令发生电路的配置的示例代表的电路图。
图3是示出在图1所示的半导体器件中包括的命令代码信号发生电路的配置的示例代表的框图。
图4是示出在图3所示的命令代码信号发生电路中包括的代码信号发生电路的配置的示例代表的电路图。
图5是示出在图3所示的命令代码信号发生电路中包括的管道电路的配置的示例代表的框图。
图6是示出在图5所示的管道电路中包括的输入控制信号发生电路的配置的示例代表的示图。
图7是示出在图5所示的管道电路中包括的输出控制信号发生电路的配置的示例代表的示图。
图8是示出在图1所示的半导体器件中包括的内部命令发生电路的配置的示例代表的框图。
图9是示出在图8所示的内部命令发生电路中包括的选择性输出电路的配置的示例代表的示图。
图10是示出在图8所示的内部命令发生电路中包括的命令解码器的配置的示例代表的电路图。
图11是有助于说明根据一个实施例的命令生成方法的流程图的示例代表。
图12是有助于说明根据一个实施例的半导体器件的操作的时序图的示例代表。
图13是示出根据实施例的半导体器件的配置的示例代表的框图。
具体实施方式
在下文中，下面将参考附图通过实施例的各种示例来描述命令生成方法和使用该方法的半导体器件。
各种实施例可以涉及将通过对多个命令进行编码而产生的代码信号储存在多个锁存电路中，并且在用于将多个命令移位的移位时间之后从所储存的代码信号产生内部命令。
根据实施例，通过将通过对多个命令进行编码而产生的代码信号储存在多个锁存电路中，并且在移位时间之后从所储存的代码信号产生内部命令，用于将命令移位的移位电路可以被共享，从而可以减少面积。
如图1所示，根据一个实施例的半导体器件1可以包括合成命令发生电路10、命令恢复电路20和存储电路30。
合成命令发生电路10可以从第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD来产生合成命令CMD_SUM。在第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD中的任意一个命令被输入的情况下，合成命令发生电路10可以产生被使能的合成命令CMD_SUM。
命令恢复电路20可以包括命令代码信号发生电路100和内部命令发生电路200。
命令代码信号发生电路100可以通过对第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD进行编码来产生第一命令代码信号和第二命令代码信号CMD_CODE<1:2>。命令代码信号发生电路100可以根据合成命令CMD_SUM来储存第一代码信号和第二代码信号CODE<1:2>(见图3)，所述第一代码信号和第二代码信号CODE<1:2>通过对第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD进行编码来产生。命令代码信号发生电路100可以根据预控制信号PRE_CON而从所储存的第一代码信号和第二代码信号CODE<1:2>产生第一命令代码信号和第二命令代码信号CMD_CODE<1:2>(参见图3)。
内部命令发生电路200可以在第一移位时间之后通过对第一命令代码信号和第二命令代码信号CMD_CODE<1:2>进行解码来产生第一内部命令IRD、第二内部命令INTRD、第三内部命令IWT和第四内部命令INTWT。内部命令发生电路200可以通过将合成命令CMD_SUM移位来产生预控制信号PRE_CON，所述预控制信号PRE_CON在第二移位时间被使能。作为用于将合成命令CMD_SUM移位的时间的第一移位时间可以被设置为图12中所示的时间T6。作为在第一移位时间之前、用于产生时钟CLK的脉冲一次的时间的第二移位时间可以被设置为图12中所示的时间T4。
如上述配置的命令恢复电路20可以根据合成命令CMD_SUM来储存通过对第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD进行编码而产生的第一代码信号和第二代码信号CODE<1:2>(见图3)，并且可以在第一移位时间之后通过将对从第一代码信号和第二代码信号CODE<1:2>产生的第一命令代码信号和第二命令代码信号CMD_CODE<1:2>(见图3)进行解码来产生第一内部命令IRD、第二内部命令INTRD、第三内部命令IWT和第四内部命令INTWT。
存储电路30可以通过接收第一内部命令IRD、第二内部命令INTRD、第三内部命令IWT和第四内部命令INTWT来执行内部操作。存储电路30可以通过接收第一内部命令IRD来对在多个存储排(未示出)之中选择的存储排(未示出)执行读取操作。存储电路30可以通过接收第二内部命令INTRD来执行非目标读取操作，所述非目标读取操作用于导通多个存储排之中不执行读取操作的多个存储排(未示出)的片上终结电路。存储电路30可以通过接收第三内部命令IWT来对在多个存储排之中选择的存储排(未示出)执行写入操作。存储电路30可以通过接收第四内部命令INTWT来执行非目标写入操作，所述非目标写入操作用于导通多个存储排之中不执行写入操作的多个存储排(未示出)的片上终结电路。根据一个实施例，本公开中所示的命令和内部命令可以被设置为用于控制存储电路30的操作的各种命令和内部命令。
参考图2，合成命令发生电路10可以执行或非逻辑运算以及与非逻辑运算，并且可以通过例如但不限于或非门NOR11和NOR12以及与非门NAND11来实现。
在第一命令RD_CMD与第二命令NTRD_CMD中的任意一个以逻辑高电平输入的情况下，或非门NOR11可以产生逻辑低电平的输出信号。
在第三命令WT_CMD与第四命令NTWT_CMD中的任意一个以逻辑高电平输入的情况下，或非门NOR12可以产生逻辑低电平的输出信号。
在或非门NOR11的输出信号与或非门NOR12的输出信号中的任意一个以逻辑低电平产生的情况下，与非门NAND11可以产生被使能为逻辑高电平的合成命令CMD_SUM。
在第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD中的任意一个以逻辑高电平输入的情况下，如上所述配置的合成命令发生电路10可以产生被使能为逻辑高电平的合成命令CMD_SUM。
参考图3，命令代码信号发生电路100可以包括代码信号发生电路110和管道电路120。
代码信号发生电路110可以通过对第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD进行编码来产生第一代码信号和第二代码信号CODE<1:2>。在第一命令RD_CMD被输入的情况下，代码信号发生电路110可以产生逻辑低电平的第一代码信号CODE<1>和逻辑低电平的第二代码信号CODE<2>。在第二命令NTRD_CMD被输入的情况下，代码信号发生电路110可以产生逻辑高电平的第一代码信号CODE<1>和逻辑低电平的第二代码信号CODE<2>。在第三命令WT_CMD被输入的情况下，代码信号发生电路110可以产生逻辑低电平的第一代码信号CODE<1>和逻辑高电平的第二代码信号CODE<2>。在第四命令NTWT_CMD被输入的情况下，代码信号发生电路110可以产生逻辑高电平的第一代码信号CODE<1>和逻辑高电平的第二代码信号CODE<2>。
在合成命令CMD_SUM被输入的情况下，管道电路120可以储存第一代码信号和第二代码信号CODE<1:2>。在预控制信号PRE_CON被输入的情况下，管道电路120可以从所储存的第一代码信号和第二代码信号CODE<1:2>产生第一命令代码信号和第二命令代码信号CMD_CODE<1:2>。
参考图4，代码信号发生电路110可以包括第一编码器111和第二编码器112。
第一编码器111可以执行或非运算以及与非运算，并且可以通过例如但不限于或非门NOR21和NOR22以及与非门NAND21和NAND22来实现。
在第二命令NTRD_CMD与第四命令NTWT_CMD中的任意一个以逻辑高电平输入的情况下，或非门NOR21可以产生被使能为逻辑低电平的第一设置信号SET<1>。
在第一命令RD_CMD与第三命令WT_CMD中的任意一个以逻辑高电平输入的情况下，或非门NOR22可以产生被使能为逻辑低电平的第一复位信号RST<1>。
与非门NAND21和NAND22可以被实现为SR锁存器，并且可以在第一设置信号SET<1>被使能为逻辑低电平的情况下产生逻辑高电平的第一代码信号CODE<1>。与非门NAND21和NAND22可以被实现为SR锁存器，并且可以在第一复位信号RST<1>被使能为逻辑低电平的情况下产生逻辑低电平的第一代码信号CODE<1>。
第二编码器112可以执行或非逻辑运算以及与非逻辑运算，并且可以通过例如但不限于或非门NOR23和NOR24以及与非门NAND23和NAND24来实现。
在第三命令WT_CMD与第四命令NTWT_CMD中的任意一个以逻辑高电平输入的情况下，或非门NOR23可以产生被使能为逻辑低电平的第二设置信号SET<2>。
在第一命令RD_CMD与第二命令NTRD_CMD中的任意一个以逻辑高电平输入的情况下，或非门NOR24可以产生被使能为逻辑低电平的第二复位信号RST<2>。
与非门NAND23和NAND24可以被实现为SR锁存器，并且可以在第二设置信号SET<2>被使能为逻辑低电平的情况下产生逻辑高电平的第二代码信号CODE<2>。与非门NAND23和NAND24可以被实现为SR锁存器，并且可以在第二复位信号RST<2>被使能为逻辑低电平的情况下产生逻辑低电平的第二代码信号CODE<2>。
参考图5，管道电路120可以包括输入控制信号发生电路121、输出控制信号发生电路122、第一锁存电路123、第二锁存电路124、第三锁存电路125和第四锁存电路126。
输入控制信号发生电路121可以根据合成命令CMD_SUM来产生被顺序地使能的第一输入控制信号至第四输入控制信号PIN<1:4>。在合成命令CMD_SUM以逻辑高电平输入的情况下，输入控制信号发生电路121可以产生被顺序地使能的第一输入控制信号至第四输入控制信号PIN<1:4>。在初始化信号INIT以逻辑高电平输入的情况下，输入控制信号发生电路121可以产生被初始化的第一输入控制信号至第四输入控制信号PIN<1:4>。
输出控制信号发生电路122可以根据预控制信号PRE_CON来产生被顺序地使能的第一输出控制信号至第四输出控制信号POUT<1:4>。在预控制信号PRE_CON以逻辑高电平输入的情况下，输出控制信号发生电路122可以产生被顺序地使能的第一输出控制信号至第四输出控制信号POUT<1:4>。在初始化信号INIT以逻辑高电平输入的情况下，输出控制信号发生电路122可以产生被初始化的第一输出控制信号至第四输出控制信号POUT<1:4>。
第一锁存电路123可以在第一输入控制信号PIN<1>被使能为逻辑高电平的情况下储存第一代码信号和第二代码信号CODE<1:2>，并且可以在第一输出控制信号POUT<1>被使能为逻辑高电平的情况下将所储存的第一代码信号和第二代码信号CODE<1:2>输出作为第一命令代码信号和第二命令代码信号CMD_CODE<1:2>。
第二锁存电路124可以在第二输入控制信号PIN<2>被使能为逻辑高电平的情况下储存第一代码信号和第二代码信号CODE<1:2>，并且可以在第二输出控制信号POUT<2>被使能为逻辑高电平的情况下将所储存的第一代码信号和第二代码信号CODE<1:2>输出作为第一命令代码信号和第二命令代码信号CMD_CODE<1:2>。
第三锁存电路125可以在第三输入控制信号PIN<3>被使能为逻辑高电平的情况下储存第一代码信号和第二代码信号CODE<1:2>，并且可以在第三输出控制信号POUT<3>被使能为逻辑高电平的情况下将所储存的第一代码信号和第二代码信号CODE<1:2>输出作为第一命令代码信号和第二命令代码信号CMD_CODE<1:2>。
第四锁存电路126可以在第四输入控制信号PIN<4>被使能为逻辑高电平的情况下储存第一代码信号和第二代码信号CODE<1:2>，并且可以在第四输出控制信号POUT<4>被使能为逻辑高电平的情况下将所储存的第一代码信号和第二代码信号CODE<1:2>输出作为第一命令代码信号和第二命令代码信号CMD_CODE<1:2>。
参考图6，输入控制信号发生电路121可以包括内部脉冲发生电路1211和输入控制信号输出电路1212。
内部脉冲发生电路1211可以通过例如但不限于反相器IV31和触发器FF31、FF32、FF33和FF34来实现。
反相器IV31可以将合成命令CMD_SUM反相并缓冲，并输出输出信号。
在初始化信号INIT被使能的情况下，触发器FF31可以产生被初始化为逻辑高电平的第一内部脉冲IP<1>。在反相器IV31的输出信号是逻辑低电平的情况下，触发器FF31可以将第四内部脉冲IP<4>输出作为第一内部脉冲IP<1>。
在初始化信号INIT被使能的情况下，触发器FF32可以产生被初始化为逻辑低电平的第二内部脉冲IP<2>。在反相器IV31的输出信号是逻辑低电平的情况下，触发器FF32可以将第一内部脉冲IP<1>输出作为第二内部脉冲IP<2>。
在初始化信号INIT被使能的情况下，触发器FF33可以产生被初始化为逻辑低电平的第三内部脉冲IP<3>。在反相器IV31的输出信号是逻辑低电平的情况下，触发器FF33可以将第二内部脉冲IP<2>输出作为第三内部脉冲IP<3>。
在初始化信号INIT被使能的情况下，触发器FF34可以产生被初始化为逻辑低电平的第四内部脉冲IP<4>。在反相器IV31的输出信号是逻辑低电平的情况下，触发器FF34可以将第三内部脉冲IP<3>输出作为第四内部脉冲IP<4>。
初始化信号INIT可以被设置为在初始化操作中被使能的信号，在该初始化操作中半导体器件1首次执行操作。
输入控制信号输出电路1212可以执行与非逻辑运算以及反相逻辑操作，并且可以通过例如但不限于与非门NAND31、NAND32、NAND33和NAND34以及反相器IV32、IV33、IV34和IV35来实现。
在合成命令CMD_SUM是逻辑高电平的情况下，与非门NAND31和反相器IV32可以缓冲第一内部脉冲IP<1>，从而产生第一输入控制信号PIN<1>。
在合成命令CMD_SUM是逻辑高电平的情况下，与非门NAND32和反相器IV33可以缓冲第二内部脉冲IP2，从而产生第二输入控制信号PIN<2>。
在合成命令CMD_SUM是逻辑高电平的情况下，与非门NAND33和反相器IV34可以缓冲第三内部脉冲IP<3>，从而产生第三输入控制信号PIN<3>。
在合成命令CMD_SUM是逻辑高电平的情况下，与非门NAND34和反相器IV35可以缓冲第四内部脉冲IP4，从而产生第四输入控制信号PIN<4>。
参考图7，输出控制信号发生电路122可以由触发器FF41、FF42、FF43和FF44来实现。
在初始化信号INIT被使能的情况下，触发器FF41可以产生被初始化为逻辑低电平的第一输出控制信号POUT<1>。在预控制信号PRE_CON是逻辑高电平的情况下，触发器FF41可以将第四输出控制信号POUT<4>输出作为第一输出控制信号POUT<1>。
在初始化信号INIT被使能的情况下，触发器FF42可以产生被初始化为逻辑低电平的第二输出控制信号POUT<2>。在预控制信号PRE_CON是逻辑高电平的情况下，触发器FF42可以将第一输出控制信号POUT<1>输出作为第二输出控制信号POUT<2>。
在初始化信号INIT被使能的情况下，触发器FF43可以产生被初始化为逻辑低电平的第三输出控制信号POUT<3>。在预控制信号PRE_CON是逻辑高电平的情况下，触发器FF43可以将第二输出控制信号POUT<2>输出作为第三输出控制信号POUT<3>。
在初始化信号INIT被使能的情况下，触发器FF44可以产生被初始化为逻辑高电平的第四输出控制信号POUT<4>。在预控制信号PRE_CON是逻辑高电平的情况下，触发器FF44可以将第三输出控制信号POUT<3>输出作为第四输出控制信号POUT<4>。
参考图8，内部命令发生电路200可以包括移位电路210、选择性输出电路220合成命令解码器230。
移位电路210可以同步于时钟CLK来将合成命令CMD_SUM移位，从而产生被顺序地使能的第一移位信号至第四移位信号Q1、Q2、Q3和Q4。移位电路210可以同步于时钟CLK的上升沿来将合成命令CMD_SUM移位，从而产生第一移位信号Q1。移位电路210可以同步于时钟CLK的上升沿来将第一移位信号Q1移位，从而产生第二移位信号Q2。移位电路210可以同步于时钟CLK的上升沿来将第二移位信号Q2移位，从而产生第三移位信号Q3。移位电路210可以同步于时钟CLK的上升沿来将第三移位信号Q3移位，从而产生第四移位信号Q4。
选择性输出电路220可以根据第一移位控制信号至第四移位控制信号SFT_CON<1:4>而从第一移位信号至第四移位信号Q1、Q2、Q3和Q4中的任意一个来产生预控制信号PRE_CON。选择性输出电路220可以通过将预控制信号PRE_CON延迟时钟CLK的一个周期来产生选择信号SEL。在模式寄存器组(MRS)中，第一移位控制信号至第四移位控制信号SFT_CON<1:4>可以被设置为如下信号：其被产生为用于将合成命令CMD_SUM移位的信号。为了将合成命令CMD_SUM移位到第一移位时间之后，第一移位控制信号至第四移位控制信号SFT_CON<1:4>中的任意一个可以被设置为被使能。时钟CLK的一个周期可以被设置为在时钟CLK中包含的脉冲被产生一次的时间。
命令解码器230可以在选择信号SEL被使能的情况下对第一命令代码信号和第二命令代码信号CMD_CODE<1:2>进行解码，从而产生被选择性地使能的第一内部命令IRD、第二内部命令INTRD、第三内部命令IWT和第四内部命令INTWT。
参考图9，选择性输出电路220可以包括传输信号发生电路221、预控制信号发生电路222和选择信号发生电路223。
传输信号发生电路221可以执行与非逻辑运算，并且可以通过例如但不限于与非门NAND51、NAND52、NAND53和NAND54来实现。
在第一移位控制信号SFT_CON<1>被使能为逻辑高电平的情况下，与非门NAND51可以将第一移位信号Q1反相并缓冲，从而产生第一传输信号TS<1>。在第一移位控制信号SFT_CON<1>被禁止为逻辑低电平的情况下，与非门NAND51可以产生被禁止为逻辑高电平第一传输信号TS<1>。
在第二移位控制信号SFT_CON<2>被使能为逻辑高电平的情况下，与非门NAND52可以将第二移位信号Q2反相并缓冲，从而产生第二传输信号TS<2>。在第二移位控制信号SFT_CON<2>被禁止为逻辑低电平的情况下，与非门NAND52可以产生被禁止为逻辑高电平的第二传输信号TS<2>。
在第三移位控制信号SFT_CON<3>被使能为逻辑高电平的情况下，与非门NAND53可以将第三移位信号Q3反相并缓冲，从而产生第三传输信号TS<3>。在第三移位控制信号SFT_CON<3>被禁止为逻辑低电平的情况下，与非门NAND53可以产生被禁止为逻辑高电平的第三传输信号TS<3>。
在第四移位控制信号SFT_CON<4>被使能为逻辑高电平的情况下，与非门NAND54可以将第四移位信号Q4反相并缓冲，从而产生第四传输信号TS<4>。在第四移位控制信号SFT_CON<4>被禁止为逻辑低电平的情况下，与非门NAND54可以产生被禁止为逻辑高电平的第四传输信号TS<4>。
预控制信号发生电路222可以执行与非逻辑运算，并且可以通过例如但不限于与非门NAND55来实现。
在第一传输信号至第四传输信号TS<1:4>中的任意一个被使能为逻辑低电平的情况下，预控制信号发生电路222可以产生被使能为逻辑高电平的预控制信号PRE_CON。
选择信号发生电路223可以由触发器FF51来实现。
选择信号发生电路223可以通过将预控制信号PRE_CON延迟时钟CLK的一个周期来产生选择信号SEL。
参考图10，命令解码器230可以包括解码信号发生电路231和逻辑电路232。
解码信号发生电路231可以执行反相逻辑操作以及与非逻辑运算，并且可以通过例如但不限于反相器IV61、IV62、IV63、IV64、IV65、IV66、IV67和IV68以及与非门NAND61、NAND62、NAND63和NAND64来实现。
在第一命令代码信号CMD_CODE<1>为逻辑低电平并且第二命令代码信号CMD_CODE<2>为逻辑低电平的情况下，解码信号发生电路231可以产生被使能为逻辑高电平的第一解码信号DEC<1>。
在第一命令代码信号CMD_CODE<1>为逻辑高电平并且第二命令代码信号CMD_CODE<2>为逻辑低电平的情况下，解码信号发生电路231可以产生被使能为逻辑高电平的第二解码信号DEC<2>。
在第一命令代码信号CMD_CODE<1>为逻辑低电平并且第二命令代码信号CMD_CODE<2>为逻辑高电平的情况下，解码信号发生电路231可以产生被使能为逻辑高电平的第三解码信号DEC<3>。
在第一命令代码信号CMD_CODE<1>为逻辑高电平并且第二命令代码信号CMD_CODE<2>为逻辑高电平的情况下，解码信号发生电路231可以产生被使能为逻辑高电平的第四解码信号DEC<4>。
逻辑电路232可以执行与非逻辑运算以及反相逻辑操作，并且可以通过例如但不限于与非门NAND71、NAND72、NAND73和NAND74以及反相器IV71、IV72、IV73和IV74来实现。
在选择信号SEL被使能为逻辑高电平的情况下，逻辑电路232可以缓冲第一解码信号DEC<1>，从而产生第一内部命令IRD。在选择信号SEL被禁止为逻辑低电平的情况下，逻辑电路232可以产生被禁止为逻辑低电平第一内部命令IRD。
在选择信号SEL被使能为逻辑高电平的情况下，逻辑电路232可以缓冲第二解码信号DEC<2>，从而产生第二内部命令INTRD。在选择信号SEL被禁止为逻辑低电平的情况下，逻辑电路232可以产生被禁止为逻辑低电平的第二内部命令INTRD。
在选择信号SEL被使能为逻辑高电平的情况下，逻辑电路232可以缓冲第三解码信号DEC<3>，从而产生第三内部命令IWT。在选择信号SEL被禁止为逻辑低电平的情况下，逻辑电路232可以产生被禁止为逻辑低电平的第三内部命令IWT。
在选择信号SEL被使能为逻辑高电平的情况下，逻辑电路232可以缓冲第四解码信号DEC<4>，从而产生第四内部命令INTWT。在选择信号SEL被禁止为逻辑低电平的情况下，逻辑电路232可以产生被禁止为逻辑低电平第四内部命令INTWT。
下面将参考图11描述根据一个实施例的命令生成方法。
当进入命令输入步骤S1时，第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD中的任意一个以逻辑高电平被输入。
当进入合成命令产生步骤S2时，合成命令发生电路10接收第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD中的任意一个，从而产生逻辑高电平的合成命令CMD_SUM。
命令储存步骤S3可以包括代码信号产生步骤PS1、输入控制信号产生步骤PS2和锁存步骤PS3。
当进入代码信号产生步骤PS1时，代码信号发生电路110通过对第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD进行编码来产生第一代码信号和第二代码信号CODE<1:2>。
当进入输入控制信号产生步骤PS2时，输入控制信号发生电路121根据合成命令CMD_SUM来产生被使能为逻辑高电平的第一输入控制信号PIN<1>。
当进入锁存步骤PS3时，第一锁存电路123根据逻辑高电平的第一输入控制信号PIN<1>来储存第一代码信号和第二代码信号CODE<1:2>。
内部命令产生步骤S4可以包括移位步骤PS4、输出控制信号产生步骤PS5和内部命令输出步骤PS6。
当进入移位步骤PS4时，移位电路210同步于时钟CLK来将合成命令CMD_SUM移位，从而产生被顺序地使能的第一移位信号至第四移位信号Q1、Q2、Q3和Q4。
根据第一移位控制信号至第四移位控制信号SFT_CON<1:4>，选择性输出电路220从第一移位信号至第四移位信号Q1、Q2、Q3和Q4中的任意一个来产生被使能为逻辑高电平的预控制信号PRE_CON。
当进入输出控制信号产生步骤PS5时，输出控制信号发生电路122根据预控制信号PRE_CON来产生被使能为逻辑高电平的第一输出控制信号POUT<1>。
第一锁存电路123根据逻辑高电平的第一输出控制信号POUT<1>而将所储存的第一代码信号和第二代码信号CODE<1:2>输出作为第一命令代码信号和第二命令代码信号CMD_CODE<1:2>。
当进入内部命令输出步骤PS6时，选择性输出电路220通过将预控制信号PRE_CON延迟时钟CLK的一个周期来产生逻辑高电平的选择信号SEL。
由于选择信号SEL被使能为逻辑高电平，因此命令解码器230对第一命令代码信号和第二命令代码信号CMD_CODE<1:2>进行解码，从而产生第一内部命令IRD、第二内部命令INTRD、第三内部命令IWT和第四内部命令INTWT中的任意一个。例如，在命令输入步骤S1中以逻辑高电平输入第一命令RD_CMD的情况下，命令解码器230产生被使能为逻辑高电平的第一内部命令IRD。
通过将在输入第一命令RD_CMD之后输入第三命令WT_CMD的情况作为示例，下面将参考图12描述根据实施例的半导体器件1的操作。
在时间T1，第一命令RD_CMD以逻辑高电平输入。
合成命令发生电路10通过将第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD合成来产生被使能为逻辑高电平的合成命令CMD_SUM。
由于第一命令RD_CMD以逻辑高电平输入，因此代码信号发生电路110产生逻辑低电平的第一代码信号CODE<1>和逻辑低电平的第二代码信号CODE<2>。
由于合成命令CMD_SUM以逻辑高电平输入，因此输入控制信号发生电路121产生被使能为逻辑高电平的第一输入控制信号PIN<1>。
由于第一输入控制信号PIN<1>被使能为逻辑高电平，因此第一锁存电路123储存第一代码信号和第二代码信号CODE<1:2>。
在时间T2，移位电路210同步于时钟CLK将时间T1的合成命令CMD_SUM移位，从而产生被使能为逻辑高电平的第一移位信号Q1。
在时间T3，移位电路210同步于时钟CLK将时间T2的第一移位信号Q1移位，从而产生被使能为逻辑高电平的第二移位信号Q2。
在时间T4，移位电路210同步于时钟CLK将时间T3的第二移位信号Q2移位，从而产生被使能为逻辑高电平的第三移位信号Q3。
选择性输出电路220根据逻辑高电平的第三移位控制信号SFT_CON<3>而从第三移位信号Q3产生逻辑高电平的预控制信号PRE_CON。
由于预控制信号PRE_CON以逻辑高电平输入，因此输出控制信号发生电路122产生被使能为逻辑高电平的第一输出控制信号POUT<1>。
由于第一输出控制信号POUT<1>被使能为逻辑高电平，因此第一锁存电路123将所储存的第一代码信号和第二代码信号CODE<1:2>输出作为第一命令代码信号和第二命令代码信号CMD_CODE<1:2>。此时，第一命令代码信号CMD_CODE<1>以逻辑低电平产生，第二命令代码信号CMD_CODE<2>以逻辑低电平产生。
在时间T5，第三命令WT_CMD以逻辑高电平输入。
合成命令发生电路10通过将第一命令RD_CMD、第二命令NTRD_CMD、第三命令WT_CMD和第四命令NTWT_CMD合成来产生被使能为逻辑高电平的合成命令CMD_SUM。
由于第三命令WT_CMD以逻辑高电平输入，因此代码信号发生电路110产生逻辑低电平的第一代码信号CODE<1>和逻辑高电平的第二代码信号CODE<2>。
由于合成命令CMD_SUM以逻辑高电平输入，因此输入控制信号发生电路121产生被使能为逻辑高电平的第二输入控制信号PIN<2>。
由于第二输入控制信号PIN<2>被使能为逻辑高电平，因此第二锁存电路124储存第一代码信号和第二代码信号CODE<1:2>。
在时间T6，移位电路210同步于时钟CLK将时间T5的合成命令CMD_SUM移位，从而产生被使能为逻辑高电平的第一移位信号Q1。
选择性输出电路220通过将时间T4的预控制信号PRE_CON延迟时钟CLK的一个周期来产生逻辑高电平的选择信号SEL。
由于选择信号SEL被使能为逻辑高电平，因此命令解码器230对第一命令代码信号和第二命令代码信号CMD_CODE<1:2>进行解码，从而产生被使能为逻辑高电平的第一内部命令IRD。
通过接收第一内部命令IRD，存储电路30对在多个存储排(未示出)之中选择的存储排执行读取操作。
在时间T7，移位电路210同步于时钟CLK将时间T6的第一移位信号Q1移位，从而产生被使能为逻辑高电平的第二移位信号Q2。
在时间T8，移位电路210同步于时钟CLK将时间T7的第二移位信号Q2移位，从而产生被使能为逻辑高电平的第三移位信号Q3。
选择性输出电路220根据逻辑高电平的第三移位控制信号SFT_CON<3>而从第三移位信号Q3产生逻辑高电平的预控制信号PRE_CON。
由于预控制信号PRE_CON以逻辑高电平输入，因此输出控制信号发生电路122产生被使能为逻辑高电平的第二输出控制信号POUT<2>。
由于第二输出控制信号POUT<2>被使能为逻辑高电平，因此第二锁存电路124将所储存的第一代码信号和第二代码信号CODE<1:2>输出作为第一命令代码信号和第二命令代码信号CMD_CODE<1:2>。此时，第一命令代码信号CMD_CODE<1>以逻辑低电平产生，第二命令代码信号CMD_CODE<2>以逻辑高电平产生。
在时间T9，选择性输出电路220通过将时间T8的预控制信号PRE_CON延迟时钟CLK的一个周期来产生逻辑高电平的选择信号SEL。
由于选择信号SEL被使能为逻辑高电平，因此命令解码器230对第一命令代码信号和第二命令代码信号CMD_CODE<1:2>进行解码，从而产生被使能为逻辑高电平的第三内部命令IWT。
存储电路30通过接收第三内部命令IWT来对在多个存储排之中选择的存储排执行写入操作。
从以上描述显而易见的是，在根据本公开实施例的半导体器件中，通过将通过对多个命令进行编码而产生的代码信号储存在多个锁存电路中，并在移位时间之后从所储存的代码信号产生内部命令，用于将命令移位的移位电路可以被共享，从而可以减小面积。
上面参考图1至图12描述的半导体器件可以应用于包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参考图13，根据一个实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
根据来自存储器控制器1002的控制信号，数据储存器1001储存从存储器控制器1002施加的数据，以及读出所储存的数据并将被读出的数据输出到存储器控制器1002。数据储存器1001可以包括图1中所示的半导体器件1。数据储存器1001可以包括即使电源中断也能够不丢失数据并连续储存数据的非易失性存储器。非易失性存储器可以实现为诸如NOR快闪存储器和NAND快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
存储器控制器1002对通过输入/输出接口1004从外部设备(主机)施加的命令进行解码，并根据解码结果而控制针对数据储存器1001和缓冲存储器1003的数据输入/输出。虽然在图13中存储器控制器1002被示为一个框，但是应当注意，在存储器控制器1002中，可以独立地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。
缓冲存储器1003可以暂时储存要在存储器控制器1002中处理的数据，即，要输入到数据储存器1001和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号而储存从存储器控制器1002施加的数据。缓冲存储器1003读出所储存的数据并将被读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)。
输入/输出接口1004提供在存储器控制器1002与外部设备(主机)之间的物理耦接，使得存储器控制器1002可以从外部设备接收用于输入/输出数据的控制信号，并与外部设备交换数据。输入/输出接口1004可以包括诸如以下各种接口协议之一：USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE。
电子系统1000可以用作主机的外部储存器件或辅助存储器件。电子系统1000可以包括固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，本文中所描述的命令生成方法和使用其的半导体器件不应基于所描述的实施例来限制。

Claims (18)

1.一种半导体器件，包括：
命令恢复电路，其被配置为接收来自多个命令中的一个命令，根据所接收到的命令来储存通过对所接收到的来自所述多个命令中的命令进行编码而产生的代码信号，并且在根据移位控制信号而将所接收到的命令移位之后，通过对从所述代码信号产生的命令代码信号进行解码来产生多个内部命令；以及
存储电路，其被配置为根据所述多个内部命令来执行内部操作。
2.根据权利要求1所述的半导体器件，其中，所述命令代码信号是在以下时间产生的：在产生所述多个内部命令的时间之前的时钟的至少一个周期。
3.根据权利要求1所述的半导体器件，还包括：合成命令发生电路，其被配置为通过将包含所接收到的命令的所述多个命令合成来产生合成命令，
其中，当所述多个命令中的任意一个被所述合成命令发生电路接收到时，所述合成命令发生电路产生被使能的所述合成命令。
4.根据权利要求1所述的半导体器件，还包括：合成命令发生电路，其被配置为通过将包含所接收到的命令的所述多个命令合成来产生合成命令，
其中，所述多个命令包括第一命令至第四命令，并且所述多个内部命令包括第一内部命令至第四内部命令，以及
其中，所述命令恢复电路包括：
命令代码信号发生电路，其被配置为：通过对所述第一命令至所述第四命令进行编码来产生第一代码信号和第二代码信号，根据所述合成命令来储存所述第一代码信号和所述第二代码信号，并且根据预控制信号而从所述第一代码信号和所述第二代码信号产生第一命令代码信号和第二命令代码信号；以及
内部命令发生电路，其被配置为在将所述合成命令移位之后，通过对所述第一命令代码信号和所述第二命令代码信号进行解码来产生所述第一内部命令至所述第四内部命令。
5.根据权利要求4所述的半导体器件，其中，所述命令代码信号发生电路包括：
代码信号发生电路，其被配置为：通过对所述第一命令至所述第四命令进行编码来产生所述第一代码信号和所述第二代码信号；以及
管道电路，其被配置为：当所述合成命令被输入时，储存所述第一代码信号和所述第二代码信号，并且当所述预控制信号被输入时，从所储存的第一代码信号和第二代码信号产生所述第一命令代码信号和所述第二命令代码信号。
6.根据权利要求5所述的半导体器件，其中，所述管道电路包括：
输入控制信号发生电路，其被配置为根据所述合成命令来产生被顺序地使能的第一输入控制信号和第二输入控制信号；
输出控制信号发生电路，其被配置为根据所述预控制信号来产生被顺序地使能的第一输出控制信号和第二输出控制信号；
第一锁存电路，其被配置为：基于所述第一输入控制信号来储存所述第一代码信号和所述第二代码信号，并且基于所述第一输出控制信号来将所储存的第一代码信号和第二代码信号输出作为所述第一命令代码信号和所述第二命令代码信号；以及
第二锁存电路，其被配置为：基于所述第二输入控制信号来储存所述第一代码信号和所述第二代码信号，并且基于所述第二输出控制信号来将所储存的第一代码信号和第二代码信号输出作为所述第一命令代码信号和所述第二命令代码信号。
7.根据权利要求4所述的半导体器件，其中，所述内部命令发生电路包括：
移位电路，其被配置为：通过将所述合成命令移位来产生第一移位信号至第四移位信号；
选择性输出电路，其被配置为：根据第一移位控制信号至第四移位控制信号而从所述第一移位信号至所述第四移位信号中的任意一个产生所述预控制信号，并且通过将所述预控制信号延迟时钟的一个周期来产生选择信号；以及
命令解码器，其被配置为：当所述选择信号被输入时，通过对所述第一命令代码信号和所述第二命令代码信号进行解码来产生所述第一内部命令至所述第四内部命令。
8.一种半导体器件，包括：
合成命令发生电路，其被配置为通过将第一命令至第四命令合成来产生合成命令；
命令代码信号发生电路，其被配置为：通过对所述第一命令至所述第四命令进行编码来产生第一代码信号和第二代码信号，根据所述合成命令来储存所述第一代码信号和所述第二代码信号，并且在第二移位时间之后从所述第一代码信号和所述第二代码信号产生第一命令代码信号和第二命令代码信号；以及
内部命令发生电路，其被配置为：在将所述合成命令移位到第一移位时间之后，通过对所述第一命令代码信号和所述第二命令代码信号进行解码来产生第一内部命令至第四内部命令。
9.根据权利要求8的半导体器件，其中，当所述第一命令至所述第四命令中的任意一个被输入时，所述合成命令是被使能的信号。
10.根据权利要求8所述的半导体器件，其中，所述命令代码信号发生电路包括：
代码信号发生电路，其被配置为：通过对所述第一命令至所述第四命令进行编码来产生所述第一代码信号和所述第二代码信号；以及
管道电路，其被配置为：当所述合成命令被输入时，储存所述第一代码信号和所述第二代码信号，并且当预控制信号被输入时，从所储存的第一代码信号和第二代码信号产生所述第一命令代码信号和所述第二命令代码信号。
11.根据权利要求10所述的半导体器件，其中，所述预控制信号是在所述第二移位时间之后被使能的信号。
12.根据权利要求10所述的半导体器件，其中，所述管道电路包括：
输入控制信号发生电路，其被配置为根据所述合成命令来产生被顺序地使能的第一输入控制信号和第二输入控制信号；
输出控制信号发生电路，其被配置为根据所述预控制信号来产生被顺序地使能的第一输出控制信号和第二输出控制信号；
第一锁存电路，其被配置为：基于所述第一输入控制信号来储存所述第一代码信号和所述第二代码信号，并且基于所述第一输出控制信号来将所储存的第一代码信号和第二代码信号输出作为所述第一命令代码信号和所述第二命令代码信号；以及
第二锁存电路，其被配置为：基于所述第二输入控制信号来储存所述第一代码信号和所述第二代码信号，并且基于所述第二输出控制信号来将所储存的第一代码信号和第二代码信号输出作为所述第一命令代码信号和所述第二命令代码信号。
13.根据权利要求8所述的半导体器件，其中，所述内部命令发生电路包括：
移位电路，其被配置为：通过将所述合成命令移位来产生第一移位信号至第四移位信号；
选择性输出电路，其被配置为：根据第一移位控制信号至第四移位控制信号而从所述第一移位信号至所述第四移位信号中的任意一个产生预控制信号，所述预控制信号在所述第二移位时间之后被使能，并且通过将所述预控制信号延迟时钟的一个周期来产生选择信号，所述选择信号在所述第一移位时间之后被使能；以及
命令解码器，其被配置为：当所述选择信号被输入时，通过对所述第一命令代码信号和所述第二命令代码信号进行解码来产生所述第一内部命令至所述第四内部命令。
14.根据权利要求13所述的半导体器件，其中，所述选择性输出电路包括：
传输信号发生电路，其被配置为：根据所述第一移位控制信号至所述第四移位控制信号而从所述第一移位信号至所述第四移位信号产生被选择性地使能的第一传输信号至第四传输信号；
预控制信号发生电路，其被配置为：当所述第一传输信号至所述第四传输信号中的任意一个被使能时，产生被使能的所述预控制信号；以及
选择信号发生电路，其被配置为通过将所述预控制信号延迟所述时钟的一个周期来产生所述选择信号。
15.根据权利要求13所述的半导体器件，其中，所述命令解码器包括：
解码信号发生电路，其被配置为：根据所述第一命令代码信号和所述第二命令代码信号的逻辑电平组合，产生被选择性地使能的第一解码信号至第四解码信号；以及
逻辑电路，其被配置为：当所述选择信号被使能时，从所述第一解码信号至所述第四解码信号产生被选择性地使能的所述第一内部命令至所述第四内部命令。
16.一种命令生成方法，包括：
当多个命令中的至少任意一个被输入时，产生被使能的合成命令；
通过对所述多个命令进行编码来产生代码信号，将所述代码信号储存在多个锁存电路中，并且在第二移位时间之后从所储存的代码信号产生命令代码信号；以及
在将所述合成命令移位到第一移位时间之后，通过对所述命令代码信号进行解码来产生多个内部命令。
17.根据权利要求16所述的方法，其中，产生所述代码信号的步骤和储存所述代码信号的步骤包括：
通过对所述多个命令进行编码来产生所述代码信号；
基于所述合成命令来产生被顺序地使能的输入控制信号；以及
根据所述输入控制信号而将所述代码信号储存在所述多个锁存电路中。
18.根据权利要求16所述的方法，其中，产生所述多个内部命令的步骤包括：
通过将所述合成命令移位来产生在所述第二移位时间之后被使能的预控制信号，并且产生在所述第一移位时间之后被使能的选择信号；
基于所述预控制信号来产生被顺序地使能的输出控制信号；以及
根据所述输出控制信号而将储存在所述多个锁存电路中的所述代码信号输出作为所述命令代码信号，并且当所述选择信号被使能时，通过对所述命令代码信号进行解码来产生所述多个内部命令。
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