CN110060714A - 半导体器件以及包括其的半导体系统 - Google Patents

Abstract

本发明公开了一种半导体器件以及包括其的半导体系统。半导体器件包括操作控制电路和模式寄存器激活信号发生电路。操作控制电路响应于外部设置信号和命令而产生芯片识别储存控制信号、选择识别储存控制信号和模式寄存器设置信号。模式寄存器激活信号发生电路响应于芯片识别储存控制信号和选择识别储存控制信号而产生芯片识别和选择识别。当芯片识别与选择识别相同时，模式寄存器激活信号发生电路还响应于模式寄存器设置信号而产生用于控制模式寄存器设置操作的模式寄存器激活信号。

Description

半导体器件以及包括其的半导体系统

相关申请的交叉引用

本申请要求于2018年1月18日提交的申请号为10-2018-0006509的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及半导体器件以及包括该半导体器件的半导体系统，更具体地，涉及执行模式寄存器设置操作的半导体器件以及包括该半导体器件的半导体系统。

背景技术

在半导体系统中，存储器控制器可以在控制半导体器件的操作之前设置操作半导体器件所需的信息(例如，列地址选通(CAS)延时、突发长度等)。操作半导体器件所需的信息可以被储存在模式寄存器中，并且设置操作半导体器件所需的信息的操作可以被称为模式寄存器设置操作。

发明内容

根据一个实施例，半导体器件包括操作控制电路和模式寄存器激活信号发生电路。操作控制电路响应于外部设置信号和命令而产生芯片识别储存控制信号、选择识别储存控制信号和模式寄存器设置信号。模式寄存器激活信号发生电路响应于芯片识别储存控制信号和选择识别储存控制信号而产生芯片识别和选择识别。当芯片识别与选择识别相同时，模式寄存器激活信号发生电路还响应于模式寄存器设置信号而产生用于控制模式寄存器设置操作的模式寄存器激活信号。

根据另一个实施例，半导体器件包括第一储存电路、第二储存电路和模式寄存器激活控制电路。第一储存电路响应于芯片识别储存控制信号而储存已锁存的地址，并且将储存在其中的已锁存的地址输出为芯片识别。第二储存电路响应于选择识别储存控制信号而储存已锁存的地址，并且将储存在其中的已锁存的地址输出为选择识别。模式寄存器激活控制电路响应于在芯片识别与选择识别相同时被使能的比较信号而从模式寄存器设置信号产生模式寄存器激活信号。

根据又一实施例，半导体系统包括控制器和半导体模块。控制器输出第一外部设置信号、第二外部设置信号、命令和地址。半导体模块包括第一电子芯片和第二电子芯片，该第一电子芯片和第二电子芯片响应于来自于控制器的第一外部设置信号、第二外部设置信号、命令和地址而执行模式寄存器设置操作。第一电子芯片包括第一模式寄存器激活信号发生电路。第一模式寄存器激活信号发生电路响应于从第一外部设置信号产生的第一芯片识别储存控制信号和从命令产生的第一选择识别储存控制信号而产生第一芯片识别和第一选择识别。当第一芯片识别与第一选择识别相同时，第一模式寄存器激活信号发生电路还响应于第一模式寄存器设置信号而产生用于控制第一电子芯片的模式寄存器设置操作的第一模式寄存器激活信号。

附图说明

图1所示为示出根据本公开的实施例的半导体器件的配置的框图。

图2所示为示出包括在图1的半导体器件中的延迟电路的示例的电路图。

图3所示为示出包括在图1的半导体器件中的设置缓冲器的示例的电路图。

图4所示为示出包括在图1的半导体器件中的储存控制电路的示例的电路图。

图5所示为示出包括在图1的半导体器件中的地址锁存电路的示例的电路图。

图6所示为示出包括在图1的半导体器件中的第一储存电路的示例的电路图。

图7所示为示出包括在图1的半导体器件中的第二储存电路的示例的电路图。

图8所示为示出包括在图1的半导体器件中的模式寄存器激活控制电路的示例的电路图。

图9所示为示出图1所示的半导体器件的操作的时序图。

图10所示为示出采用图1所示的半导体器件的半导体系统的配置的框图。

图11所示为示出采用图1所示的电子器件的电子系统的配置的框图。

具体实施方式

下文中将参考附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅出于说明的目的，而非意在限制本公开的范围。

如图1所示，根据本公开的实施例的半导体器件可以包括操作控制电路1、地址输入电路2、模式寄存器激活信号发生电路3、模式寄存器4以及内部电路5。操作控制电路1可以包括命令解码器11、延迟电路12、设置缓冲器13以及储存控制电路14。地址输入电路2可以包括地址解码器21和地址锁存电路22。模式寄存器激活信号发生电路3可以包括第一储存电路31、第二储存电路32、比较器33以及模式寄存器激活控制电路34。

参考操作控制电路1，命令解码器11可以响应于命令CMD<1:L>而产生芯片识别设置信号CID_SET、选择识别储存控制信号SID_SCNT以及模式寄存器设置信号MRS。命令解码器11可以对命令CMD<1:L>进行解码以依次产生芯片识别设置信号CID_SET、选择识别储存控制信号SID_SCNT和模式寄存器设置信号MRS。命令解码器11可以根据命令CMD<1:L>的逻辑电平组合来选择性地产生芯片识别设置信号CID_SET、选择识别储存控制信号SID_SCNT以及模式寄存器设置信号MRS中的一个。用于产生芯片识别设置信号CID_SET、选择识别储存控制信号SID_SCNT以及模式寄存器设置信号MRS的命令CMD<1:L>的逻辑电平组合可以针对不同的实施例而被不同地设置。命令解码器11可以在产生芯片识别设置信号CID_SET之后产生选择识别储存控制信号SID_SCNT。命令解码器11可以在产生芯片识别设置信号CID_SET与选择识别储存控制信号SID_SCNT之后产生模式寄存器设置信号MRS以执行模式寄存器设置操作。在本实施例中，芯片识别设置信号CID_SET、选择识别储存控制信号SID_SCNT以及模式寄存器设置信号MRS可以为脉冲信号。在其他一些实施例中，芯片识别设置信号CID_SET、选择识别储存控制信号SID_SCNT以及模式寄存器设置信号MRS可以为电平信号。

延迟电路12可以从芯片识别设置信号CID_SET产生缓冲器激活信号BUF_EN和已延迟的芯片识别设置信号CID_SETd。延迟电路12可以使芯片识别设置信号CID_SET延迟以产生缓冲器激活信号BUF_EN和已延迟的芯片识别设置信号CID_SETd。在本实施例中，延迟电路12可以在产生缓冲器激活信号BUF_EN之后产生已延迟的芯片识别设置信号CID_SETd。对于不同实施例，延迟电路12产生缓冲器激活信号BUF_EN和已延迟的芯片识别设置信号CID_SETd的顺序可以不同。在本实施例中，缓冲器激活信号BUF_EN和已延迟的芯片识别设置信号CID_SETd可以被产生为脉冲信号。在其他一些实施例中，缓冲器激活信号BUF_EN和已延迟的芯片识别设置信号CID_SETd可以被产生为电平信号。下面将参考图2更充分地描述延迟电路12的配置和操作。

设置缓冲器13可以响应于缓冲器激活信号BUF_EN而从外部设置信号SETQ产生设置控制信号SET_CNT。如果缓冲器激活信号BUF_EN被使能，则设置缓冲器13可以缓冲外部设置信号SETQ以产生设置控制信号SET_CNT。在本实施例中，设置控制信号SET_CNT可以被设置为电平信号。在其他实施例中，设置控制信号SET_CNT可以被设置为脉冲信号。下面将参考图3更充分地描述设置缓冲器13的配置和操作。

储存控制电路14可以响应于设置控制信号SET_CNT而从已延迟的芯片识别设置信号CID_SETd产生芯片识别储存控制信号CID_SCNT。如果设置控制信号SET_CNT被使能，则储存控制电路14可以缓冲已延迟的芯片识别设置信号CID_SETd以产生芯片识别储存控制信号CID_SCNT。在本实施例中，芯片识别储存控制信号CID_SCNT可以被产生为脉冲信号。在一些其他实施例中，芯片识别储存控制信号CID_SCNT可以被产生为电平信号。下面将参考图4更充分地描述储存控制电路14的配置和操作。

参考地址输入电路2，地址解码器21可以从地址ADD<1:M>产生内部地址IADD<1:K>。地址解码器21可以对地址ADD<1:M>进行解码以产生内部地址IADD<1:K>。对于不同的实施例，地址ADD<1:M>中包括的比特位的数量“M”与内部地址IADD<1:K>中包括的比特位的数量“K”可以被设置为相同的值或不同的值。

地址锁存电路22可以从内部地址IADD<1:K>产生已锁存的地址LADD<1:K>。地址锁存电路22可以锁存内部地址IADD<1:K>以产生已锁存的地址LADD<1:K>。下面将参考图5更充分地描述地址锁存电路22的配置和操作。

参考模式寄存器激活信号发生电路3，第一储存电路31可以响应于芯片识别储存控制信号CID_SCNT而从已锁存的地址LADD<1:K>产生芯片识别CID<1:K>。如果芯片识别储存控制信号CID_SCNT被使能，则第一储存电路31可以储存已锁存的地址LADD<1:K>。第一储存电路31可以将所储存的已锁存的地址LADD<1:K>输出为芯片识别CID<1:K>。下面将参考图6更充分地描述第一储存电路31的配置和操作。

第二储存电路32可以响应于选择识别储存控制信号SID_SCNT而从已锁存的地址LADD<1:K>产生选择识别SID<1:K>。如果选择识别储存控制信号SID_SCNT被使能，则第二储存电路32可以储存已锁存的地址LADD<1:K>。第二储存电路32可以将所储存的已锁存的地址LADD<1:K>输出为选择识别SID<1:K>。下面将参考图7更充分地描述第二储存电路32的配置和操作。

比较器33可以将芯片识别CID<1:K>与选择识别SID<1:K>进行比较以产生比较信号COM。如果芯片识别CID<1:K>与选择识别SID<1:K>相同，则比较器33可以产生被使能的比较信号COM。对一些实施例来说，芯片识别CID<1:K>与选择识别SID<1:K>相同表示芯片识别CID<1:K>和选择识别SID<1:K>具有相同的逻辑电平组合。在本实施例中，比较信号COM可以被使能为具有逻辑“高”电平。在其他一些实施例中，比较信号COM可以被使能为具有逻辑“低”电平或可以被使能为具有一个或更多个脉冲。

模式寄存器激活控制电路34可以响应于比较信号COM而从模式寄存器设置信号MRS产生模式寄存器激活信号MR_EN。如果比较信号COM被使能，则模式寄存器激活控制电路34可以缓冲模式寄存器设置信号MRS以产生模式寄存器激活信号MR_EN。下面将参考图8更充分地描述模式寄存器激活控制电路34的配置和操作。

模式寄存器4可以响应于模式寄存器激活信号MR_EN而从已锁存的地址LADD<1:K>产生操作控制信号OP_CNT<1:N>。如果模式寄存器激活信号MR_EN被使能，则模式寄存器4可以储存已锁存的地址LADD<1:K>。根据一些实施例，模式寄存器4可以储存由已锁存的地址LADD<1:K>中包括的比特位表示的数据的一部分。模式寄存器4可以将所储存的已锁存的地址LADD<1:K>输出为操作控制信号OP_CNT<1:N>。操作控制信号OP_CNT<1:N>中包括的比特位的数量“N”可以根据不同实施例而变化。操作控制信号OP_CNT<1:N>可以包括关于半导体器件的突发长度及延时的信息。

内部电路5可以响应于操作控制信号OP_CNT<1:N>而执行内部操作。内部电路5可以基于关于半导体器件的突发长度及延时的信息来执行内部操作(诸如读取操作或写入操作)。

参考图2，延迟电路12可以包括第一延迟电路121和第二延迟电路122。第一延迟电路121可以包括被级联的反相器IV121和反相器IV122，并且可以使芯片识别设置信号CID_SET延迟以产生缓冲器激活信号BUF_EN。包括在第一延迟电路121中的反相器的数量可以根据不同实施例而变化。第二延迟电路122可以包括被级联的反相器IV123和反相器IV124，并且可以使缓冲器激活信号BUF_EN延迟以产生已延迟的芯片识别设置信号CID_SETd。包括在第二延迟电路122中的反相器的数量可以根据不同实施例而变化。

参考图3，设置缓冲器13可以包括反相器IV131、反相器IV132和反相器IV133。反相器IV131可以将缓冲器激活信号BUF_EN反相缓冲以输出缓冲器激活信号BUF_EN的反相缓冲信号。如果缓冲器激活信号BUF_EN被使能为具有为逻辑“高”电平的脉冲，则反相器IV132可以将外部设置信号SETQ反相缓冲以输出外部设置信号SETQ的反相缓冲信号。反相器IV133可以将反相器IV132的输出信号反相缓冲以将反相器IV132的输出信号的反相缓冲信号输出为设置控制信号SET_CNT。如果缓冲器激活信号BUF_EN被使能，则设置缓冲器13可以缓冲外部设置信号SETQ以产生设置控制信号SET_CNT。

参考图4，储存控制电路14可以包括反相器IV141、反相器IV142和反相器IV143。反相器IV141可以将设置控制信号SET_CNT反相缓冲以输出设置控制信号SET_CNT的反相缓冲信号。如果设置控制信号SET_CNT被使能为具有为逻辑“高”电平的脉冲，则反相器IV142可以将已延迟的芯片识别设置信号CID_SETd反相缓冲以输出已延迟的芯片识别设置信号CID_SETd的反相缓冲信号。反相器IV143可以将反相器IV142的输出信号反相缓冲以将反相器IV142的输出信号的反相缓冲信号输出为芯片识别储存控制信号CID_SCNT。如果设置控制信号SET_CNT被使能，则储存控制电路14可以缓冲已延迟的芯片识别设置信号CID_SETd以产生芯片识别储存控制信号CID_SCNT。

参考图5，地址锁存电路22可以包括反相器IV21、反相器IV22和反相器IV23。反相器IV21可以将内部地址IADD<1:K>反相缓冲以输出内部地址IADD<1:K>的反相缓冲信号。反相器IV22可以将反相器IV21的输出信号反相缓冲以将反相器IV21的输出信号的反相缓冲信号输出为内部地址IADD<1:K>。反相器IV23可以将反相器IV21的输出信号反相缓冲以将反相器IV21的输出信号的反相缓冲信号输出为已锁存的地址LADD<1:K>。

参考图6，第一储存电路31可以包括第一地址输入电路311和第一识别输出电路312。第一地址输入电路311可以包括反相器IV311和传输门T31。反相器IV311可以将芯片识别储存控制信号CID_SCNT反相缓冲以输出芯片识别储存控制信号CID_SCNT的反相缓冲信号。如果芯片识别储存控制信号CID_SCNT具有逻辑“高”电平，则传输门T31可以将已锁存的地址LADD<1:K>输出至节点ND31。第一识别输出电路312可以包括反相器IV312、反相器IV313和反相器IV314。反相器IV312可以将节点ND31的信号反相缓冲以输出节点ND31的信号的反相缓冲信号。反相器IV313可以将反相器IV312的输出信号反相缓冲以将反相器IV312的输出信号的反相缓冲信号反馈到节点ND31。反相器IV314可以将反相器IV312的输出信号反相缓冲以将反相器IV312的输出信号的反相缓冲信号输出为芯片识别CID<1:K>。

参考图7，第二储存电路32可以包括第二地址输入电路321和第二识别输出电路322。第二地址输入电路321可以包括反相器IV321和传输门T32。反相器IV321可以将选择识别储存控制信号SID_SCNT反相缓冲以输出选择识别储存控制信号SID_SCNT的反相缓冲信号。如果选择识别储存控制信号SID_SCNT具有逻辑“高”电平，则传输门T32可以将已锁存的地址LADD<1:K>输出至节点ND32。第二识别输出电路322可以包括反相器IV322、反相器IV323和反相器IV324。反相器IV322可以将节点ND32的信号反相缓冲以输出节点ND32的信号的反相缓冲信号。反相器IV323可以将反相器IV322的输出信号反相缓冲以将反相器IV322的输出信号的反相缓冲信号反馈到节点ND32。反相器IV324可以将反相器IV322的输出信号反相缓冲以将反相器IV322的输出信号的反相缓冲信号输出为选择识别SID<1:K>。

参考图8，模式寄存器激活控制电路34可以包括反相器IV341、反相器IV342和反相器IV343。反相器IV341可以将比较信号COM反相缓冲以输出比较信号COM的反相缓冲信号。如果比较信号COM具有逻辑“高”电平，则反相器IV342可以将模式寄存器设置信号MRS反相缓冲以输出模式寄存器设置信号MRS的反相缓冲信号。反相器IV343可以将反相器IV342的输出信号反相缓冲以将反相器IV342的输出信号的反相缓冲信号输出为模式寄存器激活信号MR_EN。如果比较信号COM被使能为具有逻辑“高”电平，则模式寄存器激活控制电路34可以缓冲模式寄存器设置信号MRS以产生模式寄存器激活信号MR_EN。

参考图9来描述图1至图8所示的半导体器件的操作。

首先，缓冲器激活信号BUF_EN可以同步于由命令解码器11产生的芯片识别设置信号CID_SET而被使能以激活设置缓冲器13，并且外部设置信号SETQ可以由被激活的设置缓冲器13缓冲以使能设置控制信号SET_CNT。当设置控制信号SET_CNT被使能时，已延迟的芯片识别设置信号CID_SETd可以被缓冲以产生芯片识别储存控制信号CID_SCNT。同步于芯片识别储存控制信号CID_SCNT被产生的时间点而被输入至第一储存电路31的已锁存的地址LADD<1:K>的第一逻辑电平组合“A”可以在第一储存电路31中被储存为芯片识别CID<1:K>。

接下来，与选择识别储存控制信号SID_SCNT同步输入至第二储存电路32的已锁存的地址LADD<1:K>的第一逻辑电平组合“A”可以在第二储存电路32中被储存为选择识别SID<1:K>。因为芯片识别CID<1:K>和选择识别SID<1:K>具有与第一逻辑电平组合“A”相同的逻辑电平组合，所以比较信号COM可以被使能为具有逻辑“高”电平。

最后，在比较信号COM被使能至逻辑“高”电平的时段期间，可以将由命令解码器11产生的模式寄存器设置信号MRS从模式寄存器激活控制电路34中输出为模式寄存器激活信号MR_EN。如果在模式寄存器激活信号MR_EN所包括的脉冲中的第一脉冲被产生的同时，具有第二逻辑电平组合“B”的已锁存的地址LADD<1:K>被输入至模式寄存器4，则操作控制信号OP_CNT<1:N>中的第一比特位OP_CNT<1>可以被产生。如果操作控制信号OP_CNT<1:N>中的第一比特位OP_CNT<1>被产生，则与第一比特位OP_CNT<1>相对应的内部操作可以被执行。与第一比特位OP_CNT<1>相对应的内部操作可以根据实施例而被设置为不同。如果在模式寄存器激活信号MR_EN所包括的脉冲中的第二脉冲被产生的同时，具有第三逻辑电平组合“C”的已锁存的地址LADD<1:K>被输入至模式寄存器4，则操作控制信号OP_CNT<1:N>中的第二比特位OP_CNT<2>可以被产生。如果操作控制信号OP_CNT<1:N>中的第二比特位OP_CNT<2>被产生，则与第二比特位OP_CNT<2>相对应的内部操作可以被执行。与第二比特位OP_CNT<2>相对应的内部操作可以根据实施例而被设置为不同。

参考图1至图8描述的半导体器件可以应用于半导体系统(诸如图10中所示的半导体系统900)。如图10所示，根据本公开的实施例的半导体系统900可以包括控制器6和半导体模块7。半导体模块7可以包括第一焊盘71、第二焊盘72、命令输入焊盘73、地址输入焊盘74、第一电子芯片75和第二电子芯片76。

控制器6可以将第一外部设置信号SETQ1、第二外部设置信号SETQ2、命令CMD<1:L>和地址ADD<1:M>施加到半导体模块7，以控制第一电子芯片75的模式寄存器设置操作和第二电子芯片76的模式寄存器设置操作。第一外部设置信号SETQ1可以被施加到半导体模块7以储存第一电子芯片75的芯片识别，而第二外部设置信号SETQ2可以被施加到半导体模块7以储存第二电子芯片76的芯片识别。

第一电子芯片75可以分别通过第一焊盘71、命令输入焊盘73和地址输入焊盘74来接收第一外部设置信号SETQ1、命令CMD<1:L>和地址ADD<1:M>，以储存芯片识别和选择识别，并且根据芯片识别与选择识别是否相同来控制第一电子芯片75的模式寄存器设置操作的执行或不执行。第一电子芯片75可以与图1至图8所示的半导体器件具有相同的配置。因此，这里省略了第一电子芯片75的具体配置和具体操作。

第二电子芯片76可以分别通过第二焊盘72、命令输入焊盘73和地址输入焊盘74来接收第二外部设置信号SETQ2、命令CMD<1:L>和地址ADD<1:M>，以储存芯片识别和选择识别，并且根据芯片识别与选择识别是否相同来控制第二电子芯片76的模式寄存器设置操作的执行或不执行。第二电子芯片76可以与图1至图8所示的半导体器件具有相同的配置。因此，这里省略了第二电子芯片76的具体配置和具体操作。

参考图1至图8描述的半导体器件也可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图11所示，根据本公开的一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。

根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取所储存的数据并将所储存的数据输出到存储器控制器1002。数据储存电路1001可以包括图1所示的半导体器件。数据储电路1001可以包括非易失性存储器，即使在非易失性存储器的电源中断时，该非易失性存储器仍能保留所储存的数据。非易失性存储器可以为快闪存储器(诸如NOR型快闪存储器或NAND型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。

存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入至数据储存电路1001或缓冲存储器1003的操作，或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。虽然图11用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括多个控制器。例如，存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或将要被输入至数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将所储存的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。

I/O接口1004可以将存储器控制器1002物理地且电气地连接至外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收由外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004来将存储器控制器1002输出的数据输出至外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004来与主机进行通信。I/O接口1004可以包括各种接口协议(诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小设备接口(ESDI)和集成驱动电子设备(IDE))中的任意一种。

电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑式闪存(CF)卡等。

如上所述，根据本示教的实施例的半导体器件可以储存芯片识别和选择识别。此外，当用于芯片的芯片识别与选择识别相匹配时，该半导体器件可以执行针对半导体器件的芯片的模式寄存器设置操作。

此外，半导体器件的模式寄存器设置操作的速度可以在模式寄存器设置操作被执行之前通过选择半导体器件的芯片来提高。

Claims (20)

1.一种半导体器件，包括：

操作控制电路，其被配置为响应于外部设置信号和命令而产生芯片识别储存控制信号、选择识别储存控制信号和模式寄存器设置信号；以及

模式寄存器激活信号发生电路，其被配置为响应于芯片识别储存控制信号和选择识别储存控制信号而产生芯片识别和选择识别，并且被配置为当芯片识别与选择识别相同时，响应于模式寄存器设置信号而产生用于控制模式寄存器设置操作的模式寄存器激活信号。

2.根据权利要求1所述的半导体器件，其中，操作控制电路被配置为在产生芯片识别储存控制信号之后产生选择识别储存控制信号，并且被配置为在产生选择识别储存控制信号之后产生模式寄存器设置信号。

3.根据权利要求1所述的半导体器件，其中，操作控制电路包括命令解码器，所述命令解码器被配置为对命令进行解码以依次产生芯片识别设置信号、选择识别储存控制信号和模式寄存器设置信号。

4.根据权利要求3所述的半导体器件，其中，操作控制电路还包括设置缓冲器，所述设置缓冲器被配置为响应于从芯片识别设置信号产生的缓冲器激活信号而缓冲外部设置信号以产生设置控制信号。

5.根据权利要求4所述的半导体器件，其中，操作控制电路还包括储存控制电路，所述储存控制电路被配置为响应于设置控制信号而缓冲从芯片识别设置信号产生的已延迟的芯片识别设置信号以产生芯片识别储存控制信号。

6.根据权利要求1所述的半导体器件，其中，模式寄存器激活信号发生电路包括第一储存电路，所述第一储存电路被配置为响应于芯片识别储存控制信号而储存已锁存的地址，并且被配置为将所储存的已锁存的地址输出为芯片识别。

7.根据权利要求6所述的半导体器件，其中，模式寄存器激活信号发生电路还包括第二储存电路，所述第二储存电路被配置为响应于选择识别储存控制信号而储存已锁存的地址，并且被配置为将所储存的已锁存的地址输出为选择识别。

8.根据权利要求7所述的半导体器件，其中，模式寄存器激活信号发生电路还包括模式寄存器激活控制电路，所述模式寄存器激活控制电路被配置为响应于在芯片识别与选择识别相同时被使能的比较信号而从模式寄存器设置信号产生模式寄存器激活信号。

9.根据权利要求1所述的半导体器件，还包括模式寄存器，所述模式寄存器被配置为响应于模式寄存器激活信号而从已锁存的地址中提取用于控制内部操作的操作控制信号并且储存所述操作控制信号。

10.一种半导体器件，包括：

第一储存电路，其被配置为响应于芯片识别储存控制信号而储存已锁存的地址，并且被配置为将所储存的已锁存的地址输出为芯片识别；

第二储存电路，其被配置为响应于选择识别储存控制信号而储存已锁存的地址，并且被配置为将所储存的已锁存的地址输出为选择识别；以及

模式寄存器激活控制电路，其被配置为响应于在芯片识别与选择识别相同时被使能的比较信号而从模式寄存器设置信号产生模式寄存器激活信号。

11.根据权利要求10所述的半导体器件，还包括操作控制电路，所述操作控制电路被配置为在产生芯片识别储存控制信号之后产生选择识别储存控制信号，并且被配置为在产生选择识别储存控制信号之后产生模式寄存器设置信号。

12.根据权利要求11所述的半导体器件，其中，操作控制电路包括命令解码器，所述命令解码器被配置为对命令进行解码以依次产生芯片识别设置信号、选择识别储存控制信号和模式寄存器设置信号。

13.根据权利要求12所述的半导体器件，其中，操作控制电路还包括设置缓冲器，所述设置缓冲器被配置为响应于从芯片识别设置信号产生的缓冲器激活信号而缓冲外部设置信号以产生设置控制信号。

14.根据权利要求13所述的半导体器件，其中，操作控制电路还包括储存控制电路，所述储存控制电路被配置为响应于设置控制信号而缓冲从芯片识别设置信号产生的已延迟的芯片识别设置信号以产生芯片识别储存控制信号。

15.根据权利要求10所述的半导体器件，还包括模式寄存器，所述模式寄存器被配置为响应于模式寄存器激活信号而从已锁存的地址中提取用于控制内部操作的操作控制信号并且储存所述操作控制信号。

16.一种半导体系统，包括：

控制器，其被配置为输出第一外部设置信号、第二外部设置信号、命令和地址；以及

半导体模块，其被配置为包括第一电子芯片和第二电子芯片，所述第一电子芯片和第二电子芯片响应于来自于控制器的第一外部设置信号、第二外部设置信号、命令和地址而执行模式寄存器设置操作，

其中，第一电子芯片包括第一模式寄存器激活信号发生电路，所述第一模式寄存器激活信号发生电路被配置为响应于从第一外部设置信号产生的第一芯片识别储存控制信号和从所述命令产生的第一选择识别储存控制信号而产生第一芯片识别和第一选择识别，并且第一模式寄存器激活信号发生电路被配置为当第一芯片识别与第一选择识别相同时，响应于第一模式寄存器设置信号而产生用于控制第一电子芯片的模式寄存器设置操作的第一模式寄存器激活信号。

17.根据权利要求16所述的半导体系统，其中，第一电子芯片包括：

第一储存电路，其被配置为响应于第一芯片识别储存控制信号而储存从所述地址产生的已锁存的地址，并且被配置为将所储存的已锁存的地址输出为第一芯片识别；

第二储存电路，其被配置为响应于第一选择识别储存控制信号而储存已锁存的地址，并且被配置为将所储存的已锁存的地址输出为第一选择识别；以及

模式寄存器激活控制电路，其被配置为响应于在第一芯片识别与第一选择识别相同时被使能的比较信号而从第一模式寄存器设置信号产生模式寄存器激活信号。

18.根据权利要求17所述的半导体系统，其中，第一电子芯片还包括操作控制电路，所述操作控制电路被配置为在产生第一芯片识别储存控制信号之后产生第一选择识别储存控制信号，并且被配置为在产生第一选择识别储存控制信号之后产生第一模式寄存器设置信号。

19.根据权利要求18所述的半导体系统，其中，操作控制电路包括：

命令解码器，其被配置为对命令进行解码以依次产生第一芯片识别设置信号、第一选择识别储存控制信号和第一模式寄存器设置信号；

设置缓冲器，其被配置为响应于从第一芯片识别设置信号产生的缓冲器激活信号而缓冲第一外部设置信号以产生设置控制信号；以及

储存控制电路，其被配置为响应于设置控制信号而缓冲从第一芯片识别设置信号产生的第一已延迟的芯片识别设置信号以产生第一芯片识别储存控制信号。

20.根据权利要求16所述的半导体系统，其中，第二电子芯片包括第二模式寄存器激活信号发生电路，所述第二模式寄存器激活信号发生电路被配置为响应于从第二外部设置信号产生的第二芯片识别储存控制信号和从所述命令产生的第二选择识别储存控制信号而产生第二芯片识别和第二选择识别，并且第二模式寄存器激活信号发生电路被配置为当第二芯片识别与第二选择识别相同时，响应于第二模式寄存器设置信号而产生用于控制第二电子芯片的模式寄存器设置操作的第二模式寄存器激活信号。