CN109840161A - 刷洗错误的方法和使用该方法的半导体模块 - Google Patents

刷洗错误的方法和使用该方法的半导体模块 Download PDF

Info

Publication number
CN109840161A
CN109840161A CN201810579865.6A CN201810579865A CN109840161A CN 109840161 A CN109840161 A CN 109840161A CN 201810579865 A CN201810579865 A CN 201810579865A CN 109840161 A CN109840161 A CN 109840161A
Authority
CN
China
Prior art keywords
memory chip
signal
data
mistake
scrub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810579865.6A
Other languages
English (en)
Other versions
CN109840161B (zh
Inventor
宋永旭
金溶美
金昌铉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN109840161A publication Critical patent/CN109840161A/zh
Application granted granted Critical
Publication of CN109840161B publication Critical patent/CN109840161B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1471—Saving, restoring, recovering or retrying involving logging of persistent data for recovery
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0781—Error filtering or prioritizing based on a policy defined by the user or on a policy defined by a hardware/software module, e.g. according to a severity level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0784—Routing of error reports, e.g. with a specific transmission path or data flow
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

一种半导体模块包括控制器和半导体器件。控制器被配置为控制错误刷洗操作和读取操作。半导体器件包括多个存储器芯片，并且多个存储器芯片中的至少一个存储器芯片在多个存储器芯片的读取操作期间执行错误刷洗操作。

Description

刷洗错误的方法和使用该方法的半导体模块
相关申请的交叉引用
本申请要求于2017年11月24日提交的申请号为10-2017-0158288的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及刷洗(scrubbing)错误的方法以及使用该方法的半导体模块。
背景技术
已经采用在每个时钟周期内接收和输出多个数据的设计方案来提高半导体器件的数据传输速度。但是，当数据的传输速度增加时，在数据传输的同时发生错误的概率也增加。出于这个原因，已经提出了各种设计方案来在传输速度增加时提高数据传输的可靠性。
典型地，无论何时在半导体器件中传输数据，都会产生能够检测错误并与数据一起传输的错误码，以保证数据传输的可靠性。错误码通常可以包括能够检测错误的错误检测码(EDC)和能够校正错误的错误校正码(ECC)。但是，需要进一步改进。
发明内容
根据本发明的一个实施例，提供了一种半导体模块，其能够执行错误刷洗操作，以在传输速度增加时提高数据传输的可靠性。半导体模块包括可操作地耦接到半导体器件的控制器。控制器控制错误刷洗操作和读取操作。半导体器件包括多个存储器芯片，并且多个存储器芯片中的至少一个存储器芯片在多个存储器芯片的读取操作期间执行错误刷洗操作。
根据本发明的另一个实施例，提供了一种用于半导体模块的刷洗错误的方法。半导体模块可以包括控制器和半导体器件。半导体器件可以是包括一个或更多个存储器芯片的半导体存储器件。半导体模块可以是包括可操作地耦接到半导体存储器件的主机的存储系统的一部分。在一个实施例中，该方法包括：第一步骤，在多个存储器芯片的读取操作期间执行从多个存储器芯片中选中的任意一个存储器芯片的错误刷洗操作；以及第二步骤，执行从多个存储器芯片中排除选中的存储器芯片之后剩余存储器芯片中的至少一个存储器芯片的错误刷洗操作。
根据本发明的另一个实施例，提供了一种半导体模块，其能够执行错误刷洗操作，以在传输速度增加时提高数据传输的可靠性。半导体模块包括控制器和半导体器件。控制器包括错误刷洗控制电路，且被配置为控制错误刷洗操作和读取操作。半导体器件可操作地耦接到控制器并且包括多个存储器芯片，并且错误刷洗控制电路被配置为控制多个存储器芯片，使得多个存储器芯片中的至少一个存储器芯片在多个存储器芯片的读取操作期间执行错误刷洗操作。
附图说明
鉴于附图和所附详细描述，本公开的各种实施例对于本发明领域的技术人员将变得更加明显，其中：
图1是示出根据本公开实施例的半导体模块的配置的框图；
图2是示出图1所示的半导体模块中包括的错误信息信号发生电路的一个示例性配置的框图；
图3是示出图1所示的半导体模块中包括的错误信息信号发生电路的另一个示例性配置的框图；
图4是示出根据本公开的另一个实施例的半导体模块的配置的框图；
图5是示出图4所示的半导体模块所包括的操作检测信号发生电路的示例性配置的框图；
图6是示出采用图1至图5所示的半导体模块中的至少一个半导体模块的一个电子系统的配置的框图；以及
图7是示出采用图1至图5所示的半导体模块中的至少一个半导体模块的另一个电子系统的配置的框图。
具体实施方式
下文中将参考附图来描述本公开的各种实施例。然而，应注意到，本文中所描述的实施例仅仅是为了说明的目的而提供的，而非意在限制本公开的范围。
还应注意的是，附图是省略了众所周知的特征以避免混淆本发明的描述的简化示意图。
另外，如本发明的本领域技术人员将理解的是，在一些情况下，本文中关于一个实施例所描述的特征可以用于另一个实施例中。
如图1所示，根据一个实施例，半导体模块可以包括彼此可操作地耦接的控制器1和半导体器件2。
控制器1可以包括命令发生电路11、错误刷洗控制电路12和错误校正电路13。错误校正电路13也被称为刷洗错误校正电路，以便将其与半导体器件2中的多个内部错误校正电路210、220、230和240区分开。
命令发生电路11可以产生用于控制半导体器件2的命令CMD。命令发生电路11可以产生多个各种命令CMD，每个命令CMD专用于半导体器件2的一种操作。例如，命令CMD可以是用于半导体器件2的读取操作的命令，或者是用于半导体器件2的错误刷洗操作的命令，或者是用于半导体器件2的写入操作的命令。应注意到，尽管图1示出了经由单个信号线传输到半导体器件2的命令CMD，但是这仅仅是为了说明性目的而完成的，并且本发明不以这种方式进行限制。例如，可以通过传输至少一组地址、命令和数据的一条或更多条信号线来将命令CMD传输到半导体器件2。读取操作可以是读出储存在半导体器件2中的数据DATA<1:4>的操作。错误刷洗操作可以是校正储存在半导体器件2中的数据DATA<1:4>的错误并将已校正的数据重新储存到半导体器件2中的操作。写入操作可以是将从控制器1输出的数据DATA<1:4>储存到半导体器件2中的操作。
错误刷洗控制电路12可以响应于第一错误信息信号至第四错误信息信号ERIF<1:4>中对应的一个错误信息信号来产生其中每个存储器选择信号被选择性使能的第一存储器选择信号至第四存储器选择信号MS<1:4>。当第一错误信息信号ERIF<1>被使能时，错误刷洗控制电路12可以产生被使能的第一存储器选择信号MS<1>。当第二错误信息信号ERIF<2>被使能时，错误刷洗控制电路12可以产生被使能的第二存储器选择信号MS<2>。当第三错误信息信号ERIF<3>被使能时，错误刷洗控制电路12可以产生被使能的第三存储器选择信号MS<3>。当第四错误信息信号ERIF<4>被使能时，错误刷洗控制电路12可以产生被使能的第四存储器选择信号MS<4>。尽管图1的本实施例示出了其中第一存储器选择信号至第四存储器选择信号MS<1:4>中的一个存储器选择信号被选择性使能的示例，但在修改的实施例中，错误刷洗控制电路12可以被实现为同时使能第一存储器选择信号至第四存储器选择信号MS<1:4>中的至少两个。
在读取操作中，错误校正电路13可以将从半导体器件2接收到的第一数据至第四数据DATA<1:4>传输至外部设备(未示出)。在错误刷洗操作中，错误校正电路13可以校正第一数据至第四数据DATA<1:4>中的错误数据，并且可以将已校正的数据储存到半导体器件2中。在写入操作中，错误校正电路13可以从外部设备接收第一数据至第四数据DATA<1:4>，以将第一数据至第四数据DATA<1:4>传输至半导体器件2。
在一个实施例中，错误校正电路13可以被实现为能够校正第一数据至第四数据DATA<1:4>中的两个或更多个错误比特位。错误校正电路13可以使用能够检测错误的错误检测码(EDC)和能够校正错误的错误校正码(ECC)。
根据一个实施例，控制器1可以被配置为使用里德-所罗门(RS)码对包括在半导体器件2中的多个存储器芯片之中的特定存储器芯片执行错误刷洗操作。
例如，半导体器件2可以包括第一存储器芯片21、第二存储器芯片22、第三存储器芯片23、第四存储器芯片24和错误信息信号发生电路25。
第一存储器芯片21可以包括第一内部错误校正电路210。第一存储器芯片21的第一内部错误校正电路210可以接收命令CMD和第一存储器选择信号MS<1>，以产生包括脉冲(如果在读取操作期间发生第一数据DATA<1>的错误，则该脉冲被创建)的第一错误检测信号ED<1>。第一存储器芯片21可以响应于命令CMD和第一存储器选择信号MS<1>来执行读取操作或错误刷洗操作。如果第一存储器选择信号MS<1>被禁止，则第一存储器芯片21可以响应于命令CMD来执行读取操作。第一存储器芯片21可以在读取操作期间输出储存在其中的第一数据DATA<1>。在读取操作期间，第一存储器芯片21可以使用第一内部错误校正电路210来校正储存在其中的第一数据DATA<1>的错误，并且可以输出已校正的第一数据。如果第一存储器选择信号MS<1>被使能，则第一存储器芯片21可以响应于命令CMD来执行错误刷洗操作。第一存储器芯片21可以在错误刷洗操作期间输出储存在其中的第一数据DATA<1>。在错误刷洗操作期间，第一存储器芯片21可以在不校正第一数据DATA<1>的错误的情况下输出第一数据DATA<1>。第一存储器芯片21可以响应于命令CMD来执行写入操作。第一存储器芯片21可以在写入操作期间储存从控制器1输出的第一数据DATA<1>。应注意到，尽管本文中用单个信号线示出了第一数据DATA<1>，但是第一数据DATA<1>可以包括多个比特位。
第二存储器芯片22可以包括第二内部错误校正电路220。第二存储器芯片22的第二内部错误校正电路220可以接收命令CMD和第二存储器选择信号MS<2>，以产生包括脉冲(如果在读取操作期间发生第二数据DATA<2>的错误，则该脉冲被创建)的第二错误检测信号ED<2>。第二存储器芯片22可以响应于命令CMD和第二存储器选择信号MS<2>来执行读取操作或错误刷洗操作。如果第二存储器选择信号MS<2>被禁止，则第二存储器芯片22可以响应于命令CMD来执行读取操作。第二存储器芯片22可以在读取操作期间输出储存在其中的第二数据DATA<2>。在读取操作期间，第二存储器芯片22可以使用第二内部错误校正电路220来校正储存在其中的第二数据DATA<2>的错误，并且可以输出已校正的第二数据。如果第二存储器选择信号MS<2>被使能，则第二存储器芯片22可以响应于命令CMD来执行错误刷洗操作。第二存储器芯片22可以在错误刷洗操作期间输出储存在其中的第二数据DATA<2>。在错误刷洗操作期间，第二存储器芯片22可以在不校正第二数据DATA<2>的错误的情况下输出第二数据DATA<2>。第二存储器芯片22可以响应于命令CMD来执行写入操作。第二存储器芯片22可以在写入操作期间储存从控制器1输出的第二数据DATA<2>。尽管用单个信号线示出了第二数据DATA<2>，但是根据各种实施例，第二数据DATA<2>可以包括多个比特位。
第三存储器芯片23可以包括第三内部错误校正电路230。第三存储器芯片23的第三内部错误校正电路230可以接收命令CMD和第三存储器选择信号MS<3>，以产生包括脉冲(如果在读取操作期间发生第三数据DATA<3>的错误，则该脉冲被创建)的第三错误检测信号ED<3>。第三存储器芯片23可以响应于命令CMD和第三存储器选择信号MS<3>来执行读取操作或错误刷洗操作。如果第三存储器选择信号MS<3>被禁止，则第三存储器芯片23可以响应于命令CMD来执行读取操作。第三存储器芯片23可以在读取操作期间输出储存在其中的第三数据DATA<3>。在读取操作期间，第三存储器芯片23可以使用第三内部错误校正电路230来校正储存在其中的第三数据DATA<3>的错误，并且可以输出已校正的第三数据。如果第三存储器选择信号MS<3>被使能，则第三存储器芯片23可以响应于命令CMD来执行错误刷洗操作。第三存储器芯片23可以在错误刷洗操作期间输出储存在其中的第三数据DATA<3>。在错误刷洗操作期间，第三存储器芯片23可以在不校正第三数据DATA<3>的错误的情况下输出第三数据DATA<3>。第三存储器芯片23可以响应于命令CMD来执行写入操作。第三存储器芯片23可以在写入操作期间储存从控制器1输出的第三数据DATA<3>。尽管用单个信号线示出了第三数据DATA<3>，但是根据各种实施例，第三数据DATA<3>可以包括多个比特位。
第四存储器芯片24可以包括第四内部错误校正电路240。第四存储器芯片24的第四内部错误校正电路240可以接收命令CMD和第四存储器选择信号MS<4>，以产生包括脉冲(如果在读取操作期间发生第四数据DATA<4>错误，则该脉冲被创建)的第四错误检测信号ED<4>。第四存储器芯片24可以响应于命令CMD和第四存储器选择信号MS<4>来执行读取操作或错误刷洗操作。如果第四存储器选择信号MS<4>被禁止，则第四存储器芯片24可以响应于命令CMD来执行读取操作。第四存储器芯片24可以在读取操作期间输出储存在其中的第四数据DATA<4>。在读取操作期间，第四存储器芯片24可以使用第四内部错误校正电路240来校正储存在其中的第四数据DATA<4>的错误，并且可以输出已校正的第四数据。如果第四存储器选择信号MS<4>被使能，则第四存储器芯片24可以响应于命令CMD来执行错误刷洗操作。第四存储器芯片24可以在错误刷洗操作期间输出储存在其中的第四数据DATA<4>。在错误刷洗操作期间，第四存储器芯片24可以在不校正第四数据DATA<4>的错误的情况下输出第四数据DATA<4>。第四存储器芯片24可以响应于命令CMD来执行写入操作。第四存储器芯片24可以在写入操作期间储存从控制器1输出的第四数据DATA<4>。尽管用单个信号线示出了第四数据DATA<4>，但是根据各种实施例，第四数据DATA<4>可以包括多个比特位。
可以使用错误校正电路来实现第一内部错误校正电路至第四内部错误校正电路210、220、230和240中的每一个内部错误校正电路，该错误校正电路使用能够检测错误的错误检测码(EDC)和能够校正错误的错误校正码(ECC)来校正第一数据至第四数据DATA<1:4>中的任意一个数据的单个错误比特位。
当第一错误检测信号至第四错误检测信号ED<1:4>中的任意一个错误检测信号的脉冲被创建至少预定次数时，错误信息信号发生电路25可以产生其中一个错误信息信号被使能的第一错误信息信号至第四错误信息信号ERIF<1:4>。例如，当第一错误检测信号ED<1>的脉冲被创建至少预定次数时，错误信息信号发生电路25可以产生被使能的第一错误信息信号ERIF<1>，并且当第二错误检测信号ED<2>的脉冲被创建至少预定次数时，错误信息信号发生电路25可以产生被使能的第二错误信息信号ERIF<2>。另外，当第三错误检测信号ED<3>的脉冲被创建至少预定次数时，错误信息信号发生电路25可以产生被使能的第三错误信息信号ERIF<3>，并且当第四错误检测信号ED<4>的脉冲被创建至少预定次数时，错误信息信号发生电路25可以产生被使能的第四错误信息信号ERIF<4>。
参考图2，错误信息信号发生电路25可以包括第一计数器251、第二计数器252、第三计数器253和第四计数器254。
当第一错误检测信号ED<1>的脉冲被创建至少预定次数时，第一计数器251可以接收参考信息信号REF<1:N>以产生被使能的第一错误信息信号ERIF<1>。当第一错误检测信号ED<1>的脉冲产生次数等于或大于由参考信息信号REF<1:N>设置的预定的脉冲产生次数时，第一计数器251可以产生被使能的第一错误信息信号ERIF<1>。参考信息信号REF<1:N>可以被设置为包括关于预定的脉冲产生次数的信息。在参考信息信号REF<1:N>中包括的比特位的数量可以根据各种实施例而被设置为不同。在第一错误检测信号ED<1>的脉冲被创建至少预定次数之后，第一计数器251可以被初始化以产生被禁止的第一错误信息信号ERIF<1>。在一个实施例中，参考信息信号REF<1:N>可以被储存在半导体器件2中。在另一个实施例中，参考信息信号REF<1:N>可以由外部设备提供。
当第二错误检测信号ED<2>的脉冲被创建至少预定次数时，第二计数器252可以接收参考信息信号REF<1:N>以产生被使能的第二错误信息信号ERIF<2>。当第二错误检测信号ED<2>的脉冲产生次数等于或大于由参考信息信号REF<1:N>设置的预定的脉冲产生次数时，第二计数器252可以产生被使能的第二错误信息信号ERIF<2>。在第二错误检测信号ED<2>的脉冲被创建至少预定次数之后，第二计数器252可以被初始化以产生被禁止的第二错误信息信号ERIF<2>。
当第三错误检测信号ED<3>的脉冲被创建至少预定次数时，第三计数器253可以接收参考信息信号REF<1:N>以产生被使能的第三错误信息信号ERIF<3>。当第三错误检测信号ED<3>的脉冲产生次数等于或大于由参考信息信号REF<1:N>设置的预定的脉冲产生次数时，第三计数器253可以产生被使能的第三错误信息信号ERIF<3>。在第三错误检测信号ED<3>的脉冲被创建至少预定次数之后，第三计数器253可以被初始化以产生被禁止的第三错误信息信号ERIF<3>。
当第四错误检测信号ED<4>的脉冲被创建至少预定次数时，第四计数器254可以接收参考信息信号REF<1:N>以产生被使能的第四错误信息信号ERIF<4>。当第四错误检测信号ED<4>的脉冲产生次数等于或大于由参考信息信号REF<1:N>设置的预定脉冲产生次数时，第四计数器254可以产生被使能的第四错误信息信号ERIF<4>。在第四错误检测信号ED<4>的脉冲被创建至少预定次数之后，第四计数器254可以被初始化以产生被禁止的第四错误信息信号ERIF<4>。
参考图3，与图1的错误信息信号发生电路25的另一个示例相对应的错误信息信号发生电路25a可以包括计数信号发生电路260和比较电路270。
计数信号发生电路260可以包括第一计数器261、第二计数器262、第三计数器263和第四计数器264。
第一计数器261可以响应于第一错误检测信号ED<1>的脉冲来产生被计数的第一计数信号CNT1<1:N>。每次创建第一错误检测信号ED<1>的脉冲时，第一计数器261可以产生依次递增计数的第一计数信号CNT1<1:N>。
第二计数器262可以响应于第二错误检测信号ED<2>的脉冲来产生被计数的第二计数信号CNT2<1:N>。每次创建第二错误检测信号ED<2>的脉冲时，第二计数器262可以产生依次递增计数的第二计数信号CNT2<1:N>。
第三计数器263可以响应于第三错误检测信号ED<3>的脉冲来产生被计数的第三计数信号CNT3<1:N>。每次创建第三错误检测信号ED<3>的脉冲时，第三计数器263可以产生依次递增计数的第三计数信号CNT3<1:N>。
第四计数器264可以响应于第四错误检测信号ED<4>的脉冲来产生被计数的第四计数信号CNT4<1:N>。每次创建第四错误检测信号ED<4>的脉冲时，第四计数器264可以产生依次递增计数的第四计数信号CNT4<1:N>。
比较电路270可以将第一计数信号CNT1<1:N>与参考信息信号REF<1:N>进行比较以产生第一错误信息信号ERIF<1>。如果第一计数信号CNT1<1:N>被计数为具有等于或大于与参考信息信号REF<1:N>的组合相对应的值的值时，则比较电路270可以产生被使能的第一错误信息信号ERIF<1>。比较电路270可以将第二计数信号CNT2<1:N>与参考信息信号REF<1:N>进行比较以产生第二错误信息信号ERIF<2>。如果第二计数信号CNT2<1:N>被计数为具有等于或大于与参考信息信号REF<1:N>的组合相对应的值的值时，则比较电路270可以产生被使能的第二错误信息信号。比较电路270可以将第三计数信号CNT3<1:N>与参考信息信号REF<1:N>进行比较以产生第三错误信息信号ERIF<3>。如果第三计数信号CNT3<1:N>被计数为具有等于或大于与参考信息信号REF<1:N>的组合相对应的值的值时，则比较电路270可以产生被使能的第三错误信息信号ERIF<3>。比较电路270可以将第四计数信号CNT4<1:N>与参考信息信号REF<1:N>进行比较以产生第四错误信息信号ERIF<4>。如果第四计数信号CNT4<1:N>被计数为具有等于或大于与参考信息信号REF<1:N>的组合相对应的值的值时，则比较电路270可以产生被使能的第四错误信息信号ERIF<4>。参考信息信号REF<1:N>可以被设置为包括关于预定的脉冲产生次数的信息。在参考信息信号REF<1:N>中包括的比特位的数量可以根据各种实施例而被设置为不同。
在下文中将结合示例来描述图1至图3中所示的半导体模块的操作，该示例为：如果在读取操作期间第二存储器芯片22的错误发生至少预定次数，则执行错误刷洗操作。
命令发生电路11可以产生用于半导体器件2的读取操作的命令CMD。
第一存储器芯片21可以响应于命令CMD来执行读取操作，以输出储存在第一存储器芯片21中的第一数据DATA<1>。第一存储器芯片21的第一内部错误校正电路210可以接收命令CMD以产生包括脉冲(如果在读取操作期间发生第一数据DATA<1>的错误，则该脉冲被创建)的第一错误检测信号ED<1>。
因为第一错误检测信号ED<1>的脉冲未被创建至少预定次数，所以错误信息信号发生电路25可以产生被禁止的第一错误信息信号ERIF<1>。
错误刷洗控制电路12可以响应于第一错误信息信号ERIF<1>来产生被禁止的第一存储器选择信号MS<1>。
响应于被禁止的第一存储器选择信号MS<1>，第一存储器芯片21的第一内部错误校正电路210可以校正第一数据DATA<1>的错误以输出已校正的第一数据。
错误校正电路13可以将已校正的第一数据输出到外部设备。
第二存储器芯片22可以响应于命令CMD来执行读取操作，以输出储存在第二存储器芯片22中的第二数据DATA<2>。第二存储器芯片22的第二内部错误校正电路220可以接收命令CMD以产生包括脉冲(如果在读取操作期间发生第二数据DATA<2>的错误，则该脉冲被创建)的第二错误检测信号ED<2>。
因为第二错误检测信号ED<2>的脉冲被创建了至少预定次数，所以错误信息信号发生电路25可以产生被使能的第二错误信息信号ERIF<2>。
错误刷洗控制电路12可以响应于第二错误信息信号ERIF<2>来产生被使能的第二存储器选择信号MS<2>。
响应于被使能的第二存储器选择信号MS<2>，第二存储器芯片22的第二内部错误校正电路220可以在不校正第二数据DATA<2>的错误的情况下输出第二数据DATA<2>。
错误校正电路13可以校正第二数据DATA<2>的错误并且可以将已校正的第二数据储存在错误校正电路13中。
第三存储器芯片23可以响应于命令CMD来执行读取操作，以输出储存在第三存储器芯片23中的第三数据DATA<3>。第三存储器芯片23的第三内部错误校正电路230可以接收命令CMD以产生包括脉冲(如果在读取操作期间发生第三数据DATA<3>的错误，则该脉冲被创建)的第三错误检测信号ED<3>。
因为第三错误检测信号ED<3>的脉冲未被创建至少预定次数，所以错误信息信号发生电路25可以产生被禁止的第三错误信息信号ERIF<3>。
错误刷洗控制电路12可以响应于第三错误信息信号ERIF<3>来产生被禁止的第三存储器选择信号MS<3>。
响应于被禁止的第三存储器选择信号MS<3>，第三存储器芯片23的第三内部错误校正电路230可以校正第三数据DATA<3>的错误以输出已校正的第三数据。
错误校正电路13可以将已校正的第三数据输出到外部设备。
第四存储器芯片24可以响应于命令CMD来执行读取操作，以输出储存在第四存储器芯片24中的第四数据DATA<4>。第四存储器芯片24的第四内部错误校正电路240可以接收命令CMD以产生包括脉冲(如果在读取操作期间发生第四数据DATA<4>的错误，则该脉冲被创建)的第四错误检测信号ED<4>。
因为第四错误检测信号ED<4>的脉冲未被创建至少预定次数，所以错误信息信号发生电路25可以产生被禁止的第四错误信息信号ERIF<4>。
错误刷洗控制电路12可以响应于第四错误信息信号ERIF<4>而产生被禁止的第四存储器选择信号MS<4>。
响应于被禁止的第四存储器选择信号MS<4>，第四存储器芯片24的第四内部错误校正电路240可以校正第四数据DATA<4>的错误以输出已校正的第四数据。
错误校正电路13可以将已校正的第四数据输出到外部设备。
如上所述，当执行多个存储器芯片的读取操作时，根据实施例的半导体模块可以执行其中创建错误的至少一个存储器芯片的错误刷洗操作。因此，半导体模块可以不需要额外的时间来单独执行错误刷洗操作，由此减少半导体模块的操作时间。
如图4所示，根据另一个实施例的半导体模块可以包括控制器3和半导体器件4。
控制器3可以包括命令发生电路31、错误刷洗控制电路32和错误校正电路33(也被称为刷洗错误校正电路)。
命令发生电路31可以产生用于控制半导体器件4的命令CMD。命令CMD可以是用于半导体器件4的读取操作的命令或用于半导体器件4的错误刷洗操作的命令或用于半导体器件4的写入操作的命令。命令发生电路31可以产生多个命令CMD，每个命令CMD专用于半导体器件4的操作。虽然图4示出了命令CMD经由单个信号线传输到半导体器件4，但本发明不限于此。例如，可以通过传输至少一组地址、命令和数据的一条或多条信号线来传输命令CMD。读取操作可以是读出储存在半导体器件4中的数据DATA<1:4>的操作。错误刷洗操作可以是校正储存在半导体器件4中的数据DATA<1:4>的错误并将已校正的数据重新储存到半导体器件4中的操作。写入操作可以是将从控制器3输出的数据DATA<1:4>储存到半导体器件4中的操作。
错误刷洗控制电路32可以响应于第一操作检测信号至第四操作检测信号OPTD<1:4>来产生依次被使能的第一存储器选择信号至第四存储器选择信号MS<1:4>。当第四操作检测信号OPTD<4>被使能时，错误刷洗控制电路32可以产生被使能的第一存储器选择信号MS<1>。当第一操作检测信号OPTD<1>被使能时，错误刷洗控制电路32可以产生被使能的第二存储器选择信号MS<2>。当第二操作检测信号OPTD<2>被使能时，错误刷洗控制电路32可以产生被使能的第三存储器选择信号MS<3>。当第三操作检测信号OPTD<3>被使能时，错误刷洗控制电路32可以产生被使能的第四存储器选择信号MS<4>。第一操作检测信号至第四操作检测信号OPTD<1:4>可以被设置为包括关于在半导体器件4中包括的第一存储器芯片至第四存储器芯片41、42、43和44的操作的信息。例如，使能第四操作检测信号OPTD<4>可以意味着终止第四存储器芯片44的错误刷洗操作。
当执行读取操作时，错误校正电路33可以将从半导体器件4输出的第一数据至第四数据DATA<1:4>传输到外部设备。当执行错误刷洗操作时，错误校正电路33可以校正第一数据至第四数据DATA<1:4>的错误数据，并且可以将已校正的数据储存到半导体器件4中。当执行写入操作时，错误校正电路33可以从外部设备接收第一数据至第四数据DATA<1:4>，以将第一数据至第四数据DATA<1:4>传输至半导体器件4。
错误校正电路33可以使用错误校正电路来实现，该错误校正电路使用能够检测错误的错误检测码(EDC)和能够校正错误的错误校正码(ECC)来校正第一数据至第四数据DATA<1:4>中的两个或更多个错误比特位。
根据各种实施例，控制器3可以被配置为使用里德-所罗门(RS)码对包括在半导体器件4中的第一存储器芯片至第四存储器芯片41、42、43和44中的特定存储器芯片执行错误刷洗操作。
半导体器件4可以包括第一存储器芯片至第四存储器芯片41、42、43和44以及操作检测信号发生电路45。
第一存储器芯片41可以包括第一内部错误校正电路410。第一存储器芯片41的第一内部错误校正电路410可以响应于命令CMD和第一存储器选择信号MS<1>而在错误刷洗操作期间产生被使能的第一操作开始信号OS<1>。第一存储器芯片41可以响应于命令CMD和第一存储器选择信号MS<1>来执行读取操作或错误刷洗操作。如果第一存储器选择信号MS<1>被禁止，则第一存储器芯片41可以响应于命令CMD来执行读取操作。第一存储器芯片41可以在读取操作期间输出储存在其中的第一数据DATA<1>。在读取操作期间，第一存储器芯片41可以使用第一内部错误校正电路410来校正储存在其中的第一数据DATA<1>的错误，并且可以输出已校正的第一数据。如果第一存储器选择信号MS<1>被使能，则第一存储器芯片41可以响应于命令CMD来执行错误刷洗操作。第一存储器芯片41可以在错误刷洗操作期间输出储存在其中的第一数据DATA<1>。在错误刷洗操作期间，第一存储器芯片41可以在不校正第一数据DATA<1>的错误的情况下输出第一数据DATA<1>。第一存储器芯片41可以响应于命令CMD来执行写入操作。第一存储器芯片41可以在写入操作期间储存从控制器3输出的第一数据DATA<1>。尽管用单个信号线示出了第一数据DATA<1>，但是根据各种实施例，第一数据DATA<1>可以包括多个比特位。第一操作开始信号OS<1>可以被设置为在第一存储器芯片41的错误刷洗操作开始的时间点处被使能。
第二存储器芯片42可以包括第二内部错误校正电路420。第二存储器芯片42的第二内部错误校正电路420可以响应于命令CMD和第二存储器选择信号MS<2>而在错误刷洗操作期间产生被使能的第二操作开始信号OS<2>。第二存储器芯片42可以响应于命令CMD和第二存储器选择信号MS<2>来执行读取操作或错误刷洗操作。如果第二存储器选择信号MS<2>被禁止，则第二存储器芯片42可以响应于命令CMD来执行读取操作。第二存储器芯片42可以在读取操作期间输出储存在其中的第二数据DATA<2>。在读取操作期间，第二存储器芯片42可以使用第二内部错误校正电路420来校正储存在其中的第二数据DATA<2>的错误，并且可以输出已校正的第二数据。如果第二存储器选择信号MS<2>被使能，则第二存储器芯片42可以响应于命令CMD来执行错误刷洗操作。第二存储器芯片42可以在错误刷洗操作期间输出储存在其中的第二数据DATA<2>。在错误刷洗操作期间，第二存储器芯片42可以在不校正第二数据DATA<2>的错误的情况下输出第二数据DATA<2>。第二存储器芯片42可以响应于命令CMD来执行写入操作。第二存储器芯片42可以在写入操作期间储存从控制器3输出的第二数据DATA<2>。尽管用单个信号线示出了第二数据DATA<2>，但是根据各种实施例，第二数据DATA<2>可以包括多个比特位。第二操作开始信号OS<2>可以被设置为在第二存储器芯片42的错误刷洗操作开始的时间点处被使能。
第三存储器芯片43可以包括第三内部错误校正电路430。第三存储器芯片43的第三内部错误校正电路430可以响应于命令CMD和第三存储器选择信号MS<3>而在错误刷洗操作期间产生被使能的第三操作开始信号OS<3>。第三存储器芯片43可以响应于命令CMD和第三存储器选择信号MS<3>来执行读取操作或错误刷洗操作。如果第三存储器选择信号MS<3>被禁止，则第三存储器芯片43可以响应于命令CMD来执行读取操作。第三存储器芯片43可以在读取操作期间输出储存在其中的第三数据DATA<3>。在读取操作期间，第三存储器芯片43可以使用第三内部错误校正电路430来校正储存在其中的第三数据DATA<3>的错误，并且可以输出已校正的第三数据。如果第三存储器选择信号MS<3>被使能，则第三存储器芯片43可以响应于命令CMD来执行错误刷洗操作。第三存储器芯片43可以在错误刷洗操作期间输出储存在其中的第三数据DATA<3>。在错误刷洗操作期间，第三存储器芯片43可以在不校正第三数据DATA<3>的错误的情况下输出第三数据DATA<3>。第三存储器芯片43可以响应于命令CMD来执行写入操作。第三存储器芯片43可以在写入操作期间储存从控制器3输出的第三数据DATA<3>。尽管用单个信号线示出了第三数据DATA<3>，但是根据各种实施例，第三数据DATA<3>可以包括多个比特位。第三操作开始信号OS<3>可以被设置为在第三存储器芯片43的错误刷洗操作开始的时间点处被使能。
第四存储器芯片44可以包括第四内部错误校正电路440。第四存储器芯片44的第四内部错误校正电路440可以响应于命令CMD和第四存储器选择信号MS<4>而在错误刷洗操作期间产生被使能的第四操作开始信号OS<4>。第四存储器芯片44可以响应于命令CMD和第四存储器选择信号MS<4>来执行读取操作或错误刷洗操作。如果第四存储器选择信号MS<4>被禁止，则第四存储器芯片44可以响应于命令CMD来执行读取操作。第四存储器芯片44可以在读取操作期间输出储存在其中的第四数据DATA<4>。在读取操作期间，第四存储器芯片44可以使用第四内部错误校正电路440来校正储存在其中的第四数据DATA<4>的错误，并且可以输出已校正的第四数据。如果第四存储器选择信号MS<4>被使能，则第四存储器芯片44可以响应于命令CMD来执行错误刷洗操作。第四存储器芯片44可以在错误刷洗操作期间输出储存在其中的第四数据DATA<4>。在错误刷洗操作期间，第四存储器芯片44可以在不校正第四数据DATA<4>的错误的情况下输出第四数据DATA<4>。第四存储器芯片44可以响应于命令CMD来执行写入操作。第四存储器芯片44可以在写入操作期间储存从控制器3输出的第四数据DATA<4>。尽管用单个信号线示出了第四数据DATA<4>，但是根据各种实施例，第四数据DATA<4>可以包括多个比特位。第四操作开始信号OS<4>可以被设置为在第四存储器芯片44的错误刷洗操作开始的时间点处被使能。
同时，第一内部错误校正电路至第四内部错误校正电路410、420、430和440中的每个内部错误校正电路可以使用错误校正电路来实现，该错误校正电路使用能够检测错误的错误检测码(EDC)和能够校正错误的错误校正码(ECC)来校正第一数据至第四数据DATA<1:4>中的任意一个数据的单个错误比特位。
在从第一操作开始信号至第四操作开始信号OS<1:4>被输入到操作检测信号发生电路45的时间点起的预定时段之后，操作检测信号发生电路45可以产生被使能的第一操作检测信号至第四操作检测信号OPTD<1:4>。在从第一操作开始信号OS<1>被输入到操作检测信号发生电路45的时间点起的预定时段之后，操作检测信号发生电路45可以产生被使能的第一操作检测信号OPTD<1>。在从第二操作开始信号OS<2>被输入到操作检测信号发生电路45的时间点起的预定时段之后，操作检测信号发生电路45可以产生被使能的第二操作检测信号OPTD<2>。在从第三操作开始信号OS<3>被输入到操作检测信号发生电路45的时间点起的预定时段之后，操作检测信号发生电路45可以产生被使能的第三操作检测信号OPTD<3>。在从第四操作开始信号OS<4>被输入到操作检测信号发生电路45的时间点起的预定时段之后，操作检测信号发生电路45可以产生被使能的第四操作检测信号OPTD<4>。
参考图5，操作检测信号发生电路45可以包括第一计时器451、第二计时器452、第三计时器453和第四计时器454。
第一计时器451可以响应于第一操作开始信号OS<1>来产生被使能的第一操作检测信号OPTD<1>。在从第一操作开始信号OS<1>被输入到第一计时器451的时间点起的预定时段之后，第一计时器451可以产生被使能的第一操作检测信号OPTD<1>。
第二计时器452可以响应于第二操作开始信号OS<2>来产生被使能的第二操作检测信号OPTD<2>。在从第二操作开始信号OS<2>被输入到第二计时器452的时间点起的预定时段之后，第二计时器452可以产生被使能的第二操作检测信号OPTD<2>。
第三计时器453可以响应于第三操作开始信号OS<3>来产生被使能的第三操作检测信号OPTD<3>。在从第三操作开始信号OS<3>被输入到第三计时器453的时间点起的预定时段之后，第三计时器453可以产生被使能的第三操作检测信号OPTD<3>。
第四计时器454可以响应于第四操作开始信号OS<4>来产生被使能的第四操作检测信号OPTD<4>。在从第四操作开始信号OS<4>被输入到第四计时器454的时间点起的预定时段之后，第四计时器454可以产生被使能的第四操作检测信号OPTD<4>。
下文中将结合示例来描述图4和图5中所示的半导体模块的操作，该示例为：半导体模块中的所有存储器芯片在读取操作期间依次执行错误刷洗操作。
命令发生电路31可以产生用于半导体器件4的读取操作的命令CMD。
第一存储器芯片41可以响应于命令CMD和第一存储器选择信号MS<1>来执行错误刷洗操作。第一存储器芯片41可以在不校正第一数据DATA<1>的错误的情况下输出第一数据DATA<1>。在错误刷洗操作期间，第一存储器芯片41的第一内部错误校正电路410可以接收命令CMD和第一存储器选择信号MS<1>以产生被使能的第一操作开始信号OS<1>。
错误校正电路33可以校正第一数据DATA<1>的错误并且可以将已校正的第一数据传输到第一存储器芯片41，使得第一存储器芯片41储存已校正的第一数据。
在从第一操作开始信号OS<1>被输入到操作检测信号发生电路45的时间点起的预定时段之后，操作检测信号发生电路45可以产生被使能的第一操作检测信号OPTD<1>。
如果第一操作检测信号OPTD<1>被使能，则错误刷洗控制电路32可以产生被使能的第二存储器选择信号MS<2>。
第二存储器芯片42可以响应于命令CMD和第二存储器选择信号MS<2>来执行错误刷洗操作。第二存储器芯片42可以在不校正第二数据DATA<2>的错误的情况下输出第二数据DATA<2>。在错误刷洗操作期间，第二存储器芯片42的第二内部错误校正电路420可以接收命令CMD和第二存储器选择信号MS<2>以产生被使能的第二操作开始信号OS<2>。
错误校正电路33可以校正第二数据DATA<2>的错误，并且可以将已校正的第二数据传输到第二存储器芯片42，使得第二存储器芯片42储存已校正的第二数据。
在从第二操作开始信号OS<2>被输入到操作检测信号发生电路45的时间点起的预定时段之后，操作检测信号发生电路45可以产生被使能的第二操作检测信号OPTD<2>。
如果第二操作检测信号OPTD<2>被使能，则错误刷洗控制电路32可以产生被使能的第三存储器选择信号MS<3>。
第三存储器芯片43可以响应于命令CMD和第三存储器选择信号MS<3>来执行错误刷洗操作。第三存储器芯片43可以在不校正第三数据DATA<3>的错误的情况下输出第三数据DATA<3>。在错误刷洗操作期间，第三存储器芯片43的第三内部错误校正电路430可以接收命令CMD和第三存储器选择信号MS<3>以产生被使能的第三操作开始信号OS<3>。
错误校正电路33可以校正第三数据DATA<3>的错误，并且可以将已校正的第三数据传输到第三存储器芯片43，使得第三存储器芯片43储存已校正的第三数据。
在从第三操作开始信号OS<3>被输入到操作检测信号发生电路45的时间点起的预定时段之后，操作检测信号发生电路45可以产生被使能的第三操作检测信号OPTD<3>。
如果第三操作检测信号OPTD<3>被使能，则错误刷洗控制电路32可以产生被使能的第四存储器选择信号MS<4>。
第四存储器芯片44可以响应于命令CMD和第四存储器选择信号MS<4>来执行错误刷洗操作。第四存储器芯片44可以在不校正第四数据DATA<4>的错误的情况下输出第四数据DATA<4>。在错误刷洗操作期间，第四存储器芯片44的第四内部错误校正电路440可以接收命令CMD和第四存储器选择信号MS<4>以产生被使能的第四操作开始信号OS<4>。
错误校正电路33可以校正第四数据DATA<4>的错误，并且可以将已校正的第四数据传输到第四存储器芯片44，使得第四存储器芯片44储存已校正的第四数据。
在从第四操作开始信号OS<4>被输入到操作检测信号发生电路45的时间点起的预定时段之后，操作检测信号发生电路45可以产生被使能的第四操作检测信号OPTD<4>。
如果第四操作检测信号OPTD<4>被使能，则错误刷洗控制电路32可以产生被使能的第一存储器选择信号MS<1>。
随后，第一存储器芯片41可以执行上述的错误刷洗操作。
如上所述，在执行所有存储器芯片的读取操作时，根据另一个实施例的半导体模块可以依次执行包括在半导体模块中的所有存储器芯片的错误刷洗操作。因此，半导体模块可以不需要额外的时间来单独执行错误刷洗操作，由此减少半导体模块的操作时间。
参考图1至图5描述的半导体模块中的至少一个半导体模块可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图6所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以根据从存储器控制器1002输出的控制信号读取所储存的数据并将所储存的数据输出到存储器控制器1002。数据储存电路1001可以包括图1所示的半导体器件2或图4所示的半导体器件4。同时，数据储存电路1001可以包括非易失性存储器，即使其电源被中断或关断，该非易失性存储器也可以保留所储存的任何数据。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001和缓冲存储器1003的操作，或者用于输出储存在数据储存电路1001和缓冲存储器1003中的数据的操作。存储器控制器1002可以包括图1所示的控制器1或图4所示的控制器3。虽然图6用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据储存电路1001的一个控制器以及用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。例如，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据。另外，缓冲存储器1003可以暂时储存将要被输入到数据储存电路1001的数据。缓冲存储器1003可以根据来自存储器控制器1002的控制信号暂时储存数据。缓冲存储器1003可以读取所储存的数据并且将所储存的数据输出到存储器控制器1002。缓冲存储器1003可以是或者包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地且电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机进行通信。I/O接口1004可以用各种接口协议(诸如，通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE))中的任意一种来实现。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以被配置为固态硬盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑式闪存(CF)卡等。
参考图7，根据另一个实施例的电子系统2000可以包括主机2001、存储器控制器2002和数据储存电路2003。
主机2001可以向存储器控制器2002输出请求信号和数据以获得对数据储存电路2003的访问。存储器控制器2002可以响应于请求信号来将数据、数据选通信号、命令、地址和时钟信号供给到数据储存电路2003，并且数据储存电路2003可以响应于命令来执行写入操作或读取操作。主机2001可以将数据传输到存储器控制器2002以将数据储存到数据储存电路2003中。另外，主机2001可以通过存储器控制器2002从数据储存电路2003接收数据。主机2001可以包括使用错误校正码(ECC)方案来校正数据错误的电路。
存储器控制器2002可以用作将主机2001连接到数据储存电路2003以用于主机2001与数据储存电路2003之间的通信的接口。存储器控制器2002可以接收来自主机2001的请求信号和数据，并且可以产生数据、数据选通信号、命令、地址和时钟信号并且将其供给到数据储存电路2003，以便控制数据储存电路2003的一个或更多个操作。另外，存储器控制器2002可以将从数据储存电路2003输出的数据供给到主机2001。存储器控制器2002可以包括图1所示的控制器1或图4所示的控制器3。
数据储存电路2003可以包括多个存储器。数据储存电路2003可以从存储器控制器2002接收数据、数据选通信号、命令、地址和时钟信号以执行写入操作或读取操作。包括在数据储存电路2003中的每个存储器可以包括使用错误校正码(ECC)方案来校正数据的错误的电路。数据储存电路2003可以包括图1所示的半导体器件2或图4所示的半导体器件4。
在一些实施例中，电子系统2000可以被实现为选择性地操作包括在主机2001和数据储存电路2003中的任意一个ECC电路。可选地，电子系统2000可以被实现为同时操作包括在主机2001和数据储存电路2003中的所有ECC电路。根据各种实施例，主机2001和存储器控制器2002可以以单个芯片来实现。根据各种实施例，存储器控制器2002和数据储存电路2003可以以单个芯片来实现。
虽然已经根据具体实施例描述了本发明，但是应该注意，在不偏离所附权利要求所限定的本发明的范围和精神的情况下，本领域技术人员可以设想许多其他实施例及其变体。

Claims (20)

1.一种半导体模块，包括：
控制器，其被配置为控制错误刷洗操作和读取操作；以及
半导体器件，其包括多个存储器芯片，
其中，所述多个存储器芯片中的至少一个存储器芯片在所述多个存储器芯片的读取操作期间执行错误刷洗操作。
2.根据权利要求1所述的半导体模块，其中，错误刷洗操作校正储存在所述多个存储器芯片的至少一个存储器芯片中的数据的错误，并且将已校正的数据重新储存到所述多个存储器芯片的至少一个存储器芯片中。
3.根据权利要求1所述的半导体模块，
其中，所述多个存储器芯片中的每个存储器芯片包括内部错误校正电路；以及
其中，包括在执行错误刷洗操作的存储器芯片中的内部错误校正电路不校正错误数据，而由包括在控制器中的错误校正电路来校正错误数据。
4.根据权利要求3所述的半导体模块，
其中，内部错误校正电路被配置为校正至少两个错误比特位；以及
其中，内部错误校正电路中的每个内部错误校正电路被配置为校正单个错误比特位。
5.根据权利要求1所述的半导体模块，其中，控制器包括：
命令发生电路，其被配置为产生用于读取操作和错误刷洗操作的命令；
错误刷洗控制电路，其被配置为：响应于第一错误信息信号至第四错误信息信号来产生其中至少一个存储器选择信号被选择性使能的第一存储器选择信号至第四存储器选择信号；以及
错误校正电路，其被配置为校正执行错误刷洗操作的所述多个存储器芯片中的至少一个存储器芯片的错误数据，并且被配置为将已校正的数据重新储存到所述多个存储器芯片的至少一个存储器芯片中。
6.根据权利要求1所述的半导体模块，
其中，所述多个存储器芯片包括第一存储器芯片、第二存储器芯片、第三存储器芯片和第四存储器芯片；
其中，除了第一存储器芯片至第四存储器芯片之外，半导体器件还包括错误信息信号发生电路；
其中，第一存储器芯片被配置为包括第一内部错误校正电路，并且被配置为接收命令以产生包括脉冲的第一错误检测信号，如果在读取操作期间从第一存储器芯片输出的第一数据发生错误，则所述脉冲被创建；
其中，第二存储器芯片被配置为包括第二内部错误校正电路，并且被配置为接收命令以产生包括脉冲的第二错误检测信号，如果在读取操作期间从第二存储器芯片输出的第二数据发生错误，则所述脉冲被创建；
其中，第三存储器芯片被配置为包括第三内部错误校正电路，并且被配置为接收命令以产生包括脉冲的第三错误检测信号，如果在读取操作期间从第三存储器芯片输出的第三数据发生错误，则所述脉冲被创建；
其中，第四存储器芯片被配置为包括第四内部错误校正电路，并且被配置为接收命令以产生包括脉冲的第四错误检测信号，如果在读取操作期间从第四存储器芯片输出的第四数据发生错误，则所述脉冲被创建；以及
其中，错误信息信号发生电路被配置为：当第一错误检测信号至第四错误检测信号中的任意一个错误检测信号的脉冲被创建至少预定次数时，产生其中一个错误信息信号被使能的第一错误信息信号至第四错误信息信号。
7.根据权利要求6所述的半导体模块，
其中，第一内部错误校正电路被配置为响应于第一存储器选择信号来执行读取操作或错误刷洗操作；
其中，第二内部错误校正电路被配置为响应于第二存储器选择信号来执行读取操作或错误刷洗操作；
其中，第三内部错误校正电路被配置为响应于第三存储器选择信号来执行读取操作或错误刷洗操作；以及
其中，第四内部错误校正电路被配置为响应于第四存储器选择信号来执行读取操作或错误刷洗操作。
8.根据权利要求6所述的半导体模块，其中，错误信息信号发生电路包括：
第一计数器，其被配置为：当第一错误检测信号的脉冲被创建至少预定次数时，接收参考信息信号以产生被使能的第一错误信息信号；
第二计数器，其被配置为：当第二错误检测信号的脉冲被创建至少预定次数时，接收参考信息信号以产生被使能的第二错误信息信号；
第三计数器，其被配置为：当第三错误检测信号的脉冲被创建至少预定次数时，接收参考信息信号以产生被使能的第三错误信息信号；以及
第四计数器，其被配置为：当第四错误检测信号的脉冲被创建至少预定次数时，接收参考信息信号以产生被使能的第四错误信息信号。
9.根据权利要求6所述的半导体模块，其中，错误信息信号发生电路包括：
计数信号发生电路，其被配置为：响应于第一错误检测信号至第四错误检测信号的脉冲来产生被计数的第一计数信号至第四计数信号；以及
比较电路，其被配置为将第一计数信号至第四计数信号与包括关于预定次数的信息的参考信息信号进行比较，以产生第一错误信息信号至第四错误信息信号。
10.根据权利要求9所述的半导体模块，其中，计数信号发生电路包括：
第一计数器，其被配置为响应于第一错误检测信号的脉冲来产生被计数的第一计数信号；
第二计数器，其被配置为响应于第二错误检测信号的脉冲来产生被计数的第二计数信号；
第三计数器，其被配置为响应于第三错误检测信号的脉冲来产生被计数的第三计数信号；以及
第四计数器，其被配置为响应于第四错误检测信号的脉冲来产生被计数的第四计数信号。
11.根据权利要求1所述的半导体模块，其中，半导体器件的所述多个存储器芯片依次执行错误刷洗操作。
12.根据权利要求11所述的半导体模块，其中，控制器包括：
命令发生电路，其被配置为产生用于读取操作和错误刷洗操作的命令；
错误刷洗控制电路，其被配置为响应于第一操作检测信号至第四操作检测信号来产生被依次使能的第一存储器选择信号至第四存储器选择信号；以及
错误校正电路，其被配置为校正执行错误刷洗操作的所述多个存储器芯片中的某一个存储器芯片的错误数据，并且被配置为将已校正的数据重新储存到所述多个存储器芯片中的某一个存储器芯片中。
13.根据权利要求12所述的半导体模块，
其中，当第四操作检测信号被输入到错误刷洗控制电路时，错误刷洗控制电路产生被使能的第一存储器选择信号；
其中，当第一操作检测信号被输入到错误刷洗控制电路时，错误刷洗控制电路产生被使能的第二存储器选择信号；
其中，当第二操作检测信号被输入到错误刷洗控制电路时，错误刷洗控制电路产生被使能的第三存储器选择信号；以及
其中，当第三操作检测信号被输入到错误刷洗控制电路时，错误刷洗控制电路产生被使能的第四存储器选择信号。
14.根据权利要求11所述的半导体模块，
其中，所述多个存储器芯片包括第一存储器芯片、第二存储器芯片、第三存储器芯片和第四存储器芯片；
其中，除了第一存储器芯片至第四存储器芯片之外，半导体器件还包括操作检测信号发生电路；
其中，第一存储器芯片被配置为包括第一内部错误校正电路，并且被配置为响应于命令而在读取操作期间输出第一数据并且产生在错误刷洗操作开始的时间点处被使能的第一操作开始信号；
其中，第二存储器芯片被配置为包括第二内部错误校正电路，并且被配置为响应于命令而在读取操作期间输出第二数据并且产生在错误刷洗操作开始的时间点处被使能的第二操作开始信号；
其中，第三存储器芯片被配置为包括第三内部错误校正电路，并且被配置为响应于命令而在读取操作期间输出第三数据并且产生在错误刷洗操作开始的时间点处被使能的第三操作开始信号；
其中，第四存储器芯片被配置为包括第四内部错误校正电路，并且被配置为响应于命令而在读取操作期间输出第四数据并且产生在错误刷洗操作开始的时间点处被使能的第四操作开始信号；以及
其中，操作检测信号发生电路被配置为响应于第一操作开始信号至第四操作开始信号来产生被依次使能的第一操作检测信号至第四操作检测信号。
15.根据权利要求14所述的半导体模块，
其中，第一内部错误校正电路被配置为响应于第一存储器选择信号来执行读取操作或错误刷洗操作；
其中，第二内部错误校正电路被配置为响应于第二存储器选择信号来执行读取操作或错误刷洗操作；
其中，第三内部错误校正电路被配置为响应于第三存储器选择信号来执行读取操作或错误刷洗操作；以及
其中，第四内部错误校正电路被配置为响应于第四存储器选择信号来执行读取操作或错误刷洗操作。
16.根据权利要求14所述的半导体模块，其中，操作检测信号发生电路包括：
第一计时器，其被配置为：在从第一操作开始信号被输入到第一计时器的时间点起的预定时段之后，产生被使能的第一操作检测信号；
第二计时器，其被配置为：在从第二操作开始信号被输入到第二计时器的时间点起的预定时段之后，产生被使能的第二操作检测信号；
第三计时器，其被配置为：在从第三操作开始信号被输入到第三计时器的时间点起的预定时段之后，产生被使能的第三操作检测信号；以及
第四计时器，其被配置为：在从第四操作开始信号被输入到第四计时器的时间点起的预定时段之后，产生被使能的第四操作检测信号。
17.一种刷洗错误的方法，所述方法包括：
第一步骤，在多个存储器芯片的读取操作期间，执行从所述多个存储器芯片中选中的任意一个存储器芯片的错误刷洗操作；以及
第二步骤，执行从所述多个存储器芯片中排除选中的存储器芯片之后的剩余存储器芯片中的至少一个存储器芯片的错误刷洗操作。
18.根据权利要求17所述的方法，其中，当从选中的存储器芯片输出的数据的错误发生至少预定次数时，执行第一步骤的错误刷洗操作。
19.根据权利要求17所述的方法，其中，从所述多个存储器芯片中排除选中的存储器芯片之后的剩余存储器芯片依次执行第二步骤的错误刷洗操作。
20.一种半导体模块，包括：
控制器，其包括错误刷洗控制电路并且被配置为控制错误刷洗操作和读取操作；以及
半导体器件，其可操作地耦接到控制器并且包括多个存储器芯片，
其中，错误刷洗控制电路被配置为控制所述多个存储器芯片，使得所述多个存储器芯片中的至少一个存储器芯片在所述多个存储器芯片的读取操作期间执行错误刷洗操作。
CN201810579865.6A 2017-11-24 2018-06-07 刷洗错误的方法和使用该方法的半导体模块 Active CN109840161B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170158288A KR102410022B1 (ko) 2017-11-24 2017-11-24 에러스크럽방법 및 이를 이용한 반도체모듈
KR10-2017-0158288 2017-11-24

Publications (2)

Publication Number Publication Date
CN109840161A true CN109840161A (zh) 2019-06-04
CN109840161B CN109840161B (zh) 2022-09-06

Family

ID=66632639

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810579865.6A Active CN109840161B (zh) 2017-11-24 2018-06-07 刷洗错误的方法和使用该方法的半导体模块

Country Status (3)

Country Link
US (1) US10964406B2 (zh)
KR (1) KR102410022B1 (zh)
CN (1) CN109840161B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020077283A1 (en) 2018-10-12 2020-04-16 Supermem, Inc. Error correcting memory systems
KR20200137739A (ko) * 2019-05-31 2020-12-09 에스케이하이닉스 주식회사 반도체장치
US11169730B2 (en) * 2019-06-06 2021-11-09 Micron Technology, Inc. Scrub rate control for a memory device
US20240028247A1 (en) * 2022-07-19 2024-01-25 Micron Technology, Inc. Efficient error signaling by memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943973B1 (en) * 2000-05-22 2005-09-13 Hitachi Global Storage Technologies Japan, Ltd. Management method for reproduction error and a disk drive making use of the management method
CN104517654A (zh) * 2013-10-07 2015-04-15 爱思开海力士有限公司 半导体存储器件和包括其的半导体系统
KR20150051420A (ko) * 2013-11-04 2015-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작방법 및 다수의 반도체 메모리 장치를 포함하는 반도체 메모리 모듈의 동작방법
WO2017003440A1 (en) * 2015-06-30 2017-01-05 Hewlett-Packard Development Company, L.P. Patrol scrub periods based on power status
CN106941011A (zh) * 2016-01-05 2017-07-11 爱思开海力士有限公司 半导体系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6715116B2 (en) * 2000-01-26 2004-03-30 Hewlett-Packard Company, L.P. Memory data verify operation
US7320100B2 (en) * 2003-05-20 2008-01-15 Cray Inc. Apparatus and method for memory with bit swapping on the fly and testing
EP2482194B1 (en) * 2009-09-25 2013-12-25 Fujitsu Limited Memory system and memory system control method
KR101873526B1 (ko) 2011-06-09 2018-07-02 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법
US9946595B2 (en) * 2015-09-30 2018-04-17 International Business Machines Corporation Reducing uncorrectable errors based on a history of correctable errors
KR20170045806A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US10193576B2 (en) 2015-10-30 2019-01-29 Toshiba Memory Corporation Memory system and memory device
KR102435181B1 (ko) * 2015-11-16 2022-08-23 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US9823964B2 (en) * 2015-12-08 2017-11-21 Nvidia Corporation Method for memory scrub of DRAM with internal error correcting code (ECC) bits during either memory activate and/or precharge operation
US10592114B2 (en) * 2016-03-03 2020-03-17 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
US10042700B2 (en) * 2016-05-28 2018-08-07 Advanced Micro Devices, Inc. Integral post package repair
KR20180009076A (ko) * 2016-07-18 2018-01-26 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943973B1 (en) * 2000-05-22 2005-09-13 Hitachi Global Storage Technologies Japan, Ltd. Management method for reproduction error and a disk drive making use of the management method
CN104517654A (zh) * 2013-10-07 2015-04-15 爱思开海力士有限公司 半导体存储器件和包括其的半导体系统
KR20150051420A (ko) * 2013-11-04 2015-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작방법 및 다수의 반도체 메모리 장치를 포함하는 반도체 메모리 모듈의 동작방법
WO2017003440A1 (en) * 2015-06-30 2017-01-05 Hewlett-Packard Development Company, L.P. Patrol scrub periods based on power status
CN106941011A (zh) * 2016-01-05 2017-07-11 爱思开海力士有限公司 半导体系统

Also Published As

Publication number Publication date
US10964406B2 (en) 2021-03-30
US20190164626A1 (en) 2019-05-30
CN109840161B (zh) 2022-09-06
KR20190060258A (ko) 2019-06-03
KR102410022B1 (ko) 2022-06-21

Similar Documents

Publication Publication Date Title
US10613928B2 (en) Semiconductor devices and semiconductor systems including the same
CN111415699B (zh) 数据存储装置及其操作方法
US10572341B2 (en) Semiconductor devices
CN109840161A (zh) 刷洗错误的方法和使用该方法的半导体模块
CN109933280A (zh) 数据存储装置及其操作方法
US20160253239A1 (en) Data storage device and operating method thereof
CN109920469B (zh) 半导体系统
US11456021B2 (en) Methods, semiconductor devices, and semiconductor systems
CN110060714A (zh) 半导体器件以及包括其的半导体系统
US10319455B2 (en) Semiconductor device
TWI752120B (zh) 半導體裝置
CN109933453A (zh) 错误校正方法和使用其的半导体器件
US10917111B2 (en) Error correction code unit and error correction method
US20170344422A1 (en) Semiconductor devices and semiconductor systems
US20180018219A1 (en) Semiconductor devices and semiconductor systems
US10552277B2 (en) Electronic devices
CN108073468B (zh) 半导体器件和包括该半导体器件的半导体系统
CN110299181A (zh) 非易失性存储器装置、其操作方法及数据存储装置
US20230280930A1 (en) Memory controller and memory system for executing error correction operation
CN108346444A (zh) 半导体器件
US10014073B2 (en) Semiconductor devices
CN109903808A (zh) 电子器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant