CN108346444A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括控制信号发生电路和输入/输出(I/O)控制电路。控制信号发生电路产生第一读取控制信号和第二读取控制信号以及第一写入控制信号和第二写入控制信号。第一读取控制信号和第二读取控制信号中的一个以及第一写入控制信号和第二写入控制信号中的一个根据用于选择第一I/O线或第二I/O线的第一地址和第二地址的组合而被选择性使能。I/O控制电路响应于第一读取控制信号和第二读取控制信号而通过第一I/O线和第二I/O线中的任意一个来输出加载在第一内部I/O线和第二内部I/O线上的读取数据。此外，I/O控制电路响应于第一写入控制信号和第二写入控制信号而通过第一I/O线和第二I/O线中的任意一个来输出输入数据。

Description

半导体器件
相关申请的交叉引用
本申请要求2017年1月23日提交的申请号为10-2017-0010732的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例涉及执行读取-修改-写入操作的半导体器件。
背景技术
近来，已经使用用于在每个时钟周期时间期间接收并输出4比特位数据或8比特位数据的DDR2方案或DDR3方案来提高半导体器件的操作速度。如果半导体器件的数据传输速度变快，则当在半导体器件中传输数据时，错误发生的概率可能增加。因此，可能需要新颖的设计方案来保证数据的可靠传输。
每当在半导体器件中传输数据时，能够检测错误发生的错误码可以被产生并且其可以与数据一起被传输，以提高数据传输的可靠性。错误码可以包括能够检测错误的错误检测码(EDC)和能够自动校正错误的错误校正码(ECC)。
同时，半导体器件可以被设计为执行读取-修改-写入操作。根据读取-修改-写入操作，当用于读出储存在预定存储单元中的数据的读取操作终止时，写入操作可以开始将数据储存到预定存储单元中。在这种情况下，在写入操作期间储存到预定存储单元中的数据与在读取操作期间从预定存储单元输出的数据相同可能是无意义的。因此，在储存在预定存储单元中的数据被读出之后，可能需要校正从预定存储单元输出的数据的错误，以及执行用于将校正数据储存到预定存储单元中的写入操作。
发明内容
各种实施例涉及执行读取-修改-写入操作的半导体器件。
根据实施例，半导体器件包括控制信号发生电路和输入/输出(I/O)控制电路。控制信号发生电路产生第一读取控制信号和第二读取控制信号以及第一写入控制信号和第二写入控制信号。第一读取控制信号和第二读取控制信号中的一个以及第一写入控制信号和第二写入控制信号中的一个根据用于选择第一I/O线或第二I/O线的第一地址和第二地址的组合而被选择性使能。I/O控制电路响应于第一读取控制信号和第二读取控制信号而通过第一I/O线和第二I/O线中的任意一个来输出加载在第一内部I/O线和第二内部I/O线上的读取数据。此外，I/O控制电路响应于第一写入控制信号和第二写入控制信号而通过第一I/O线和第二I/O线中的任意一个来输出输入数据。
根据另一个实施例，半导体器件包括控制信号发生电路和输入/输出(I/O)控制电路。如果第一地址和第二地址的组合对应于第一模式，则控制信号发生电路产生被同时使能的第一读取控制信号和第二读取控制信号以及第一写入控制信号和第二写入控制信号。此外，即使第一地址和第二地址的组合对应于第二模式或第三模式，控制信号发生电路产生第一读取控制信号和第二读取控制信号以及第一写入控制信号和第二写入控制信号。在这种情况下，第一读取控制信号和第二读取控制信号中的一个以及第一写入控制信号和第二写入控制信号中的一个在第二模式或第三模式中被选择性使能。输入/输出I/O控制电路响应于第一读取控制信号和第二读取控制信号而通过第一I/O线和第二I/O线来输出加载在第一内部I/O线和第二内部I/O线上的读取数据。此外，I/O控制电路响应于第一写入控制信号和第二写入控制信号而通过第一I/O线和第二I/O线来输出输入数据。
附图说明
鉴于附图和所附的详细描述，本公开的各种实施例将变得更加明显，其中：
图1是图示根据本公开的实施例的半导体器件的配置的框图；
图2是图示根据在实施例中使用的地址的逻辑电平组合的各种模式的表格；
图3是图示包括在图1的半导体器件中的读取控制信号发生电路的配置的框图；
图4是图示包括在图3的读取控制信号发生电路中的缓冲电路的配置的电路图；
图5是图示包括在图3的读取控制信号发生电路中的使能信号发生电路的配置的电路图；
图6是图示包括在图3的读取控制信号发生电路中的锁存电路的配置的电路图；
图7是图示包括在图1的半导体器件中的第一读取控制电路的配置的框图；
图8是图示包括在图1的半导体器件中的第一写入控制电路的配置的框图；
图9是图示采用参考图1至图8描述的半导体器件的电子系统的配置的框图；以及
图10是图示采用参考图1至图8描述的半导体器件的另一电子系统的配置的框图。
具体实施方式
下面将参考附图来描述本公开的各种实施例。然而，本文所描述的实施例仅用于说明的目的，并非意在限制本公开的范围。
如图1所示，根据实施例的半导体器件可以包括地址解码器10、控制信号发生电路20、第一存储体30、第二存储体40、错误信息储存电路50、错误校正电路60、第一输入/输出(I/O)控制电路70以及第二I/O控制电路80。
地址解码器10可以对地址ADD<1:N>进行解码以产生内部地址IAD<1:M>。地址ADD<1:N>可以是从外部设备或外部系统接收的信号。地址ADD<1:N>中包括的比特位的数量“N”可以被设置为自然数，并且可以根据实施例而被设置为不同。内部地址IAD<1:M>中包括的比特位的数量“M”可以被设置为自然数，并且可以根据实施例而被设置为不同。地址ADD<1:N>的第一地址ADD<1>可以被设置为用于激活第一I/O线GIO<1:4>的地址。地址ADD<1:N>的第二地址ADD<2>可以被设置为用于激活第二I/O线GIO<5:8>的地址。
控制信号发生电路20可以包括读取控制信号发生电路21和写入控制信号发生电路22。
在内部读取操作期间，读取控制信号发生电路21可以缓冲第一地址和第二地址ADD<1:2>以产生第一读取控制信号和第二读取控制信号RX4<1:2>。在写入操作期间，读取控制信号发生电路21可以反相缓冲第一地址和第二地址ADD<1:2>以产生第一读取控制信号和第二读取控制信号RX4<1:2>。
在内部读取操作期间，写入控制信号发生电路22可以缓冲第一地址和第二地址ADD<1:2>以产生第一写入控制信号和第二写入控制信号WX4<1:2>。在写入操作期间，写入控制信号发生电路22可以缓冲第一地址和第二地址ADD<1:2>以产生第一写入控制信号和第二写入控制信号WX4<1:2>。
控制信号发生电路20可以根据用于选择并激活第一I/O线和第二I/O线GIO<1:8>的第一地址和第二地址ADD<1:2>的逻辑电平组合来产生第一读取控制信号和第二读取控制信号RX4<1:2>。控制信号发生电路20可以根据用于选择并激活第一I/O线和第二I/O线GIO<1:8>的第一地址和第二地址ADD<1:2>的逻辑电平组合来产生第一写入控制信号和第二写入控制信号WX4<1:2>。控制信号发生电路20可以产生根据第一模式中的第一地址和第二地址ADD<1:2>的逻辑电平组合而被同时使能的第一读取控制信号和第二读取控制信号RX4<1:2>。控制信号发生电路20可以产生如果第一地址和第二地址ADD<1:2>的组合对应于第一模式则可以被同时使能的第一读取控制信号和第二读取控制信号RX4<1:2>。控制信号发生电路20可以产生根据第一模式中的第一地址和第二地址ADD<1:2>的逻辑电平组合而被同时使能的第一写入控制信号和第二写入控制信号WX4<1:2>。控制信号发生电路20可以产生如果第一地址和第二地址ADD<1:2>的组合对应于第一模式则可以被同时使能的第一写入控制信号和第二写入控制信号WX4<1:2>。控制信号发生电路20可以产生如果第一地址和第二地址ADD<1:2>的逻辑电平组合在第二模式或第三模式中则其中之一被选择性使能的第一读取控制信号和第二读取控制信号RX4<1:2>。控制信号发生电路20可以产生如果第一地址和第二地址ADD<1:2>的逻辑电平组合在第二模式或第三模式中则其中之一被选择性使能的第一写入控制信号和第二写入控制信号WX4<1:2>。稍后将参考图2详细描述第一模式至第三模式。
第一存储体30可以响应于在内部读取操作期间被使能的读取信号RD、根据内部地址IAD<1:M>来将储存在其中的数据输出为第一读取数据RD1<1:8>。第一读取数据RD1<1:8>可以通过第一内部I/O线和第二内部I/O线BIO1<1:8>来输出。第一内部I/O线对应于第一内部I/O线和第二内部I/O线BIO1<1:8>中的内部I/O线BIO1<1:4>。第二内部I/O线对应于第一内部I/O线和第二内部I/O线BIO1<1:8>中的内部I/O线BIO1<5:8>。第一存储体30可以响应于在写入操作期间被使能的写入信号WT、根据内部地址IAD<1:M>来储存加载在第一I/O线和第二I/O线GIO<1:8>上的输入数据DIN<1:8>。第一I/O线对应于第一I/O线和第二I/O线GIO<1:8>中的I/O线GIO<1:4>。第二I/O线对应于第一I/O线和第二I/O线GIO<1:8>中的I/O线GIO<5:8>。
第二存储体40可以响应于在内部读取操作期间被使能的读取信号RD、根据内部地址IAD<1:M>来将储存在其中的数据输出为第二读取数据RD2<1:8>。第二读取数据RD2<1:8>可以通过第三内部I/O线和第四内部I/O线BIO2<1:8>来输出。第三内部I/O线对应于第三内部I/O线和第四内部I/O线BIO2<1:8>中的内部I/O线BIO2<1:4>。第四内部I/O线对应于第三内部I/O线和第四内部I/O线BIO2<1:8>中的内部I/O线BIO2<5:8>。第二存储体40可以响应于在写入操作期间被使能的写入信号WT、根据内部地址IAD<1:M>来储存加载在第一I/O线和第二I/O线GIO<1:8>上的输入数据DIN<1:8>。
错误信息储存电路50可以响应于读取信号RD来输出储存在其中的奇偶校验信号PRT<1:J>。错误信息储存电路50可以响应于写入信号WT来储存奇偶校验信号PRT<1:J>。奇偶校验信号PRT<1:J>可以被设置为包括关于第一读取数据RD1<1:8>和第二读取数据RD2<1:8>的错误信息。奇偶校验信号PRT<1:J>可以被设置为包括关于输入数据DIN<1:8>的错误信息。奇偶校验信号PRT<1:J>中包括的比特位的数量“J”可以被设置为自然数，并且可以根据实施例而被设置为不同。
在内部读取操作期间，错误校正电路60可以响应于奇偶校验信号PRT<1:J>来校正加载在第一内部I/O线和第二内部I/O线BIO1<1:8>上的第一读取数据RD1<1:8>的错误。在内部读取操作期间，错误校正电路60可以通过第一内部I/O线和第二内部I/O线BIO1<1:8>来输出校正的第一读取数据RD1<1:8>。在内部读取操作期间，错误校正电路60可以响应于奇偶校验信号PRT<1:J>来校正加载在第三内部I/O线和第四内部I/O线BIO2<1:8>上的第二读取数据RD2<1:8>的错误。在内部读取操作期间，错误校正电路60可以通过第三内部I/O线和第四内部I/O线BIO2<1:8>来输出校正的第二读取数据RD2<1:8>。在写入操作期间，错误校正电路60可以产生包括关于加载在第一I/O线和第二I/O线GIO<1:8>上的输入数据DIN<1:8>的错误的信息的奇偶校验信号PRT<1:J>。在写入操作期间，错误校正电路60可以校正加载在第一I/O线和第二I/O线GIO<1:8>上的输入数据DIN<1:8>的错误。在写入操作期间，错误校正电路60可以通过第一I/O线和第二I/O线GIO<1:8>来输出校正的输入数据DIN<1:8>。
第一I/O控制电路70可以包括第一读取控制电路71和第一写入控制电路72。
第一读取控制电路71可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>来输出加载在第一内部I/O线和第二内部I/O线BIO1<1:8>上的第一读取数据RD1<1:8>。在第一模式中，第一读取控制电路71可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>来输出加载在第一内部I/O线和第二内部I/O线BIO1<1:8>上的第一读数据RD1<1:8>。在第二模式中，在内部读取操作期间，第一读取控制电路71可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线GIO<1:4>来输出加载在第一内部I/O线BIO1<1:4>上的第一读取数据RD1<1:4>。在第二模式中，在写入操作期间，第一读取控制电路71可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第二I/O线GIO<5:8>来输出加载在第二内部I/O线BIO1<5:8>上的第一读取数据RD1<5:8>。在第三模式中，在内部读取操作期间，第一读取控制电路71可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第二I/O线GIO<5:8>来输出加载在第二内部I/O线BIO1<5:8>上的第一读取数据RD1<5:8>。在第三模式中，在写入操作期间，第一读取控制电路71可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线GIO<1:4>来输出加载在第一内部I/O线BIO1<1:4>上的第一读取数据RD1<1:4>。
第一写入控制电路72可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>中的至少一个来输出输入数据DIN<1:8>。在第一模式中，第一写入控制电路72可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过未被加载读取数据RD1<1:8>的第一I/O线和第二I/O线GIO<1:8>中的任意一个来输出输入数据DIN<1:8>。在第二模式中，在写入操作期间，第一写入控制电路72可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第一I/O线GIO<1:4>来输出输入数据DIN<1:4>。在第三模式中，在写入操作期间，第一写入控制电路72可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第二I/O线GIO<5:8>来输出输入数据DIN<5:8>。
在第一模式中，第一I/O控制电路70可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>中的至少一个来输出加载在第一内部I/O线和第二内部I/O线BIO1<1:8>上的第一读取数据RD1<1:8>。通常，如果在第一模式中第一读取数据RD1<1:8>中包括的比特位的数量和输入数据DIN<1:8>中包括的比特位的数量为“N”，则在第二模式或第三模式中输入数据DIN<1:8>中包括的比特位的数量为“N/2”(其中，“N”表示自然数和偶数)。在第二模式或第三模式中，第一I/O控制电路70可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>中的任意一个来输出加载在第一内部I/O线和第二内部I/O线BIO1<1:8>上的第一读取数据RD1<1:8>。在第一模式中，第一I/O控制电路70可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>来输出输入数据DIN<1:8>。在第二模式或第三模式中，第一I/O控制电路70可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>中的至少一个来输出输入数据DIN<1:8>。
第二I/O控制电路80可以包括第二读取控制电路81和第二写入控制电路82。
第二读取控制电路81可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>来输出加载在第三内部I/O线和第四内部I/O线BIO2<1:8>上的第二读取数据RD2<1:8>。在第一模式中，第二读取控制电路81可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>来输出加载在第三内部I/O线和第四内部I/O线BIO2<1:8>上的第二读取数据RD2<1:8>。在第二模式中，在内部读取操作期间，第二读取控制电路81可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线GIO<1:4>来输出加载在第三内部I/O线BIO2<1:4>上的第二读取数据RD2<1:4>。在第二模式中，在写入操作期间，第二读取控制电路81可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第二I/O线GIO<5:8>来输出加载在第四内部I/O线BIO2<5:8>上的第二读取数据RD2<5:8>。在第三模式中，在内部读取操作期间，第二读取控制电路81可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第二I/O线GIO<5:8>来输出加载在第四内部I/O线BIO2<5:8>上的第二读取数据RD2<5:8>。在第三模式中，在写入操作期间，第二读取控制电路81可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线GIO<1:4>来输出加载在第三内部I/O线BIO2<1:4>上的第二读取数据RD2<1:4>。除了第二读取数据RD2<1:8>而不是第一读取数据RD1<1:8>被输入第二读取控制电路81之外，第二读取控制电路81可以被实现为具有与第一读取控制电路71基本上相同的配置和功能。即，第二读取控制电路81可以被设计为执行与第一读取控制电路71基本上相同的操作。
第二写入控制电路82可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>中的至少一个来输出输入数据DIN<1:8>。在第一模式中，第二写入控制电路82可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过未被加载读取数据RD2<1:8>的第一I/O线和第二I/O线GIO<1:8>中的任意一个来输出输入数据DIN<1:8>。在第二模式中，在写入操作期间，第二写入控制电路82可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第一I/O线GIO<1:4>来输出输入数据DIN<1:4>。在第三模式中，在写入操作期间，第二写入控制电路82可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第二I/O线GIO<5:8>来输出输入数据DIN<5:8>。第二写入控制电路82可以被实现为具有与第一写入控制电路72基本上相同的配置和功能。即，第二写入控制电路82可以被设计为执行与第一写入控制电路72基本上相同的操作。
在第一模式中，第二I/O控制电路80可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>来输出加载在第三内部I/O线和第四内部I/O线BIO2<1:8>上的第二读取数据RD2<1:8>。在第二模式或第三模式中，第二I/O控制电路80可以响应于第一读取控制信号和第二读取控制信号RX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>中的任意一个来输出加载在第三内部I/O线和第四内部I/O线BIO2<1:8>上的第二读取数据RD2<1:8>。在第一模式中，第二I/O控制电路80可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>来输出输入数据DIN<1:8>。在第二模式或第三模式中，第二I/O控制电路80可以响应于第一写入控制信号和第二写入控制信号WX4<1:2>而通过第一I/O线和第二I/O线GIO<1:8>中的任意一个来输出输入数据DIN<1:8>。
下面将参考图2详细描述第一模式、第二模式和第三模式。
第一模式(×8)可以为第一地址ADD<1>具有逻辑“高(H)”电平并且第二地址ADD<2>具有逻辑“高(H)”电平的情况。第一模式(×8)可以对应于第一内部I/O线和第二内部I/O线BIO1<1:8>、第三内部I/O线和第四内部I/O线BIO2<1:8>以及第一I/O线和第二I/O线GIO<1:8>同时被激活的模式。在第一模式(×8)中，第一读取数据RD1<1:8>和第二读取数据RD2<1:8>可以作为8比特位数据被输出，且输入数据DIN<1:8>可以作为8比特位数据被输入。
第二模式(×4)可以为第一地址ADD<1>具有逻辑“高(H)”电平而第二地址ADD<2>具有逻辑“低(L)”电平的情况。第二模式(×4)可以对应于第一内部I/O线BIO1<1:4>和第三内部I/O线BIO2<1:4>被激活且第一I/O线GIO<1:4>被激活的模式。在第二模式(×4)中，第一读取数据RD1<1:4>和第二读取数据RD2<1:4>可以在内部读取操作期间作为4比特位数据被输出，且输入数据DIN<1:4>可以在写入操作期间作为4比特位数据被输入。
第三模式(×4)可以为第一地址ADD<1>具有逻辑“低(L)”电平而第二地址ADD<2>具有逻辑“高(H)”电平的情况。第三模式(×4)可以对应于第二内部I/O线BIO1<5:8>和第四内部I/O线BIO2<5:8>被激活且第二I/O线GIO<5:8>被激活的模式。在第三模式(×4)中，第一读取数据RD1<5:8>和第二读取数据RD2<5:8>在内部读取操作期间可以作为4比特位数据被输出，且输入数据DIN<5:8>在写入操作期间可以作为4比特位数据被输入。
参考图3，读取控制信号发生电路21可以包括缓冲电路210、使能信号发生电路220以及锁存电路230。
缓冲电路210可以缓冲第一地址和第二地址ADD<1:2>以产生第一延迟地址DAD<1>和第二延迟地址DAD<2>。缓冲电路210可以使用通用缓冲电路来实现。
使能信号发生电路220可以响应于在内部读取操作期间产生的第一列信号CAS_RMW来缓冲第一延迟地址和第二延迟地址DAD<1:2>以产生第一使能信号DQEN<1>和第二使能信号DQEN<2>。使能信号发生电路220可以响应于在写入操作期间产生的第二列信号CAS来反相缓冲第一延迟地址和第二延迟地址DAD<1:2>以产生第一使能信号和第二使能信号DQEN<1:2>。
锁存电路230可以响应于第一使能信号和第二使能信号DQEN<1:2>来锁存在内部读取操作和写入操作期间产生的I/O选通信号GIOST，以产生第一读取控制信号和第二读取控制信号RX4<1:2>。
参考图4，缓冲电路210可以包括第一缓冲电路211和第二缓冲电路212。
第一缓冲电路211可以被实现为包括串联连接的一对反相器IV21和IV22。第一缓冲电路211可以缓冲第一地址ADD<1>以产生第一延迟地址DAD<1>。
第二缓冲电路212可以被实现为包括串联连接的一对反相器IV23和IV24。第二缓冲电路212可以缓冲第二地址ADD<2>以产生第二延迟地址DAD<2>。
参考图5，使能信号发生电路220可以包括第一使能信号发生电路221和第二使能信号发生电路222。
第一使能信号发生电路221可以包括第一信号传输电路2211和第一锁存器2212。
第一信号传输电路2211可以响应于第一列信号CAS_RMW来反相缓冲第一延迟地址DAD<1>以将反相缓冲的地址输出到节点ND21。如果第一列信号CAS_RMW被使能为具有逻辑“高”电平，则第一信号传输电路2211可以反相缓冲第一延迟地址DAD<1>以将反相缓冲的地址输出到节点ND21。第一信号传输电路2211可以响应于第二列信号CAS来缓冲第一延迟地址DAD<1>以将缓冲的地址输出到节点ND21。如果第二列信号CAS被使能为具有逻辑“高”电平，则第一信号传输电路2211可以缓冲第一延迟地址DAD<1>以将缓冲的地址输出到节点ND21。
第一锁存器2212可以锁存节点ND21的信号。第一锁存器2212可以反相缓冲锁存的信号以将反相缓冲的信号输出为第一使能信号DQEN<1>。
如上所述，第一使能信号发生电路221可以响应于第一列信号CAS_RMW来缓冲第一延迟地址DAD<1>以将缓冲的信号输出为第一使能信号DQEN<1>。此外，第一使能信号发生电路221可以响应于第二列信号CAS来反相缓冲第一延迟地址DAD<1>以将反相缓冲的信号输出为第一使能信号DQEN<1>。
第二使能信号发生电路222可以包括第二信号传输电路2221和第二锁存器2222。
第二信号传输电路2221可以响应于第一列信号CAS_RMW来反相缓冲第二延迟地址DAD<2>以将反相缓冲的地址输出到节点ND22。如果第一列信号CAS_RMW被使能为具有逻辑“高”电平，则第二信号传输电路2221可以反相缓冲第二延迟地址DAD<2>以将反相缓冲的地址输出到节点ND22。第二信号传输电路2221可以响应于第二列信号CAS来缓冲第二延迟地址DAD<2>以将缓冲的地址输出到节点ND22。如果第二列信号CAS被使能为具有逻辑“高”电平，则第二信号传输电路2221可以缓冲第二延迟地址DAD<2>以将缓冲的地址输出到节点ND22。
第二锁存器2222可以锁存节点ND22的信号。第二锁存器2222可以反相缓冲锁存的信号以将反相缓冲的信号输出为第二使能信号DQEN<2>。
如上所述，第二使能信号发生电路222可以响应于第一列信号CAS_RMW来缓冲第二延迟地址DAD<2>以将缓冲的信号输出为第二使能信号DQEN<2>。此外，第二使能信号发生电路222可以响应于第二列信号CAS来反相缓冲第二延迟地址DAD<2>以将反相缓冲的信号输出为第二使能信号DQEN<2>。
参考图6，锁存电路230可以包括第一锁存电路231和第二锁存电路232。
第一锁存电路231可以响应于第一使能信号DQEN<1>来锁存I/O选通信号GIOST以将锁存的I/O选通信号输出为第一读取控制信号RX4<1>。如果第一使能信号DQEN<1>被使能为具有逻辑“高”电平，则第一锁存电路231可以锁存I/O选通信号GIOST以将锁存的I/O选通信号输出为第一读取控制信号RX4<1>。
第二锁存电路232可以响应于第二使能信号DQEN<2>来锁存I/O选通信号GIOST以将锁存的I/O选通信号输出为第二读取控制信号RX4<2>。如果第二使能信号DQEN<2>被使能为具有逻辑“高”电平，则第二锁存电路232可以锁存I/O选通信号GIOST以将锁存的I/O选通信号输出为第二读取控制信号RX4<2>。
参考图7，第一读取控制电路71可以包括第一读取驱动器710和第二读取驱动器720。
第一读取驱动器710可以响应于第一读取控制信号RX4<1>而通过第一I/O线GIO<1:4>来输出加载在第一内部I/O线BIO1<1:4>上的第一读取数据RD1<1:4>。如果第一读取控制信号RX4<1>被使能为具有逻辑“高”电平，则第一读取驱动器710可以响应于加载在第一内部I/O线BIO1<1:4>上的第一读取数据RD1<1:4>来驱动第一I/O线GIO<1:4>的电平。
第二读取驱动器720可以响应于第二读取控制信号RX4<2>而通过第二I/O线GIO<5:8>来输出加载在第二内部I/O线BIO1<5:8>上的第一读取数据RD1<5:8>。如果第二读取控制信号RX4<2>被使能为具有逻辑“高”电平，则第二读取驱动器720可以响应于加载在第二内部I/O线BIO1<5:8>上的第一读取数据RD1<5:8>来驱动第二I/O线GIO<5:8>的电平。
参考图8，第一写入控制电路72可以包括第一写入驱动器730和第二写入驱动器740。
第一写入驱动器730可以响应于第一写入控制信号WX4<1>而通过第一I/O线GIO<1:4>来输出输入数据DIN<1:4>。如果第一写入控制信号WX4<1>被使能为具有逻辑“高”电平，则第一写入驱动器730可以响应于输入数据DIN<1:4>来驱动第一I/O线GIO<1:4>的电平。
第二写入驱动器740可以响应于第二写入控制信号WX4<2>而通过第二I/O线GIO<5:8>来输出输入数据DIN<5:8>。如果第二写入控制信号WX4<2>被使能为具有逻辑“高”电平，则第二写入驱动器740可以响应于输入数据DIN<5:8>来驱动第二I/O线GIO<5:8>的电平。
下面将结合读取-修改-写入操作来描述具有上述配置的半导体器件的操作，在该读取-修改-写入操作中，在第二模式中执行第一存储体30的内部读取操作和写入操作。
首先，下面将描述内部读取操作。
地址解码器10可以对地址ADD<1:N>进行解码以产生内部地址IAD<1:M>。在这种情况下，具有逻辑“高”电平的第一地址ADD<1>被输入到半导体器件，而具有逻辑“低”电平的第二地址ADD<2>被输入到半导体器件。
在内部读取操作期间，控制信号发生电路20的读取控制信号发生电路21可以缓冲第一地址和第二地址ADD<1:2>，以产生具有逻辑“高”电平的第一读取控制信号RX4<1>和具有逻辑“低”电平的第二读取控制信号RX4<2>。
第一存储体30可以响应于在内部读取操作期间被使能的读取信号RD、根据内部地址IAD<1:M>来将储存在其中的数据输出为第一读取数据RD1<1:8>。
错误信息储存电路50可以响应于读取信号RD来输出储存在其中的奇偶校验信号PRT<1:J>。
在内部读取操作期间，错误校正电路60可以响应于奇偶校验信号PRT<1:J>来校正加载在第一内部I/O线和第二内部I/O线BIO1<1:8>上的第一读取数据RD1<1:8>的错误，以通过第一内部I/O线和第二内部I/O线BIO1<1:8>来输出校正的数据。
第一I/O控制电路70的第一读取控制电路71可以响应于具有逻辑“高”电平的第一读取控制信号RX4<1>而通过第一I/O线GIO<1:4>来输出加载在第一内部I/O线BIO1<1:4>上的第一读取数据RD1<1:4>。
接下来，下面将描述写入操作。
地址解码器10可以对地址ADD<1:N>进行解码以产生内部地址IAD<1:M>。在这种情况下，具有逻辑“高”电平的第一地址ADD<1>被输入到半导体器件，而具有逻辑“低”电平的第二地址ADD<2>被输入到半导体器件。
在写入操作期间，控制信号发生电路20的读取控制信号发生电路21可以反相缓冲第一地址和第二地址ADD<1:2>以产生具有逻辑“低”电平的第一读取控制信号RX4<1>和具有逻辑“高”电平的第二读取控制信号RX4<2>。在写入操作期间，写入控制信号发生电路22可以缓冲第一地址和第二地址ADD<1:2>以产生具有逻辑“高”电平的第一写入控制信号WX4<1>和具有逻辑“低”电平的第二写入控制信号WX4<2>。
在内部读取操作期间，错误校正电路60可以响应于在内部读操作期间产生的奇偶校验信号PRT<1:J>来校正加载在第一内部I/O线和第二内部I/O线BIO1<1:8>上的第一读取数据RD1<1:8>的错误，以通过第一内部I/O线和第二内部I/O线BIO1<1:8>来输出校正的数据。
第一I/O控制电路70的第一读取控制电路71可以响应于具有逻辑“高”电平的第二读取控制信号RX4<2>而通过第二I/O线GIO<5:8>来输出加载在第二内部I/O线BIO1<5:8>上的第一读取数据RD1<5:8>。在写入操作期间，第一写入控制电路72可以响应于具有逻辑“高”电平的第一写入控制信号WX4<1>而通过第一I/O线GIO<1:4>来输出输入数据DIN<1:4>。
在写入操作期间，错误校正电路60可以产生包括关于加载在第一I/O线GIO<1:4>上的输入数据DIN<1:4>的错误的信息的奇偶校验信号PRT<1:J>。在写入操作期间，错误校正电路60可以校正加载在第一I/O线GIO<1:4>上的输入数据DIN<1:4>的错误，以通过第一I/O线GIO<1:4>来输出校正的输入数据。
错误信息储存电路50可以响应写入信号WT来储存包括关于输入数据DIN<1:4>的错误的信息的奇偶校验信号PRT<1:J>。
第一存储体30可以响应于在写入操作期间被使能的写入信号WT、根据内部地址IAD<1:M>来储存加载在第一I/O线GIO<1:4>上的输入数据DIN<1:4>和加载在第二I/O线GIO<5:8>上的第一读取数据RD1<5:8>。
如上所述，根据实施例的半导体器件可以使用在读取-修改-写入操作期间未被使用的I/O线来执行内部读取操作，并且可以使用在读取-修改-写入操作期间被使用的I/O线来执行写入操作。因此，可以减少执行读取-修改-写入操作所需的时间。
参考图1至图8描述的半导体器件可以被应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图9所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。
根据从存储器控制器1002产生的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1所示的半导体器件。同时，数据储存电路1001可以包括即使在其电源被中断时也可以保留储存的数据的非易失性存储器。非易失性存储器可以是快闪存储器(诸如NOR型快闪存储器或NAND型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004来接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作，或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。虽然图9图示了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器组成的数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以将储存的数据读取并输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004来接收从外部设备(即，主机)供应的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议(诸如，通用串行总线(USB)驱动器、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接的SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电路(IDE))中的任意一种。
电子系统1000可以用作外部储存设备或主机的辅助储存设备。电子系统1000可以包括固态盘(SSD)、USB驱动器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。
参考图10，根据另一实施例的电子系统2000可以包括主机2001、存储器控制器2002以及数据储存电路2003。
主机2001可以将请求信号和数据输出给存储器控制器2002以访问数据储存电路2003。存储器控制器2002可以响应于请求信号来将数据、数据选通信号、命令、地址以及时钟信号供应给数据储存电路2003，且数据储存电路2003可以响应于命令来执行写入操作或读取操作。主机2001可以将数据传输到存储器控制器2002以将数据储存到数据储存电路2003中。此外，主机2001可以通过存储器控制器2002来接收从数据储存电路2003输出的数据。主机2001可以包括使用错误校正码(ECC)方案来校正数据的错误的电路。
存储器控制器2002可以用作将主机2001连接到数据储存电路2003以用于主机2001与数据储存电路2003之间通信的接口。存储器控制器2002可以接收从主机2001输出的请求信号和数据，且可以产生并供应数据、数据选通信号、命令、地址以及时钟信号给数据储存电路2003，以便控制数据储存电路2003的操作。此外，存储器控制器2002可以将从数据储存电路2003输出的数据供应给主机2001。
数据储存电路2003可以包括多个存储器。数据储存电路2003可以从存储器控制器2002接收数据、数据选通信号、命令、地址以及时钟信号，以执行写入操作或读取操作。包括在数据储存电路2003中的每个存储器可以包括使用错误校正码(ECC)方案来校正数据的错误的电路。数据储存电路2003可以包括图1所示的半导体器件。
在一些实施例中，电子系统2000可以被实现为选择性地操作包括在主机2001和数据储存电路2003中的ECC电路中的任意一个。可替换地，电子系统2000可以被实现为同时操作包括在主机2001和数据储存电路2003中的所有ECC电路。主机2001和存储器控制器2002可以根据实施例而以单个芯片来实现。存储器控制器2002和数据储存电路2003可以根据实施例而以单个芯片来实现。

Claims (20)

1.一种半导体器件，包括：
控制信号发生电路，被配置为根据用于选择第一输入/输出I/O线或第二输入/输出I/O线的第一地址和第二地址的组合来产生其中之一被选择性使能的第一读取控制信号和第二读取控制信号以及其中之一被选择性使能的第一写入控制信号和第二写入控制信号；以及
I/O控制电路，被配置为响应于第一读取控制信号和第二读取控制信号而通过第一I/O线和第二I/O线中的任意一个来输出加载在第一内部I/O线和第二内部I/O线上的读取数据，并且被配置为响应于第一写入控制信号和第二写入控制信号而通过第一I/O线和第二I/O线中的任意一个来输出输入数据。
2.如权利要求1所述的半导体器件，其中，输入数据通过未被加载读取数据的第一I/O线和第二I/O线中的任意一个来输出。
3.如权利要求1所述的半导体器件，其中，控制信号发生电路包括：
读取控制信号发生电路，被配置为在内部读取操作期间，缓冲第一地址和第二地址以产生第一读取控制信号和第二读取控制信号，并且被配置为在写入操作期间，反相缓冲第一地址和第二地址以产生第一读取控制信号和第二读取控制信号；以及
写入控制信号发生电路，被配置为在内部读取操作或写入操作期间，缓冲第一地址和第二地址以产生第一写入控制信号和第二写入控制信号。
4.如权利要求3所述的半导体器件，其中，读取控制信号发生电路包括：
缓冲电路，被配置为缓冲第一地址和第二地址以产生第一延迟地址和第二延迟地址；
使能信号发生电路，被配置为响应于在内部读取操作期间产生的第一列信号来缓冲第一延迟地址和第二延迟地址以产生第一使能信号和第二使能信号，或者被配置为响应于在写入操作期间产生的第二列信号来反相缓冲第一延迟地址和第二延迟地址以产生第一使能信号和第二使能信号；以及
锁存电路，被配置为响应于第一使能信号和第二使能信号来锁存在内部读取操作或写入操作期间产生的I/O选通信号以产生第一读取控制信号和第二读取控制信号。
5.如权利要求4所述的半导体器件，其中，缓冲电路包括：
第一缓冲电路，被配置为缓冲第一地址以产生第一延迟地址；以及
第二缓冲电路，被配置为缓冲第二地址以产生第二延迟地址。
6.如权利要求4所述的半导体器件，其中，使能信号发生电路包括：
第一使能信号发生电路，被配置为响应于第一列信号来缓冲第一延迟地址以将缓冲的信号输出为第一使能信号，并且被配置为响应于第二列信号来反相缓冲第一延迟地址以将反相缓冲的信号输出为第一使能信号；以及
第二使能信号发生电路，被配置为响应于第一列信号来缓冲第二延迟地址以将缓冲的信号输出为第二使能信号，并且被配置为响应于第二列信号来反相缓冲第二延迟地址以将反相缓冲的信号输出为第二使能信号。
7.如权利要求4所述的半导体器件，其中，锁存电路包括：
第一锁存电路，被配置为响应于第一使能信号来锁存I/O选通信号以将锁存的I/O选通信号输出为第一读取控制信号；以及
第二锁存电路，被配置为响应于第二使能信号来锁存I/O选通信号以将锁存的I/O选通信号输出为第二读取控制信号。
8.如权利要求1所述的半导体器件，其中，I/O控制电路包括：
读取控制电路，被配置为响应于第一读取控制信号和第二读取控制信号而通过第一I/O线和第二I/O线中的一个来输出加载在第一内部I/O线和第二内部I/O线上的读取数据；以及
写入控制电路，被配置为响应于第一写入控制信号和第二写入控制信号而通过第一I/O线和第二I/O线中的一个来输出输入数据。
9.如权利要求8所述的半导体器件，其中，读取控制电路包括：
第一读取驱动器，被配置为响应于第一读取控制信号而通过第一I/O线来输出加载在第一内部I/O线上的读取数据；以及
第二读取驱动器，被配置为响应于第二读取控制信号而通过第二I/O线来输出加载在第二内部I/O线上的读取数据。
10.如权利要求8所述的半导体器件，其中，写入控制电路包括：
第一写入驱动器，被配置为响应于第一写入控制信号而通过第一I/O线来输出输入数据；以及
第二写入驱动器，被配置为响应于第二写入控制信号而通过第二I/O线来输出输入数据。
11.一种半导体器件，包括：
控制信号发生电路，被配置为如果第一地址和第二地址的组合对应于第一模式，则产生被同时使能的第一读取控制信号和第二读取控制信号以及第一写入控制信号和第二写入控制信号，并且被配置为如果第一地址和第二地址的组合对应于第二模式或第三模式，则产生其中之一被选择性使能的第一读取控制信号和第二读取控制信号以及其中之一被选择性使能的第一写入控制信号和第二写入控制信号；以及
输入/输出I/O控制电路，被配置为响应于第一读取控制信号和第二读取控制信号而通过第一I/O线和第二I/O线来输出加载在第一内部I/O线和第二内部I/O线上的读取数据，并且被配置为响应于第一写入控制信号和第二写入控制信号而通过第一I/O线和第二I/O线来输出输入数据。
12.如权利要求11所述的半导体器件，
其中，如果在第一模式中读取数据中包括的比特位的数量和输入数据中包括的比特位的数量为“N”，则在第二模式或第三模式中读取数据中包括的比特位的数量和输入数据中包括的比特位的数量为“N/2”，其中，“N”表示自然数和偶数。
13.如权利要求11所述的半导体器件，其中，控制信号发生电路包括：
读取控制信号发生电路，被配置为在内部读取操作期间，缓冲第一地址和第二地址以产生第一读取控制信号和第二读取控制信号，并且被配置为在写入操作期间，反相缓冲第一地址和第二地址以产生第一读取控制信号和第二读取控制信号；以及
写入控制信号发生电路，被配置为在内部读取操作或写入操作期间，缓冲第一地址和第二地址以产生第一写入控制信号和第二写入控制信号。
14.如权利要求13所述的半导体器件，其中，读取控制信号发生电路包括：
缓冲电路，被配置为缓冲第一地址和第二地址以产生第一延迟地址和第二延迟地址；
使能信号发生电路，被配置为响应于在内部读取操作期间产生的第一列信号来缓冲第一延迟地址和第二延迟地址以产生第一使能信号和第二使能信号，或者被配置为响应于在写入操作期间产生的第二列信号来反相缓冲第一延迟地址和第二延迟地址以产生第一使能信号和第二使能信号；以及
锁存电路，被配置为响应于第一使能信号和第二使能信号来锁存在内部读取操作或写入操作期间产生的I/O选通信号以产生第一读取控制信号和第二读取控制信号。
15.如权利要求14所述的半导体器件，其中，缓冲电路包括：
第一缓冲电路，被配置为缓冲第一地址以产生第一延迟地址；以及
第二缓冲电路，被配置为缓冲第二地址以产生第二延迟地址。
16.如权利要求14所述的半导体器件，其中，使能信号发生电路包括：
第一使能信号发生电路，被配置为响应于第一列信号来缓冲第一延迟地址以将缓冲的信号输出为第一使能信号，并且被配置为响应于第二列信号来反相缓冲第一延迟地址以将反相缓冲的信号输出为第一使能信号；以及
第二使能信号发生电路，被配置为响应于第一列信号来缓冲第二延迟地址以将缓冲的信号输出为第二使能信号，并且被配置为响应于第二列信号来反相缓冲第二延迟地址以将反相缓冲的信号输出为第二使能信号。
17.如权利要求14所述的半导体器件，其中，锁存电路包括：
第一锁存电路，被配置为响应于第一使能信号来锁存I/O选通信号以将锁存的I/O选通信号输出为第一读取控制信号；以及
第二锁存电路，被配置为响应于第二使能信号来锁存I/O选通信号以将锁存的I/O选通信号输出为第二读取控制信号。
18.如权利要求11所述的半导体器件，其中，I/O控制电路包括：
读取控制电路，被配置为响应于第一读取控制信号和第二读取控制信号而通过第一I/O线和第二I/O线中的一个来输出加载在第一内部I/O线和第二内部I/O线上的读取数据；以及
写入控制电路，被配置为响应于第一写入控制信号和第二写入控制信号而通过第一I/O线和第二I/O线中的一个来输出输入数据。
19.如权利要求18所述的半导体器件，其中，读取控制电路包括：
第一读取驱动器，被配置为响应于第一读取控制信号而通过第一I/O线来输出加载在第一内部I/O线上的读取数据；以及
第二读取驱动器，被配置为响应于第二读取控制信号而通过第二I/O线来输出加载在第二内部I/O线上的读取数据。
20.如权利要求18所述的半导体器件，其中，写入控制电路包括：
第一写入驱动器，被配置为响应于第一写入控制信号而通过第一I/O线来输出输入数据；以及
第二写入驱动器，被配置为响应于第二写入控制信号而通过第二I/O线来输出输入数据。
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