TWI741078B - 半導體裝置 - Google Patents

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TWI741078B
TWI741078B TW106140805A TW106140805A TWI741078B TW I741078 B TWI741078 B TW I741078B TW 106140805 A TW106140805 A TW 106140805A TW 106140805 A TW106140805 A TW 106140805A TW I741078 B TWI741078 B TW I741078B
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金溶美
金載鎰
李在仁
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韓商愛思開海力士有限公司
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Abstract

一種半導體裝置包括控制訊號產生電路和輸入/輸出(I/O)控制電路。控制訊號產生電路產生第一讀取控制訊號和第二讀取控制訊號以及第一寫入控制訊號和第二寫入控制訊號。第一讀取控制訊號和第二讀取控制訊號中的一個以及第一寫入控制訊號和第二寫入控制訊號中的一個根據用於選擇第一I/O線或第二I/O線的第一位址和第二位址的組合而被選擇性致能。I/O控制電路回應於第一讀取控制訊號和第二讀取控制訊號而透過第一I/O線和第二I/O線中的任意一個來輸出載入在第一內部I/O線和第二內部I/O線上的讀取資料。此外，I/O控制電路回應於第一寫入控制訊號和第二寫入控制訊號而透過第一I/O線和第二I/O線中的任意一個來輸出輸入資料。

Description

半導體裝置
本公開的實施例係關於執行讀取-修改-寫入操作的半導體裝置。
近來，已經使用用於在每個時脈週期時間期間接收並輸出4位元資料或8位元資料的DDR2方案或DDR3方案來提高半導體裝置的操作速度。如果半導體裝置的資料傳輸速度變快，則當在半導體裝置中傳輸資料時，錯誤產生的概率可能增加。因此，可能需要新穎的設計方案來保證資料的可靠傳輸。
每當在半導體裝置中傳輸資料時，能夠檢測錯誤產生的錯誤碼可以被產生並且其可以與資料一起被傳輸，以提高資料傳輸的可靠性。錯誤碼可以包括能夠檢測錯誤的錯誤檢測碼(error detection code,EDC)和能夠自動校正錯誤的錯誤校正碼(error correction code,ECC)。
同時，半導體裝置可以被設計為執行讀取-修改-寫入操作。根據讀取-修改-寫入操作，當用於讀出儲存在預定記憶單元中的資料的讀取操作終止時，寫入操作可以開始將資料儲存到預定記憶單元中。在這種情況下，在寫入操作期間儲存到預定記憶單元中的資料與在讀取操作期間從預定記憶單元輸出的資料相同可能是無意義的。因此，在儲存在預定記憶單元中的資料被讀出之後，可能需要校正從預定記憶單元輸出的資料的錯誤，以及執行用於將校正資料儲存到預定記憶單元中的寫入操作。
本申請要求2017年1月23日提交的申請號為10-2017-0010732的韓國專利申請的優先權，其透過引用整體合併於此。
各種實施例係關於執行讀取-修改-寫入操作的半導體裝置。
根據實施例，半導體裝置包括控制訊號產生電路和輸入/輸出(I/O)控制電路。控制訊號產生電路產生第一讀取控制訊號和第二讀取控制訊號以及第一寫入控制訊號和第二寫入控制訊號。第一讀取控制訊號和第二讀取控制訊號中的一個以及第一寫入控制訊號和第二寫入控制訊號中的一個根據用於選擇第一I/O線或第二I/O線的第一位址和第二位址的組合而被選擇性致能。I/O控制電路回應於第一讀取控制訊號和第二讀取控制訊號而透過第一I/O線和第二I/O線中的任意一個來輸出載入在第一內部I/O線和第二內部I/O線上的讀取資料。此外，I/O控制電路回應於第一寫入控制訊號和第二寫入控制訊號而透過第一I/O線和第二I/O線中的任意一個來輸出輸入資料。
根據另一個實施例，半導體裝置包括控制訊號產生電路和輸入/輸出(I/O)控制電路。如果第一位址和第二位址的組合對應於第一模式，則控制訊號產生電路產生被同時致能的第一讀取控制訊號和第二讀取控制訊號以及第一寫入控制訊號和第二寫入控制訊號。此外，即使第一位址和第二位址的組合對應於第二模式或第三模式，控制訊號產生電路產生第一讀取控制訊號和第二讀取控制訊號以及第一寫入控制訊號和第二寫入控制訊號。在這種情況下，第一讀取控制訊號和第二讀取控制訊號中的一個以及第一寫入控制訊號和第二寫入控制訊號中的一個在第二模式或第三模式中被選擇性致能。輸入/輸出I/O 控制電路回應於第一讀取控制訊號和第二讀取控制訊號而透過第一I/O線和第二I/O線來輸出載入在第一內部I/O線和第二內部I/O線上的讀取資料。此外，I/O控制電路回應於第一寫入控制訊號和第二寫入控制訊號而透過第一I/O線和第二I/O線來輸出輸入資料。
10:位址解碼器
20:控制訊號產生電路
21:讀取控制訊號產生電路
210:緩衝電路
211:第一緩衝電路
212:第二緩衝電路
22:寫入控制訊號產生電路
220:致能訊號產生電路
221:第一致能訊號產生電路
2211:第一訊號傳輸電路
2212:第一閂鎖器
222:第二致能訊號產生電路
2221:第二訊號傳輸電路
2222:第二閂鎖器
230:閂鎖電路
231:第一閂鎖電路
232:第二閂鎖電路
22:寫入控制訊號產生電路
30:第一儲存庫
40:第二儲存庫
50:錯誤資訊儲存電路
60:錯誤校正電路
70:第一I/O控制電路
71:第一讀取控制電路
710:第一讀取驅動器
720:第二讀取驅動器
72:第一寫入控制電路
730:第一寫入驅動器
740:第二寫入驅動器
80:第二I/O控制電路
81:第二讀取控制電路
82:第二寫入控制電路
1000:電子系統
1001:資料儲存電路
1002:記憶體控制器
1003:緩衝記憶體
1004:I/O介面
2000:電子系統
2001:主機
2002:記憶體控制器
2003:資料儲存電路
ADD<1：N>:位址
ADD<1：2>:第一位址和第二位址
ADD<1>:第一位址
ADD<2>:第二位址
BIO1<1：8>:第一內部I/O線和第二內部I/O線
BIO1<1：4>:內部I/O線
BIO1<5：8>:內部I/O線
BIO2<1：8>:第三內部I/O線和第四內部I/O線
BIO2<1：4>:內部I/O線
BIO2<5：8>:內部I/O線
CAS_RMW:第一列訊號
CAS:第二列訊號
DAD<1>:第一延遲位址
DAD<2>:第二延遲位址
DIN<1：8>:輸入資料
DIN<1：4>:輸入資料
DIN<5：8>:輸入資料
DQEN<1：2>:第一致能訊號和第二致能訊號
DQEN<1>:第一致能訊號
DQEN<2>:第二致能訊號
GIO<1：8>:第一I/O線和第二I/O線
GIO<1：4>:第一I/O線
GIO<5：8>:第二I/O線
GIOST:I/O選通訊號
IAD<1：M>:內部位址
IV21:反相器
IV22:反相器
IV23:反相器
IV24:反相器
ND21:節點
ND22:節點
PRT<1：J>:同位訊號
RD:讀取訊號
RD1<1：8>:第一讀取資料
RD1<1：4>:第一讀取資料
RD1<5：8>:第一讀取資料
RD2<1：8>:第二讀取資料
RD2<1：4>:第二讀取資料
RD2<5：8>:第二讀取資料
RX4<1：2>:第一讀取控制訊號和第二讀取控制訊號
RX4<1>:第一讀取控制訊號
RX4<2>:第二讀取控制訊號
WX4<1：2>:第一寫入控制訊號和第二寫入控制訊號
WX4<1>:第一寫入控制訊號
WX4<2>:第二寫入控制訊號
WT:寫入訊號
鑒於所附圖式和所附的詳細描述，本公開的各種實施例將變得更加明顯，其中：〔圖1〕係繪示根據本公開的實施例的半導體裝置的配置的方塊圖；〔圖2〕係繪示根據在實施例中使用的位址的邏輯位準組合的各種模式的表格；〔圖3〕係繪示包括在〔圖1〕的半導體裝置中的讀取控制訊號產生電路的配置的方塊圖；〔圖4〕係繪示包括在〔圖3〕的讀取控制訊號產生電路中的緩衝電路的配置的電路圖；〔圖5〕係繪示包括在〔圖3〕的讀取控制訊號產生電路中的致能訊號產生電路的配置的電路圖；〔圖6〕係繪示包括在〔圖3〕的讀取控制訊號產生電路中的閂鎖電路的配置的電路圖；〔圖7〕係繪示包括在〔圖1〕的半導體裝置中的第一讀取控制電路的配置的方塊圖； 〔圖8〕係繪示包括在〔圖1〕的半導體裝置中的第一寫入控制電路的配置的方塊圖；〔圖9〕係繪示採用參考〔圖1〕至〔圖8〕描述的半導體裝置的電子系統的配置的方塊圖；以及〔圖10〕係繪示採用參考〔圖1〕至〔圖8〕描述的半導體裝置的另一電子系統的配置的方塊圖。
下面將參考所附圖式描述本公開的各種實施例。然而，本文所描述的實施例僅用於說明的目的，並非意在限制本公開的範圍。
如圖1所示，根據實施例的半導體裝置可以包括位址解碼器10、控制訊號產生電路20、第一儲存庫30、第二儲存庫40、錯誤資訊儲存電路50、錯誤校正電路60、第一輸入/輸出(I/O)控制電路70以及第二I/O控制電路80。
位址解碼器10可以對位址ADD<1：N>進行解碼以產生內部位址IAD<1：M>。位址ADD<1：N>可以是從外部設備或外部系統接收的訊號。位址ADD<1：N>中包括的位元的數量“N”可以被設置為自然數，並且可以根據實施例而被設置為不同。內部位址IAD<1：M>中包括的位元的數量“M”可以被設置為自然數，並且可以根據實施例而被設置為不同。位址ADD<1：N>的第一位址ADD<1>可以被設置為用於啟動第一I/O線GIO<1：4>的位址。位址ADD<1：N>的第二位址ADD<2>可以被設置為用於啟動第二I/O線GIO<5：8>的位址。
控制訊號產生電路20可以包括讀取控制訊號產生電路21和寫入控制訊號產生電路22。
在內部讀取操作期間，讀取控制訊號產生電路21可以緩衝第一位址和第二位址ADD<1：2>以產生第一讀取控制訊號和第二讀取控制訊號RX4<1：2>。在寫入操作期間，讀取控制訊號產生電路21可以反相緩衝第一位址和第二位址ADD<1：2>以產生第一讀取控制訊號和第二讀取控制訊號RX4<1：2>。
在內部讀取操作期間，寫入控制訊號產生電路22可以緩衝第一位址和第二位址ADD<1：2>以產生第一寫入控制訊號和第二寫入控制訊號WX4<1：2>。在寫入操作期間，寫入控制訊號產生電路22可以緩衝第一位址和第二位址ADD<1：2>以產生第一寫入控制訊號和第二寫入控制訊號WX4<1：2>。
控制訊號產生電路20可以根據用於選擇並啟動第一I/O線和第二I/O線GIO<1：8>的第一位址和第二位址ADD<1：2>的邏輯位準組合來產生第一讀取控制訊號和第二讀取控制訊號RX4<1：2>。控制訊號產生電路20可以根據用於選擇並啟動第一I/O線和第二I/O線GIO<1：8>的第一位址和第二位址ADD<1：2>的邏輯位準組合來產生第一寫入控制訊號和第二寫入控制訊號WX4<1：2>。控制訊號產生電路20可以產生根據第一模式中的第一位址和第二位址ADD<1：2>的邏輯位準組合而被同時致能的第一讀取控制訊號和第二讀取控制訊號RX4<1：2>。控制訊號產生電路20可以產生如果第一位址和第二位址ADD<1：2>的組合對應於第一模式則可以被同時致能的第一讀取控制訊號和第二讀取控制訊號RX4<1：2>。控制訊號產生電路20可以產生根據第一模式中的第一位址和第二位址ADD<1：2>的邏輯位準組合而被同時致能的第一寫入控制訊號和第二寫入控制訊號WX4<1：2>。控制訊號產生電路20可以產生如果第一位址和第二位址ADD<1：2>的組合對應於第一模式則可以被同時致能的第一寫入控制訊號和 第二寫入控制訊號WX4<1：2>。控制訊號產生電路20可以產生如果第一位址和第二位址ADD<1：2>的邏輯位準組合在第二模式或第三模式中則其中之一被選擇性致能的第一讀取控制訊號和第二讀取控制訊號RX4<1：2>。控制訊號產生電路20可以產生如果第一位址和第二位址ADD<1：2>的邏輯位準組合在第二模式或第三模式中則其中之一被選擇性致能的第一寫入控制訊號和第二寫入控制訊號WX4<1：2>。稍後將參考圖2詳細描述第一模式至第三模式。
第一儲存庫30可以回應於在內部讀取操作期間被致能的讀取訊號RD，根據內部位址IAD<1：M>來將儲存在其中的資料輸出為第一讀取資料RD1<1：8>。第一讀取資料RD1<1：8>可以透過第一內部I/O線和第二內部I/O線BIO1<1：8>來輸出。第一內部I/O線對應於第一內部I/O線和第二內部I/O線BIO1<1：8>中的內部I/O線BIO1<1：4>。第二內部I/O線對應於第一內部I/O線和第二內部I/O線BIO1<1：8>中的內部I/O線BIO1<5：8>。第一儲存庫30可以回應於在寫入操作期間被致能的寫入訊號WT，根據內部位址IAD<1：M>來儲存載入在第一I/O線和第二I/O線GIO<1：8>上的輸入資料DIN<1：8>。第一I/O線對應於第一I/O線和第二I/O線GIO<1：8>中的I/O線GIO<1：4>。第二I/O線對應於第一I/O線和第二I/O線GIO<1：8>中的I/O線GIO<5：8>。
第二儲存庫40可以回應於在內部讀取操作期間被致能的讀取訊號RD，根據內部位址IAD<1：M>來將儲存在其中的資料輸出為第二讀取資料RD2<1：8>。第二讀取資料RD2<1：8>可以透過第三內部I/O線和第四內部I/O線BIO2<1：8>來輸出。第三內部I/O線對應於第三內部I/O線和第四內部I/O線BIO2<1：8>中的內部I/O線BIO2<1：4>。第四內部I/O線對應於第三內部I/O線和第四內部I/O線BIO2<1：8>中的內部I/O線BIO2<5：8>。第二儲存庫40可以回應於在 寫入操作期間被致能的寫入訊號WT，根據內部位址IAD<1：M>來儲存載入在第一I/O線和第二I/O線GIO<1：8>上的輸入資料DIN<1：8>。
錯誤資訊儲存電路50可以回應於讀取訊號RD來輸出儲存在其中的同位訊號PRT<1：J>。錯誤資訊儲存電路50可以回應於寫入訊號WT來儲存同位訊號PRT<1：J>。同位訊號PRT<1：J>可以被設置為包括關於第一讀取資料RD1<1：8>和第二讀取資訊RD2<1：8>的錯誤資訊。同位訊號PRT<1：J>可以被設置為包括關於輸入資料DIN<1：8>的錯誤資訊。同位訊號PRT<1：J>中包括的位元的數量“J”可以被設置為自然數，並且可以根據實施例而被設置為不同。
在內部讀取操作期間，錯誤校正電路60可以回應於同位訊號PRT<1：J>來校正載入在第一內部I/O線和第二內部I/O線BIO1<1：8>上的第一讀取資料RD1<1：8>的錯誤。在內部讀取操作期間，錯誤校正電路60可以透過第一內部I/O線和第二內部I/O線BIO1<1：8>來輸出校正的第一讀取資料RD1<1：8>。在內部讀取操作期間，錯誤校正電路60可以回應於同位訊號PRT<1：J>來校正載入在第三內部I/O線和第四內部I/O線BIO2<1：8>上的第二讀取數據RD2<1：8>的錯誤。在內部讀取操作期間，錯誤校正電路60可以透過第三內部I/O線和第四內部I/O線BIO2<1：8>來輸出校正的第二讀取資料RD2<1：8>。在寫入操作期間，錯誤校正電路60可以產生包括關於載入在第一I/O線和第二I/O線GIO<1：8>上的輸入資料DIN<1：8>的錯誤的資訊的同位訊號PRT<1：J>。在寫入操作期間，錯誤校正電路60可以校正載入在第一I/O線和第二I/O線GIO<1：8>上的輸入資料DIN<1：8>的錯誤。在寫入操作期間，錯誤校正電路60可以透過第一I/O線和第二I/O線GIO<1：8>來輸出校正的輸入資料DIN<1：8>。
第一I/O控制電路70可以包括第一讀取控制電路71和第一寫入控制電路72。
第一讀取控制電路71可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>來輸出載入在第一內部I/O線和第二內部I/O線BIO1<1：8>上的第一讀取資料RD1<1：8>。在第一模式中，第一讀取控制電路71可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>來輸出載入在第一內部I/O線和第二內部I/O線BIO1<1：8>上的第一讀數取資料RD1<1：8>。在第二模式中，在內部讀取操作期間，第一讀取控制電路71可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線GIO<1：4>來輸出載入在第一內部I/O線BIO1<1：4>上的第一讀取資料RD1<1：4>。在第二模式中，在寫入操作期間，第一讀取控制電路71可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第二I/O線GIO<5：8>來輸出載入在第二內部I/O線BIO1<5：8>上的第一讀取資料RD1<5：8>。在第三模式中，在內部讀取操作期間，第一讀取控制電路71可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第二I/O線GIO<5：8>來輸出載入在第二內部I/O線BIO1<5：8>上的第一讀取資料RD1<5：8>。在第三模式中，在寫入操作期間，第一讀取控制電路71可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線GIO<1：4>來輸出載入在第一內部I/O線BIO1<1：4>上的第一讀取資料RD1<1：4>。
第一寫入控制電路72可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>中的至少一個來輸出輸入資料DIN<1：8>。在第一模式中，第一寫入控制電路72可以回應於第一寫入 控制訊號和第二寫入控制訊號WX4<1：2>而透過未被載入讀取資料RD1<1：8>的第一I/O線和第二I/O線GIO<1：8>中的任意一個來輸出輸入資料DIN<1：8>。在第二模式中，在寫入操作期間，第一寫入控制電路72可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第一I/O線GIO<1：4>來輸出輸入資料DIN<1：4>。在第三模式中，在寫入操作期間，第一寫入控制電路72可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第二I/O線GIO<5：8>來輸出輸入資料DIN<5：8>。
在第一模式中，第一I/O控制電路70可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>中的至少一個來輸出載入在第一內部I/O線和第二內部I/O線BIO1<1：8>上的第一讀取資料RD1<1：8>。通常，如果在第一模式中第一讀取資料RD1<1：8>中包括的位元的數量和輸入資料DIN<1：8>中包括的位元的數量為“N”，則在第二模式或第三模式中輸入資料DIN<1：8>中包括的位元的數量為“N/2”(其中，“N”表示自然數和偶數)。在第二模式或第三模式中，第一I/O控制電路70可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>中的任意一個來輸出載入在第一內部I/O線和第二內部I/O線BIO1<1：8>上的第一讀取資料RD1<1：8>。在第一模式中，第一I/O控制電路70可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>來輸出輸入資料DIN<1：8>。在第二模式或第三模式中，第一I/O控制電路70可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>中的至少一個來輸出輸入資料DIN<1：8>。
第二I/O控制電路80可以包括第二讀取控制電路81和第二寫入控制電路82。
第二讀取控制電路81可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>來輸出載入在第三內部I/O線和第四內部I/O線BIO2<1：8>上的第二讀取資料RD2<1：8>。在第一模式中，第二讀取控制電路81可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>來輸出載入在第三內部I/O線和第四內部I/O線BIO2<1：8>上的第二讀取資料RD2<1：8>。在第二模式中，在內部讀取操作期間，第二讀取控制電路81可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線GIO<1：4>來輸出載入在第三內部I/O線BIO2<1：4>上的第二讀取資料RD2<1：4>。在第二模式中，在寫入操作期間，第二讀取控制電路81可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第二I/O線GIO<5：8>來輸出載入在第四內部I/O線BIO2<5：8>上的第二讀取資料RD2<5：8>。在第三模式中，在內部讀取操作期間，第二讀取控制電路81可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第二I/O線GIO<5：8>來輸出載入在第四內部I/O線BIO2<5：8>上的第二讀取資料RD2<5：8>。在第三模式中，在寫入操作期間，第二讀取控制電路81可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線GIO<1：4>來輸出載入在第三內部I/O線BIO2<1：4>上的第二讀取資料RD2<1：4>。除了第二讀取資料RD2<1：8>而不是第一讀取資料RD1<1：8>被輸入第二讀取控制電路81之外，第二讀取控制電路81可以被實現為具有與第一讀取控制電路71基本上相同 的配置和功能。即，第二讀取控制電路81可以被設計為執行與第一讀取控制電路71基本上相同的操作。
第二寫入控制電路82可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>中的至少一個來輸出輸入資料DIN<1：8>。在第一模式中，第二寫入控制電路82可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過未被載入讀取資料RD2<1：8>的第一I/O線和第二I/O線GIO<1：8>中的任意一個來輸出輸入資料DIN<1：8>。在第二模式中，在寫入操作期間，第二寫入控制電路82可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第一I/O線GIO<1：4>來輸出輸入資料DIN<1：4>。在第三模式中，在寫入操作期間，第二寫入控制電路82可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第二I/O線GIO<5：8>來輸出輸入資料DIN<5：8>。第二寫入控制電路82可以被實現為具有與第一寫入控制電路72實質上相同的配置和功能。即，第二寫入控制電路82可以被設計為執行與第一寫入控制電路72實質上相同的操作。
在第一模式中，第二I/O控制電路80可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>來輸出載入在第三內部I/O線和第四內部I/O線BIO2<1：8>上的第二讀取資料RD2<1：8>。在第二模式或第三模式中，第二I/O控制電路80可以回應於第一讀取控制訊號和第二讀取控制訊號RX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>中的任意一個來輸出載入在第三內部I/O線和第四內部I/O線BIO2<1：8>上的第二讀取資料RD2<1：8>。在第一模式中，第二I/O控制電路80可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第一I/O線和 第二I/O線GIO<1：8>來輸出輸入資料DIN<1：8>。在第二模式或第三模式中，第二I/O控制電路80可以回應於第一寫入控制訊號和第二寫入控制訊號WX4<1：2>而透過第一I/O線和第二I/O線GIO<1：8>中的任意一個來輸出輸入資料DIN<1：8>。
下面將參考圖2詳細描述第一模式、第二模式和第三模式。
第一模式(×8)可以為第一位址ADD<1>具有邏輯“高(H)”位準並且第二位址ADD<2>具有邏輯“高(H)”位準的情況。第一模式(×8)可以對應於第一內部I/O線和第二內部I/O線BIO1<1：8>、第三內部I/O線和第四內部I/O線BIO2<1：8>以及第一I/O線和第二I/O線GIO<1：8>同時被啟動的模式。在第一模式(×8)中，第一讀取資料RD1<1：8>和第二讀取資料RD2<1：8>可以作為8位元資料被輸出，且輸入資料DIN<1：8>可以作為8位元資料被輸入。
第二模式(×4)可以為第一位址ADD<1>具有邏輯“高(H)”位準而第二位址ADD<2>具有邏輯“低(L)”位準的情況。第二模式(×4)可以對應於第一內部I/O線BIO1<1：4>和第三內部I/O線BIO2<1：4>被啟動且第一I/O線GIO<1：4>被啟動的模式。在第二模式(×4)中，第一讀取資料RD1<1：4>和第二讀取數據RD2<1：4>可以在內部讀取操作期間作為4位元資料被輸出，且輸入資料DIN<1：4>可以在寫入操作期間作為4位元資料被輸入。
第三模式(×4)可以為第一位址ADD<1>具有邏輯“低(L)”位準而第二位址ADD<2>具有邏輯“高(H)”位準的情況。第三模式(×4)可以對應於第二內部I/O線BIO1<5：8>和第四內部I/O線BIO2<5：8>被啟動且第二I/O線GIO<5：8>被啟動的模式。在第三模式(×4)中，第一讀取資料RD1<5：8>和第 二讀取資料RD2<5：8>在內部讀取操作期間可以作為4位元資料被輸出，且輸入資料DIN<5：8>在寫入操作期間可以作為4位元資料被輸入。
參考圖3，讀取控制訊號產生電路21可以包括緩衝電路210、致能訊號產生電路220以及閂鎖電路230。
緩衝電路210可以緩衝第一位址和第二位址ADD<1：2>以產生第一延遲位址DAD<1>和第二延遲位址DAD<2>。緩衝電路210可以使用通用緩衝電路來實現。
致能訊號產生電路220可以回應於在內部讀取操作期間產生的第一列訊號CAS_RMW來緩衝第一延遲位址和第二延遲位址DAD<1：2>以產生第一致能訊號DQEN<1>和第二致能訊號DQEN<2>。致能訊號產生電路220可以回應於在寫入操作期間產生的第二列訊號CAS來反相緩衝第一延遲位址和第二延遲位址DAD<1：2>以產生第一致能訊號和第二致能訊號DQEN<1：2>。
閂鎖電路230可以回應於第一致能訊號和第二致能訊號DQEN<1：2>來閂鎖在內部讀取操作和寫入操作期間產生的I/O選通訊號GIOST，以產生第一讀取控制訊號和第二讀取控制訊號RX4<1：2>。
參考圖4，緩衝電路210可以包括第一緩衝電路211和第二緩衝電路212。
第一緩衝電路211可以被實現為包括串聯連接的一對反相器IV21和IV22。第一緩衝電路211可以緩衝第一位址ADD<1>以產生第一延遲位址DAD<1>。
第二緩衝電路212可以被實現為包括串聯連接的一對反相器IV23和IV24。第二緩衝電路212可以緩衝第二位址ADD<2>以產生第二延遲位址DAD<2>。
參考圖5，致能訊號產生電路220可以包括第一致能訊號產生電路221和第二致能訊號產生電路222。
第一致能訊號產生電路221可以包括第一訊號傳輸電路2211和第一閂鎖器2212。
第一訊號傳輸電路2211可以回應於第一列訊號CAS_RMW來反相緩衝第一延遲位址DAD<1>以將反相緩衝的位址輸出到節點ND21。如果第一列訊號CAS_RMW被致能為具有邏輯“高”位準，則第一訊號傳輸電路2211可以反相緩衝第一延遲位址DAD<1>以將反相緩衝的位址輸出到節點ND21。第一訊號傳輸電路2211可以回應於第二列訊號CAS來緩衝第一延遲位址DAD<1>以將緩衝的位址輸出到節點ND21。如果第二列訊號CAS被致能為具有邏輯“高”位準，則第一訊號傳輸電路2211可以緩衝第一延遲位址DAD<1>以將緩衝的位址輸出到節點ND21。
第一閂鎖器2212可以閂鎖節點ND21的訊號。第一閂鎖器2212可以反相緩衝閂鎖的訊號以將反相緩衝的訊號輸出為第一致能訊號DQEN<1>。
如上所述，第一致能訊號產生電路221可以回應於第一列訊號CAS_RMW來緩衝第一延遲位址DAD<1>以將緩衝的訊號輸出為第一致能訊號DQEN<1>。此外，第一致能訊號產生電路221可以回應於第二列訊號CAS來反相緩衝第一延遲位址DAD<1>以將反相緩衝的訊號輸出為第一致能訊號DQEN<1>。
第二致能訊號產生電路222可以包括第二訊號傳輸電路2221和第二閂鎖器2222。
第二訊號傳輸電路2221可以回應於第一列訊號CAS_RMW來反相緩衝第二延遲位址DAD<2>以將反相緩衝的位址輸出到節點ND22。如果第一列訊號CAS_RMW被致能為具有邏輯“高”位準，則第二訊號傳輸電路2221可以反相緩衝第二延遲位址DAD<2>以將反相緩衝的位址輸出到節點ND22。第二訊號傳輸電路2221可以回應於第二列訊號CAS來緩衝第二延遲位址DAD<2>以將緩衝的位址輸出到節點ND22。如果第二列訊號CAS被致能為具有邏輯“高”位準，則第二訊號傳輸電路2221可以緩衝第二延遲位址DAD<2>以將緩衝的位址輸出到節點ND22。
第二閂鎖器2222可以閂鎖節點ND22的訊號。第二閂鎖器2222可以反相緩衝閂鎖的訊號以將反相緩衝的訊號輸出為第二致能訊號DQEN<2>。
如上所述，第二致能訊號產生電路222可以回應於第一列訊號CAS_RMW來緩衝第二延遲位址DAD<2>以將緩衝的訊號輸出為第二致能訊號DQEN<2>。此外，第二致能訊號產生電路222可以回應於第二列訊號CAS來反相緩衝第二延遲位址DAD<2>以將反相緩衝的訊號輸出為第二致能訊號DQEN<2>。
參考圖6，閂鎖電路230可以包括第一閂鎖電路231和第二閂鎖電路232。
第一閂鎖電路231可以回應於第一致能訊號DQEN<1>來閂鎖I/O選通訊號GIOST以將閂鎖的I/O選通訊號輸出為第一讀取控制訊號RX4<1>。如果第一致能訊號DQEN<1>被致能為具有邏輯“高”位準，則第一閂鎖電路231可 以閂鎖I/O選通訊號GIOST以將閂鎖的I/O選通訊號輸出為第一讀取控制訊號RX4<1>。
第二閂鎖電路232可以回應於第二致能訊號DQEN<2>來閂鎖I/O選通訊號GIOST以將閂鎖的I/O選通訊號輸出為第二讀取控制訊號RX4<2>。如果第二致能訊號DQEN<2>被致能為具有邏輯“高”位準，則第二閂鎖電路232可以閂鎖I/O選通訊號GIOST以將閂鎖的I/O選通訊號輸出為第二讀取控制訊號RX4<2>。
參考圖7，第一讀取控制電路71可以包括第一讀取驅動器710和第二讀取驅動器720。
第一讀取驅動器710可以回應於第一讀取控制訊號RX4<1>而透過第一I/O線GIO<1：4>來輸出載入在第一內部I/O線BIO1<1：4>上的第一讀取資料RD1<1：4>。如果第一讀取控制訊號RX4<1>被致能為具有邏輯“高”位準，則第一讀取驅動器710可以回應於載入在第一內部I/O線BIO1<1：4>上的第一讀取資料RD1<1：4>來驅動第一I/O線GIO<1：4>的位準。
第二讀取驅動器720可以回應於第二讀取控制訊號RX4<2>而透過第二I/O線GIO<5：8>來輸出載入在第二內部I/O線BIO1<5：8>上的第一讀取資料RD1<5：8>。如果第二讀取控制訊號RX4<2>被致能為具有邏輯“高”位準，則第二讀取驅動器720可以回應於載入在第二內部I/O線BIO1<5：8>上的第一讀取資料RD1<5：8>來驅動第二I/O線GIO<5：8>的位準。
參考圖8，第一寫入控制電路72可以包括第一寫入驅動器730和第二寫入驅動器740。
第一寫入驅動器730可以回應於第一寫入控制訊號WX4<1>而透過第一I/O線GIO<1：4>來輸出輸入資料DIN<1：4>。如果第一寫入控制訊號WX4<1>被致能為具有邏輯“高”位準，則第一寫入驅動器730可以回應於輸入資料DIN<1：4>來驅動第一I/O線GIO<1：4>的位準。
第二寫入驅動器740可以回應於第二寫入控制訊號WX4<2>而透過第二I/O線GIO<5：8>來輸出輸入資料DIN<5：8>。如果第二寫入控制訊號WX4<2>被致能為具有邏輯“高”位準，則第二寫入驅動器740可以回應於輸入資料DIN<5：8>來驅動第二I/O線GIO<5：8>的位準。
下面將結合讀取-修改-寫入操作來描述具有上述配置的半導體裝置的操作，在該讀取-修改-寫入操作中，在第二模式中執行第一儲存庫30的內部讀取操作和寫入操作。
首先，以下將描述內部讀取操作。
位址解碼器10可以對位址ADD<1：N>進行解碼以產生內部位址IAD<1：M>。在這種情況下，具有邏輯“高”位準的第一位址ADD<1>被輸入到半導體裝置，而具有邏輯“低”位準的第二位址ADD<2>被輸入到半導體裝置。
在內部讀取操作期間，控制訊號產生電路20的讀取控制訊號產生電路21可以緩衝第一位址和第二位址ADD<1：2>，以產生具有邏輯“高”位準的第一讀取控制訊號RX4<1>和具有邏輯“低”位準的第二讀取控制訊號RX4<2>。
第一儲存庫30可以回應於在內部讀取操作期間被致能的讀取訊號RD、根據內部位址IAD<1：M>來將儲存在其中的資料輸出為第一讀取資料RD1<1：8>。
錯誤資訊儲存電路50可以回應於讀取訊號RD來輸出儲存在其中的同位訊號PRT<1：J>。
在內部讀取操作期間，錯誤校正電路60可以回應於同位訊號PRT<1：J>來校正載入在第一內部I/O線和第二內部I/O線BIO1<1：8>上的第一讀取資料RD1<1：8>的錯誤，以透過第一內部I/O線和第二內部I/O線BIO1<1：8>來輸出校正的資料。
第一I/O控制電路70的第一讀取控制電路71可以回應於具有邏輯“高”位準的第一讀取控制訊號RX4<1>而透過第一I/O線GIO<1：4>來輸出載入在第一內部I/O線BIO1<1：4>上的第一讀取資料RD1<1：4>。
接下來，以下將描述寫入操作。
位址解碼器10可以對位址ADD<1：N>進行解碼以產生內部位址IAD<1：M>。在這種情況下，具有邏輯“高”位準的第一位址ADD<1>被輸入到半導體裝置，而具有邏輯“低”位準的第二位址ADD<2>被輸入到半導體裝置。
在寫入操作期間，控制訊號產生電路20的讀取控制訊號產生電路21可以反相緩衝第一位址和第二位址ADD<1：2>以產生具有邏輯“低”位準的第一讀取控制訊號RX4<1>和具有邏輯“高”位準的第二讀取控制訊號RX4<2>。在寫入操作期間，寫入控制訊號產生電路22可以緩衝第一位址和第二位址ADD<1：2>以產生具有邏輯“高”位準的第一寫入控制訊號WX4<1>和具有邏輯“低”位準的第二寫入控制訊號WX4<2>。
在內部讀取操作期間，錯誤校正電路60可以回應於在內部讀操作期間產生的同位訊號PRT<1：J>來校正載入在第一內部I/O線和第二內部I/O線 BIO1<1：8>上的第一讀取資料RD1<1：8>的錯誤，以透過第一內部I/O線和第二內部I/O線BIO1<1：8>來輸出校正的資料。
第一I/O控制電路70的第一讀取控制電路71可以回應於具有邏輯“高”位準的第二讀取控制訊號RX4<2>而透過第二I/O線GIO<5：8>來輸出載入在第二內部I/O線BIO1<5：8>上的第一讀取資料RD1<5：8>。在寫入操作期間，第一寫入控制電路72可以回應於具有邏輯“高”位準的第一寫入控制訊號WX4<1>而透過第一I/O線GIO<1：4>來輸出輸入資料DIN<1：4>。
在寫入操作期間，錯誤校正電路60可以產生包括關於載入在第一I/O線GIO<1：4>上的輸入資料DIN<1：4>的錯誤的資訊的同位訊號PRT<1：J>。在寫入操作期間，錯誤校正電路60可以校正載入在第一I/O線GIO<1：4>上的輸入資料DIN<1：4>的錯誤，以透過第一I/O線GIO<1：4>來輸出校正的輸入資料。
錯誤資訊儲存電路50可以回應寫入訊號WT來儲存包括關於輸入資料DIN<1：4>的錯誤的資訊的同位訊號PRT<1：J>。
第一儲存庫30可以回應於在寫入操作期間被致能的寫入訊號WT，根據內部位址IAD<1：M>來儲存載入在第一I/O線GIO<1：4>上的輸入資料DIN<1：4>和載入在第二I/O線GIO<5：8>上的第一讀取資料RD1<5：8>。
如上所述，根據實施例的半導體裝置可以使用在讀取-修改-寫入操作期間未被使用的I/O線來執行內部讀取操作，並且可以使用在讀取-修改-寫入操作期間被使用的I/O線來執行寫入操作。因此，可以減少執行讀取-修改-寫入操作所需的時間。
參考圖1至圖8描述的半導體裝置可以被應用於包括記憶系統、圖形系統、計算系統、移動系統等的電子系統。例如，如圖9所示，根據實施 例的電子系統1000可以包括資料儲存電路1001、記憶體控制器1002、緩衝記憶體1003以及輸入/輸出(I/O)介面1004。
根據從記憶體控制器1002產生的控制訊號，資料儲存電路1001可以儲存從記憶體控制器1002輸出的資料，或者可以將儲存的資料讀取並輸出到記憶體控制器1002。資料儲存電路1001可以包括圖1所示的半導體裝置。同時，資料儲存電路1001可以包括即使在其電源被中斷時也可以保留儲存的資料的非揮發性記憶體。非揮發性記憶體可以是快閃記憶體(諸如NOR型快閃記憶體或NAND型快閃記憶體)、相變隨機存取記憶體(phase change random access memory,PRAM)、電阻式隨機存取記憶體(resistive random access memory,RRAM)、自旋轉移力矩隨機存取記憶體(spin transfer torque random access memory,STTRAM)或磁性隨機存取記憶體(magnetic random access memory,MRAM)等。
記憶體控制器1002可以透過I/O介面1004來接收從外部設備(例如，主機設備)輸出的指令，並且可以對從主機設備輸出的指令進行解碼，以控制用於將資料登錄到資料儲存電路1001或緩衝記憶體1003中的操作，或用於輸出儲存在資料儲存電路1001或緩衝記憶體1003中的資料的操作。雖然圖9繪示具有單個區塊的記憶體控制器1002，但是記憶體控制器1002可以包括用於控制由非揮發性記憶體組成的資料儲存電路1001的一個控制器和用於控制由揮發性記憶體組成的緩衝記憶體1003的另一個控制器。
緩衝記憶體1003可以暫時儲存由記憶體控制器1002處理的資料。即，緩衝記憶體1003可以暫時儲存從資料儲存電路1001輸出的資料或被輸入到資料儲存電路1001的資料。緩衝記憶體1003可以根據控制訊號來儲存從記 憶體控制器1002輸出的資料。緩衝記憶體1003可以將儲存的資料讀取並輸出到記憶體控制器1002。緩衝記憶體1003可以包括揮發性記憶體，諸如動態隨機存取記憶體(dynamic random access memory,DRAM)、移動DRAM或靜態隨機存取記憶體(static random access memory,SRAM)。
I/O介面1004可以將記憶體控制器1002物理地和電連接到外部設備(即，主機)。因此，記憶體控制器1002可以透過I/O介面1004來接收從外部設備(即，主機)供應的控制訊號和資料，並且可以透過I/O介面1004將從記憶體控制器1002產生的資料輸出到外部設備(即，主機)。即，電子系統1000可以透過I/O介面1004與主機通信。I/O介面1004可以包括各種介面協定(諸如，通用序列匯流排(universal serial bus,USB)驅動器、多媒體卡(multi-media card,MMC)、周邊元件快速互接(peripheral component interconnect-express,PCI-E)、串列附接的SCSI(serial attached SCSI,SAS)、串列AT附件(serial AT attachment,SATA)、並行AT附件(parallel AT attachment,PATA)、小型電腦系統介面(small computer system interface,SCSI)、增強型小型裝置介面(enhanced small device interface,ESDI)和整合驅動電路(integrated drive electronics,IDE))中的任意一種。
電子系統1000可以用作外部儲存設備或主機的輔助儲存設備。電子系統1000可以包括固態硬碟(solid state disk,SSD)、USB驅動器、安全數位(secure digital,SD)卡、迷你安全數位(mini secure digital,mSD)卡、微型安全數位(micro secure digital,micro SD)卡、安全數位高容量(secure digital high capacity,SDHC)卡、記憶棒卡、智慧媒體(smart media,SM)卡、多媒體 卡(multi-media card,MMC)、嵌入式多媒體卡(embedded multi-media card,eMMC)、緊湊型快閃記憶體(compact flash,CF)卡等。
參考圖10，根據另一實施例的電子系統2000可以包括主機2001、記憶體控制器2002以及資料儲存電路2003。
主機2001可以將請求訊號和資料輸出給記憶體控制器2002以存取資料儲存電路2003。記憶體控制器2002可以回應於請求訊號來將資料、資料選通訊號、指令、位址以及時脈訊號供應給資料儲存電路2003，且資料儲存電路2003可以回應於指令來執行寫入操作或讀取操作。主機2001可以將資料傳輸到記憶體控制器2002以將資料儲存到資料儲存電路2003中。此外，主機2001可以透過記憶體控制器2002來接收從資料儲存電路2003輸出的資料。主機2001可以包括使用錯誤校正碼(ECC)方案來校正資料的錯誤的電路。
記憶體控制器2002可以用作將主機2001連接到資料儲存電路2003以用於主機2001與資料儲存電路2003之間通訊的介面。記憶體控制器2002可以接收從主機2001輸出的請求訊號和資料，且可以產生並供應資料、資料選通訊號、指令、位址以及時脈訊號給資料儲存電路2003，以便控制資料儲存電路2003的操作。此外，記憶體控制器2002可以將從資料儲存電路2003輸出的資料供應給主機2001。
資料儲存電路2003可以包括多個記憶體。資料儲存電路2003可以從記憶體控制器2002接收資料、資料選通訊號、指令、位址以及時脈訊號，以執行寫入操作或讀取操作。包括在資料儲存電路2003中的每個記憶體可以包括使用錯誤校正碼(ECC)方案來校正資料的錯誤的電路。資料儲存電路2003可以包括圖1所示的半導體裝置。
在一些實施例中，電子系統2000可以被實現為選擇性地操作包括在主機2001和資料儲存電路2003中的ECC電路中的任意一個。可替換地，電子系統2000可以被實現為同時操作包括在主機2001和資料儲存電路2003中的所有ECC電路。主機2001和記憶體控制器2002可以根據實施例而以單個晶片來實現。記憶體控制器2002和資料儲存電路2003可以根據實施例而以單個晶片來實現。
10:位址解碼器
20:控制訊號產生電路
21:讀取控制訊號產生電路
22:寫入控制訊號產生電路
30:第一儲存庫
40:第二儲存庫
50:錯誤資訊儲存電路
60:錯誤校正電路
70:第一I/O控制電路
71:第一讀取控制電路
72:第一寫入控制電路
80:第二I/O控制電路
81:第二讀取控制電路
82:第二寫入控制電路
ADD<1：N>:位址
ADD<1：2>:第一位址和第二位址
BIO1<1：8>:第一內部I/O線和第二內部I/O線
BIO2<1：8>:第三內部I/O線和第四內部I/O線
DIN<1：8>:輸入資料
GIO<1：4>:第一I/O線
GIO<5：8>:第二I/O線
IAD<1：M>:內部位址
PRT<1：J>:同位訊號
RD:讀取訊號
RD1<1：8>:第一讀取資料
RD2<1：8>:第二讀取資料
RX4<1>:第一讀取控制訊號
RX4<2>:第二讀取控制訊號
WX4<1>:第一寫入控制訊號
WX4<2>:第二寫入控制訊號
WT:寫入訊號

Claims (20)

  1. 一種半導體裝置，包括：控制訊號產生電路，被配置為根據用於選擇第一輸入/輸出(I/O)線或第二輸入/輸出(I/O)線的第一位址和第二位址的組合，產生其中之一被選擇性致能的第一讀取控制訊號和第二讀取控制訊號，以及其中之一被選擇性致能的第一寫入控制訊號和第二寫入控制訊號；以及I/O控制電路，被配置為回應於第一讀取控制訊號和第二讀取控制訊號而透過第一I/O線和第二I/O線中的任意一個來輸出載入在第一內部I/O線和第二內部I/O線上的讀取資料，並且被配置為回應於第一寫入控制訊號和第二寫入控制訊號而透過第一I/O線和第二I/O線中的任意一個來輸出輸入資料。
  2. 如請求項1所述的半導體裝置，其中，輸入資料透過未被載入讀取資料的第一I/O線和第二I/O線中的任意一個來輸出。
  3. 如請求項1所述的半導體裝置，其中，控制訊號產生電路包括：讀取控制訊號產生電路，被配置為在內部讀取操作期間，緩衝第一位址和第二位址以產生第一讀取控制訊號和第二讀取控制訊號，並且被配置為在寫入操作期間，反相緩衝第一位址和第二位址以產生第一讀取控制訊號和第二讀取控制訊號；以及 寫入控制訊號產生電路，被配置為在內部讀取操作或寫入操作期間，緩衝第一位址和第二位址以產生第一寫入控制訊號和第二寫入控制訊號。
  4. 如請求項3所述的半導體裝置，其中，讀取控制訊號產生電路包括：緩衝電路，被配置為緩衝第一位址和第二位址以產生第一延遲位址和第二延遲位址；致能訊號產生電路，被配置為回應於在內部讀取操作期間產生的第一列訊號來緩衝第一延遲位址和第二延遲位址以產生第一致能訊號和第二致能訊號，或者被配置為回應於在寫入操作期間產生的第二列訊號來反相緩衝第一延遲位址和第二延遲位址以產生第一致能訊號和第二致能訊號；以及閂鎖電路，被配置為回應於第一致能訊號和第二致能訊號來閂鎖在內部讀取操作或寫入操作期間產生的I/O選通訊號以產生第一讀取控制訊號和第二讀取控制訊號。
  5. 如請求項4所述的半導體裝置，其中，緩衝電路包括：第一緩衝電路，被配置為緩衝第一位址以產生第一延遲位址；以及第二緩衝電路，被配置為緩衝第二位址以產生第二延遲位址。
  6. 如請求項4所述的半導體裝置，其中，致能訊號產生電路包括： 第一致能訊號產生電路，被配置為回應於第一列訊號來緩衝第一延遲位址以將緩衝的訊號輸出為第一致能訊號，並且被配置為回應於第二列訊號來反相緩衝第一延遲位址以將反相緩衝的訊號輸出為第一致能訊號；以及第二致能訊號產生電路，被配置為回應於第一列訊號來緩衝第二延遲位址以將緩衝的訊號輸出為第二致能訊號，並且被配置為回應於第二列訊號來反相緩衝第二延遲位址以將反相緩衝的訊號輸出為第二致能訊號。
  7. 如請求項4所述的半導體裝置，其中，閂鎖電路包括：第一閂鎖電路，被配置為回應於第一致能訊號來閂鎖I/O選通訊號以將閂鎖的I/O選通訊號輸出為第一讀取控制訊號；以及第二閂鎖電路，被配置為回應於第二致能訊號來閂鎖I/O選通訊號以將閂鎖的I/O選通訊號輸出為第二讀取控制訊號。
  8. 如請求項1所述的半導體裝置，其中，I/O控制電路包括：讀取控制電路，被配置為回應於第一讀取控制訊號和第二讀取控制訊號而透過第一I/O線和第二I/O線中的一個來輸出載入在第一內部I/O線和第二內部I/O線上的讀取資料；以及寫入控制電路，被配置為回應於第一寫入控制訊號和第二寫入控制訊號而透過第一I/O線和第二I/O線中的一個來輸出輸入資料。
  9. 如請求項8所述的半導體裝置，其中，讀取控制電路包括： 第一讀取驅動器，被配置為回應於第一讀取控制訊號而透過第一I/O線來輸出載入在第一內部I/O線上的讀取資料；以及第二讀取驅動器，被配置為回應於第二讀取控制訊號而透過第二I/O線來輸出載入在第二內部I/O線上的讀取資料。
  10. 如請求項8所述的半導體裝置，其中，寫入控制電路包括：第一寫入驅動器，被配置為回應於第一寫入控制訊號而透過第一I/O線來輸出輸入資料；以及第二寫入驅動器，被配置為回應於第二寫入控制訊號而透過第二I/O線來輸出輸入資料。
  11. 一種半導體裝置，包括：控制訊號產生電路，被配置為如果第一位址和第二位址的組合對應於第一模式，則產生被同時致能的第一讀取控制訊號和第二讀取控制訊號以及第一寫入控制訊號和第二寫入控制訊號，並且被配置為如果第一位址和第二位址的組合對應於第二模式或第三模式，則產生其中之一被選擇性致能的第一讀取控制訊號和第二讀取控制訊號以及其中之一被選擇性致能的第一寫入控制訊號和第二寫入控制訊號；以及輸入/輸出(I/O)控制電路，被配置為回應於第一讀取控制訊號和第二讀取控制訊號而透過第一I/O線和第二I/O線來輸出載入在第一內部I/O線和第二內部I/O線上的讀取資料，並且被配置為回應於第一寫入控制訊號和第二寫入控制訊號而透過第一I/O線和第二I/O線來輸出輸入資料。
  12. 如請求項11所述的半導體裝置，其中，如果在第一模式中讀取資料中包括的位元的數量和輸入資料中包括的位元的數量為“N”，則在第二模式或第三模式中讀取資料中包括的位元的數量和輸入資料中包括的位元的數量為“N/2”，其中，“N”表示自然數和偶數。
  13. 如請求項11所述的半導體裝置，其中，控制訊號產生電路包括：讀取控制訊號產生電路，被配置為在內部讀取操作期間，緩衝第一位址和第二位址以產生第一讀取控制訊號和第二讀取控制訊號，並且被配置為在寫入操作期間，反相緩衝第一位址和第二位址以產生第一讀取控制訊號和第二讀取控制訊號；以及寫入控制訊號產生電路，被配置為在內部讀取操作或寫入操作期間，緩衝第一位址和第二位址以產生第一寫入控制訊號和第二寫入控制訊號。
  14. 如請求項13所述的半導體裝置，其中，讀取控制訊號產生電路包括：緩衝電路，被配置為緩衝第一位址和第二位址以產生第一延遲位址和第二延遲位址；致能訊號產生電路，被配置為回應於在內部讀取操作期間產生的第一列訊號來緩衝第一延遲位址和第二延遲位址以產生第一致能訊號和第二致能訊號，或者被配置為回應於在寫入操作期間產 生的第二列訊號來反相緩衝第一延遲位址和第二延遲位址以產生第一致能訊號和第二致能訊號；以及閂鎖電路，被配置為回應於第一致能訊號和第二致能訊號來閂鎖在內部讀取操作或寫入操作期間產生的I/O選通訊號以產生第一讀取控制訊號和第二讀取控制訊號。
  15. 如請求項14所述的半導體裝置，其中，緩衝電路包括：第一緩衝電路，被配置為緩衝第一位址以產生第一延遲位址；以及第二緩衝電路，被配置為緩衝第二位址以產生第二延遲位址。
  16. 如請求項14所述的半導體裝置，其中，致能訊號產生電路包括：第一致能訊號產生電路，被配置為回應於第一列訊號來緩衝第一延遲位址以將緩衝的訊號輸出為第一致能訊號，並且被配置為回應於第二列訊號來反相緩衝第一延遲位址以將反相緩衝的訊號輸出為第一致能訊號；以及第二致能訊號產生電路，被配置為回應於第一列訊號來緩衝第二延遲位址以將緩衝的訊號輸出為第二致能訊號，並且被配置為回應於第二列訊號來反相緩衝第二延遲位址以將反相緩衝的訊號輸出為第二致能訊號。
  17. 如請求項14所述的半導體裝置，其中，閂鎖電路包括：第一閂鎖電路，被配置為回應於第一致能訊號來閂鎖I/O選通訊號以將閂鎖的I/O選通訊號輸出為第一讀取控制訊號；以及 第二閂鎖電路，被配置為回應於第二致能訊號來閂鎖I/O選通訊號以將閂鎖的I/O選通訊號輸出為第二讀取控制訊號。
  18. 如請求項11所述的半導體裝置，其中，I/O控制電路包括：讀取控制電路，被配置為回應於第一讀取控制訊號和第二讀取控制訊號而透過第一I/O線和第二I/O線中的一個來輸出載入在第一內部I/O線和第二內部I/O線上的讀取資料；以及寫入控制電路，被配置為回應於第一寫入控制訊號和第二寫入控制訊號而透過第一I/O線和第二I/O線中的一個來輸出輸入資料。
  19. 如請求項18所述的半導體裝置，其中，讀取控制電路包括：第一讀取驅動器，被配置為回應於第一讀取控制訊號而透過第一I/O線來輸出載入在第一內部I/O線上的讀取資料；以及第二讀取驅動器，被配置為回應於第二讀取控制訊號而透過第二I/O線來輸出載入在第二內部I/O線上的讀取資料。
  20. 如請求項18所述的半導體裝置，其中，寫入控制電路包括：第一寫入驅動器，被配置為回應於第一寫入控制訊號而透過第一I/O線來輸出輸入資料；以及第二寫入驅動器，被配置為回應於第二寫入控制訊號而透過第二I/O線來輸出輸入資料。
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