JP4229778B2 - 半導体メモリ装置及びこの装置のデータリード方法。 - Google Patents

Description

本発明は、半導体メモリ装置に係り、特に、データを正確にリード（ｒｅａｄ）できる半導体メモリ装置及びこの装置のデータリード方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｄａｔａ ｒｅａｄ ｍｅｔｈｏｄ ｔｈｅｒｅｏｆ）に関する。

従来のダブルデータレート（ＤＤＲ；Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）半導体メモリ装置は、内部の遅延同期ループによって発生されるクロック信号に応答して、データ出力バッファのオンタイムを制御するオンタイム制御信号とラッチタイムを決定するラッチクロック信号とを発生させるよう構成されている。

そして、従来のＤＤＲ半導体メモリ装置のデータ出力バッファは、オンタイム制御信号が発生された後にラッチクロック信号が発生されなければ、入力されるデータを正確にバッファし、ラッチして出力することができない。

また、従来のＤＤＲ半導体メモリ装置のデータ出力バッファは、低周波数動作の場合にはオンタイム制御信号がラッチクロック信号より先に発生するのでデータを正確に出力できるが、高周波数動作の場合にはラッチクロック信号がオンタイム制御信号より先に発生するのでデータリードタイムが遅れたり、データがリードできないという問題がある。

このように、高周波数動作の場合にラッチクロック信号がオンタイム制御信号より先に発生する理由は、オンタイム制御信号は周波数変化による影響を殆ど受けず発生するが、ラッチクロック信号は周波数変化に可変的であるため高周波数動作の場合にはラッチクロック信号の発生時点が繰り上げられるからである。

本発明の目的は、精密かつ正確にデータをリードできる半導体メモリ装置を提供することにある。
本発明の他の目的は、前記目的を達成するための半導体メモリ装置のデータリード方法を提供することにある。

前記目的を達成するための本発明の半導体メモリ装置は、オンタイム制御信号に応答してデータを入力し、ラッチクロック信号に応答して前記入力されたデータをバッファするデータ出力バッファと、基準信号に応答して第１クロック信号を発生する第１クロック信号発生手段と、前記第１クロック信号とモード信号とに応答して第２クロック信号を発生する第２クロック信号発生手段と、前記モード信号に応答してレイテンシ信号を発生するレイテンシ信号発生手段と、前記第２クロック信号と前記モード信号とに応答してラッチクロック信号を発生するラッチクロック信号発生手段と、前記第２クロック信号と前記レイテンシ信号とに応答してオンタイム制御信号を発生するオンタイム制御信号発生手段とを備えることを特徴とする。

前記第２クロック信号発生手段は、前記装置が低周波数で動作する時、前記第１クロック信号の下降エッジに応答して前記第２クロック信号を発生し、前記装置が高周波数で動作する時、前記第１クロック信号をバッファし遅延することにより前記第２クロック信号を発生することを特徴とする。

前記第２クロック信号発生手段は、前記装置が低周波数で動作する時と前記装置が高周波数で動作する時とで、異なった動作をすることを特徴とする。前記第２クロック信号発生手段は、前記第１クロック信号の下降エッジに応答してパルス信号を発生するパルス信号発生手段と、第１所定時間だけ前記第１クロック信号を遅延することによって前記第１遅延信号を発生する第１遅延手段と、前記装置が低周波数で動作する時、前記パルス信号を転送することによってスイッチング信号を発生し、前記装置が高周波数で動作する時、前記遅延された第１クロック信号を転送することによって前記スイッチング信号を発生するスイッチング手段と、第２所定時間だけ前記スイッチング信号を遅延する第２遅延手段とを備えることを特徴とする。

前記パルス信号発生手段は、前記第１クロック信号を反転することによって反転された第１クロック信号を発生する反転手段と、第３所定時間だけ前記反転された第１クロック信号を遅延することによって、遅延され反転された第１クロック信号を発生する第３遅延手段と、前記遅延され反転された第１クロック信号と前記反転された第１クロック信号との論理積によって第１論理信号を発生する第１論理手段と、前記第１論理信号と前記反転された第１クロック信号との論理積によって第２論理信号を発生する第２論理手段とを備えることを特徴とする。

前記スイッチング手段は、前記モード信号に応答して前記第２論理信号を転送する第１転送ゲートと、前記モード信号に応答して前記第１遅延信号を転送する第２転送ゲートとを備えることを特徴とする。

前記第１及び第３所定時間は同一で、前記第２所定時間は前記第１所定時間より長いことを特徴とする。

前記他の目的を達成するための本発明の半導体メモリ装置のデータリード方法は、外部から入力されるクロック信号に応答して第１クロック信号を発生する段階と、モード信号に応答して第２クロック信号を発生し、前記装置が低周波数で動作するか、高周波数で動作するかを表わす前記モード信号を発生する段階と、前記第１クロック信号と前記モード信号とに応答してラッチクロック信号を発生する段階と、レイテンシ信号に応答してオンタイム制御信号を発生する段階と、前記第２クロック信号及び前記オンタイム制御信号に応答しデータをリードする段階とを具備することを特徴とする。

前記第２クロック信号を発生する段階は、前記装置が前記低周波数で動作するとき、パルス信号を発生し、前記装置が前記高周波数で動作するとき、遅延された信号を発生することを特徴とする。

そして、前記半導体メモリ装置のデータリード方法は、前記第１クロック信号の下降エッジを検出することによって前記パルス信号を発生し、前記第１クロック信号をバッファし遅延することによって前記遅延された信号を発生することを特徴とする。

従って、本発明の半導体メモリ装置及びこの装置のデータリード方法は、動作周波数が変化してもオンタイム制御信号がラッチクロック信号よりいつも先行して発生されるようにすることで、データを正確に出力することができる。

以下、添付した図面を参照して、本発明の半導体メモリ装置及びこの装置のデータリード方法を説明する。これに先立って、従来の半導体メモリ装置を説明する。

図１は、従来ＤＤＲ半導体メモリ装置のデータリード通路(path)の構成を示したブロック図で、第１及び第２メモリバンク１０−１、１０−２、センス増幅器１２−１、１２−２、データ出力バッファ１４−１、１４−２、データ出力ドライバ１６、遅延同期ループ２０、ラッチクロック信号 ＣＬＫＤＱＦ、ＣＬＫＤＱＳ 発生回路２４、クロック信号（ＣＬＫ２）発生回路２２、レイテンシ信号（ＬＡＢ）発生回路２６、オンタイム制御信号（ＰＴＲＳＴ）発生回路２８、及びモード設定回路３０で構成されている。

図１で示したブロックそれぞれの機能を説明すると次のようである。
第１メモリーバンク１０−１は、クロック信号の上昇遷移に応答して、入力されるデータを貯蔵し出力する。第２メモリーバンク１０−２は、クロック信号の下降遷移に応答して、入力されるデータを貯蔵し出力する。センス増幅器１２−１は、第１メモリーバンク１０−１から出力されるデータを増幅する。センス１２−２は、第２メモリーバンク１０−２から出力されるデータを増幅する。データ出力バッファ１４−１は、オンタイム制御信号 ＰＴＲＳＴＦ に応答して、センス増幅器１２−１の出力信号を入力し、ラッチクロック信号 ＣＬＫＤＱＦ に応答して、入力された信号をバッファ及びラッチして出力する。データ出力バッファ１４−２は、オンタイム制御信号 ＰＴＲＳＴＳに応答して、センス増幅器１２−２の出力信号を入力し、ラッチクロック信号 ＣＬＫＤＱＳに応答して、入力された信号をバッファ及びラッチして出力する。遅延同期ループ２０は、クロック信号ＣＬＫ を入力してクロック信号ＣＬＫ１Ｆ、ＣＬＫ１Ｓを発生する、クロック信号（ＣＬＫ２）発生回路２２は、クロック信号ＣＬＫ１Ｆ、ＣＬＫ１Ｆを入力してクロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓ を発生する。ラッチクロック信号（ＣＬＫＤＱＦ、ＣＬＫＤＱＳ）発生回路２４は、クロック信号 ＣＬＫ１Ｆ、ＣＬＫ１Ｓ 及びカス（ＣＡＳ）レイテンシ信号 ＣＬ１．５、 ＣＬ２、ＣＬ２．５、 ＣＬ３に応答してラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳを発生する。レイテンシ信号（ＬＡＢ）発生回路２６は、カス（ＣＡＳ）レイテンシ信号ＣＬ１．５、ＣＬ２、ＣＬ２．５、ＣＬ３及びクロック信号 ＣＬＫ２Ｆに応答してレイテンシ信号ＬＡＢを発生する。オンタイム制御信号（ＰＴＲＳＴ）発生回路２８は、クロック信号 ＣＬＫ２Ｆ，ＣＬＫ２Ｓに応答して、レイテンシ信号 ＬＡＢ を入力してオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳを発生する。モード設定回路３０は、モード設定動作時にアドレス入力ピン（未図示）から入力されるカス（ＣＡＳ）レイテンシ信号 ＣＬ１．５，ＣＬ２，ＣＬ２．５，ＣＬ３を入力する。

図２は、図１で示したデータ出力バッファの一例の構成を示した回路図で、入力回路１４−１１とバッファ及びラッチ回路１４−１２とで構成されたデータ出力バッファ１４−１と、入力回路１４−２１とバッファ及びラッチ１４−２２とで構成されたデータ出力バッファ１４−２とで構成されている。

入力回路１４−１１は、インバータＩ１、ＮＯＲゲート ＮＯＲ１、及びＮＡＮＤゲート ＮＡ１で構成され、バッファ及びラッチ回路１４−１２はインバータＩ３、ＮＡＮＤゲート ＮＡ２、ＮＡ３、ＮＯＲゲート ＮＯＲ２、ＮＯＲ３、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ１，Ｎ２ 及びインバータＩ５，Ｉ６で構成されたラッチ Ｌ1で構成されている。入力回路１４−２１は、インバータＩ２、ＮＯＲゲート ＮＯＲ４ 及びＮＡＮＤゲートＮＡ４ で構成され、バッファ及びラッチ回路１４−２２は、インバーターＩ４、ＮＡＮＤゲートＮＡ５、ＮＡ６、ＮＯＲゲートＮＯＲ５，ＮＯＲ６、ＰＭＯＳトランジスタＰ３，Ｐ４，ＮＭＯＳトランジスタＮ３，Ｎ４、及びインバータＩ７，Ｉ８ で構成されたラッチＬ２で構成されている。

図２で示した回路のデータ出力バッファ１４−１，１４−２ それぞれは、１ビットのデータ ＤＯＦ、ＤＯＳ を入力してバッファする回路を示したものである。
図２で示した回路のデータ出力バッファ１４−１とデータ出力バッファ１４−２とは、互いに同一構成なので、一方のデータ出力バッファ１４−１の動作に対してのみ説明をする。

“ハイ”レベルのオンタイム制御信号 ＰＴＲＳＴＦが入力されると、ＮＯＲゲートＮＯＲ１はデータＤＯＦを反転して出力し、ＮＡＮＤゲートＮＡ１はデータを反転して出力する。ここで、データ ＤＯＦが“ハイ”レベルであれば、ＮＯＲゲートＮＯＲ１は“ロー”レベルの信号を発生し、ＮＡＮＤゲートＮＡ１は、“ロー”レベルの信号を発生する。そして、ＮＡＮＤゲートＮＡ２、ＮＡ３は“ハイ”レベルの信号を発生する。従って、ＰＭＯＳトランジスタＰ１、Ｐ２はオフとなる。この場合に、クロック信号ＣＬＫＤＱＦが“ハイ”レベルであればＮＯＲゲートＮＯＲ２、ＮＯＲ３は、“ハイ”レベルの信号を発生する。従って、ＮＭＯＳトランジスタＮ１、Ｎ２がオンとなり、“ロー”レベルの信号を発生する。ラッチＬ１、Ｌ２は、“ロー”レベルの信号を反転し、ラッチして“ハイ”レベルの信号ＤＯＰ、ＤＯＮを発生する。クロック信号ＣＬＫＤＱＦが“ロー”レベルであればＮＡＮＤゲートＮＡ２、ＮＡ３は“ハイ”レベルの信号を発生し、ＮＯＲゲートＮＯＲ２、ＮＯＲ３は“ロー”レベルの信号を発生する。従って、ＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２がすべてオフとなり、ラッチＬ１、Ｌ２は以前にラッチされたデータＤＯＰ、ＤＯＮを出力する。

これに対し、“ロー”レベルのオンタイム制御信号ＰＴＲＳＴＦが入力されると、ＮＯＲゲートＮＯＲ１は“ロー”レベルの信号を発生し、ＮＡＮＤゲートＮＡ１は、“ハイ”レベルの信号を発生する。ＮＡＮＤゲートＮＡ２は“ハイ”レベルの信号を発生し、ＮＯＲゲートＮＯＲ３は“ロー”レベルの信号を発生する。従って、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ３がオフとなる。この場合に、クロック信号ＣＬＫＤＱＦが“ロー”レベルであればＮＯＲゲートＮＯＲ２は“ロー”レベルの信号を発生し、ＮＡＮＤゲートＮＡ３は“ハイ”レベルの信号を発生する。従って、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ２がオフされる。ラッチＬ１、Ｌ２は、ラッチされた信号をデータＤＯＰ、ＤＯＮに出力する。前述したような動作を遂行することによってデータＤＯＦを入力し、バッファし、ラッチしてデータＤＯＰ、ＤＯＮを出力する。

しかし、“ロー”レベルのオンタイム制御信号ＰＴＲＳＴＦが入力され“ハイ”レベルのクロック信号ＣＬＫＤＱＦが入力される場合には、ＮＯＲゲートＮＯＲ１の出力信号が“ロー”レベルであり、ＮＡＮＤゲートＮＡ１の出力信号が“ハイ”レベルであるため、ＮＡＮＤゲートＮＡ２は“ハイ”レベルの信号を発生し、ＮＯＲゲートＮＯＲ３は“ロー”レベルの信号を発生する。そして、ＮＯＲゲートＮＯＲ２は“ハイ”レベルの信号を発生し、ＮＡＮＤゲートＮＡ３は“ロー”レベルの信号を発生する。従って、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ２がオンとなる。ラッチＬ１、Ｌ２それぞれは“ロー”レベルと“ハイ”レベルの信号を反転し、ラッチして“ハイ”レベルと“ロー”レベルの信号をデータＤＯＰ、ＤＯＮとして出力する。

従って、オンタイム制御信号ＰＴＲＳＴＦが“ハイ”レベルに遷移する前にクロック信号ＣＬＫＤＱＦが“ハイ”レベルに遷移すると、“ハイ”レベルと“ロー”レベルの信号ＤＯＰ、ＤＯＮが発生して図１に示したデータ出力ドライバ１６の出力信号がハイインピーダンス状態になる。
結果的に、オンタイム制御信号ＰＴＲＳＴＦがクロック信号より遅く発生すると、データＤＯＦが遅延されて出力されるか、データＤＯＦを出力することができなくなる。

このように、オンタイム制御信号の発生時点がクロック信号の発生時点より先行しなければ、データを正確に出力することができない。

図３は、図１で示したクロック信号ＣＬＫ２発生回路の一例の構成を示したもので、インバーターＩ９、インバーターＩ１０〜Ｉ１５で構成された遅延回路４０、ＮＡＮＤゲートＮＡ７、ＮＡ８、及びインバータＩ１６，Ｉ１７，Ｉ１８で構成された遅延回路４２から構成されている。

図３で示した回路の動作を説明すると次のようである。
インバーターＩ９は、クロックＣＬＫ１を反転する。遅延回路４０はインバーターＩ９の出力信号を遅延させる。ＮＡＮＤゲートＮＡ７は、インバータＩ９の出力信号と遅延回路４０の出力信号とを反転論理積（ＮＡＮＤ）演算する。ＮＡＮＤゲートＮＡ８は、インバータＩ９の出力信号とＮＡＮＤゲートＮＡ７の出力信号とを反転論理積（ＮＡＮＤ）演算し、クロック信号ＣＬＫ２を発生させる。遅延回路４２は、ＮＡＮＤゲートＮＡ８の出力信号を反転して遅延する。

つまり、図３で示したインバータＩ９、遅延回路４０、及びＮＡＮＤゲートＮＡ７、ＮＡ８で構成された回路は、クロック信号ＣＬＫ１の下降エッジを検出することによりクロック信号を発生する。遅延回路４２は、ＮＡＮＤゲートＮＡ８の出力信号を反転して遅延する。

図４は、図１に示した半導体メモリ装置の動作を説明するための動作タイミング図で、第一番目のクロックＣＬＫの上昇エッジでリード命令が入力され、カスレイテンシ信号ＣＬ３が１に設定され、バースト長さが４に設定され、クロック信号ＣＬＫの周期が短い高周波数である場合の動作を説明するためのものである。

遅延同期ループ２０がクロック信号ＣＬＫを入力してクロック信号ＣＬＫ１Ｆ、ＣＬＫ１Ｓを発生する。クロック信号発生回路２２は、クロックＣＬＫ１Ｆ、ＣＬＫ１Ｓそれぞれの下降エッジを検出することによって、クロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓを発生する。レイテンシ信号ＬＡＢ発生回路２６は、リード命令が入力された後、第三番目クロック信号ＣＬＫ２Ｆの上昇エッジに応答してレイテンシ信号ＬＡＢを発生する。オンタイム制御信号ＰＴＲＳＴ発生回路２８は、レイテンシ信号ＬＡＢ及びクロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓに応答してオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳを発生する。ラッチクロック信号（ＣＬＫＤＱＦ、ＣＬＫＤＱＳ）発生回路２４は、クロック信号ＣＬＫ１Ｆ、ＣＬＫ１Ｓそれぞれ及びレイテンシ信号ＣＬ１．５、ＣＬ２、ＣＬ２．５、ＣＬ３に応答してラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳを発生する。

しかし、従来の半導体メモリ装置はカスレイテンシが３以上、つまり、カスレイテンシ信号ＣＬ３が１である高周波数動作で、オンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳの発生時点がラッチクロックＣＬＫＤＱＦ、ＣＬＫＤＱＳの発生時点より時間Ｔ１程度、遅れることによって図４で示したように第一番目、第二番目データＤＯＵＴ１、ＤＯＵＴ２の発生時点が遅くなる。

また、万一、オンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳが第一番目のラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳの“ハイ”レベル期間を外れて発生すると、第一番目、第二番目のデータＤＯＵＴ１、ＤＯＵＴ２が出力できなくなるという問題がある。

図５は、図１で示した半導体メモリ装置の動作を説明するための動作タイミング図で、第一番目のクロック信号ＣＬＫの上昇エッジからリード命令が入力され、カスレイテンシ信号ＣＬ３が１に設定され、バースト長さが４に設定され、クロック信号ＣＬＫの周期が長い低周波数である場合の動作を説明するためのものである。

この場合にはオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳが発生され、時間Ｔ２の後に、ラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳが発生されるので、データＤＯＵＴ１、ＤＯＵＴ２、ＤＯＵＴ３、ＤＯＵＴ４を正確に出力することができる。

図４、図５のタイミングからわかるように、高周波数動作の場合には、オンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳの発生時点が繰り上げられるが、ラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳの発生時点はより先行して発生される。したがって、ラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳの発生時点がオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳの発生時点より先行し、データリードタイムが遅くなるか、データの出力ができないという問題がある。

一般的に、カスレイテンシが３である場合には、図５で示したような低周波数では動作しないが、高周波数ではラッチクロック信号の発生時点がオンタイム制御信号の発生時点に比べて先行することを示すために図５のタイミング図を示した。

図６は、本発明の半導体メモリ装置の実施例の構成を示したブロック図で、クロック信号（ＣＬＫ２Ｆ、ＣＬＫ２Ｓ）発生回路２２′がクロック信号（ＣＬＫ２Ｆ、ＣＬＫ２Ｓ）発生回路２２に代替されて構成されている。

図６で示したブロックそれぞれの機能は、図１で示したブロックそれぞれの機能と同一なので、ブロックそれぞれの機能に対する説明は省略することにし、代替されるブロックであるクロック信号（ＣＬＫ２Ｆ、ＣＬＫ２Ｓ）発生回路２２′の機能を説明すると次のようである。

クロック信号（ＣＬＫ２Ｆ、ＣＬＫ２Ｓ）発生回路２２′は、カスレイテンシ信号ＣＬ３が“ロー”レベルであればクロック信号ＣＬＫ１Ｆ（ＣＬＫ１Ｓ）の下降エッジを検出し、遅延することによってクロック信号ＣＬＫ２Ｆ（ＣＬＫ２Ｓ）を発生し、カスレイテンシ信号ＣＬ３が“ハイ”レベルであればクロック信号ＣＬＫ１Ｆ（ＣＬＫ１Ｓ）を遅延することによってクロック信号をＣＬＫ２Ｆ（ＣＬＫ２Ｓ）を発生する。

図７は、図６で示したクロック信号（ＣＬＫ２Ｆ、ＣＬＫ２Ｓ）発生回路２２′の実施例の回路図で、図３で示した回路にインバータＩ１９、Ｉ２０、Ｉ２１で構成された遅延回路４４、インバータＩ２２とＣＭＯＳ転送ゲートＣ１、Ｃ２とで構成されたスイッチング回路４６を追加して構成されている。

図６で示した回路の動作を説明すると次のようである。
インバータＩ９、遅延回路４０、及びＮＡＮＤゲートＮＡ７、ＮＡ８で構成された回路は、クロック信号ＣＬＫ１Ｆ（ＣＬＫ１Ｓ）の下降エッジを検出することによってクロック信号を発生する。遅延回路４２は、スイッチング回路４６の出力信号を反転し、遅延してクロック信号ＣＬＫ２Ｆ（ＣＬＫ２Ｓ）を発生する。遅延回路４４は、クロック信号ＣＬＫ１Ｆ（ＣＬＫ１Ｓ）を反転し遅延する。ＣＭＯＳ転送ゲートＣ１は“ロー”レベルのカスレイテンシ信号ＣＬ３に応答してオンとなり、ＮＡＮＤゲートＮＡ８の出力信号を転送する。ＣＭＯＳ転送ゲートＣ２は“ハイ”レベルのカスレイテンシ信号ＣＬ３に応答してオンとなり、遅延回路４４の出力信号を転送する。

図７で示したクロック信号発生回路２２′は、カスレイテンシ信号ＣＬ３が“ロー”である場合には、図３で示したクロック信号発生回路と同じく、クロック信号ＣＬＫ１Ｆ（ＣＬＫ１Ｓ）の下降エッジを検出することによって発生するクロック信号を反転し、遅延することによってクロック信号ＣＬＫ２Ｆ（ＣＬＫ２Ｓ）を発生し、カスレイテンシ信号ＣＬＫ３が“ハイ”レベルである場合にはクロック信号ＣＬＫ１Ｆ（ＣＬＫ１Ｓ）を遅延することによってクロック信号ＣＬＫ２Ｆ（ＣＬＫ２Ｓ）を発生する。

つまり、本発明のクロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓ発生回路は、カスレイテンシ信号ＣＬ３が１である高周波数動作でのオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳの発生時点がカスレイテンシ信号ＣＬ１．５、ＣＬ２、ＣＬ２．５それぞれが１である低周波数動作でのオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳの発生時点よりも先行して発生するように構成したものである。

従って、本発明の半導体メモリ装置は、高周波数動作の場合にもオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳがクロック信号ＣＬＫＤＱF、ＣＬＫＤＱＳに先行して発生するのでデータを正確に出力することができる。

図８は、本発明の半導体メモリ装置の動作を説明するための動作タイミング図で、第一番目のクロック信号ＣＬＫの上昇エッジからリード命令が入力され、カスレイテンシ信号ＣＬ３が１に設定され、バーストの長さが４に設定され、クロック信号ＣＬＫの周期が短い高周波数である場合の動作を説明するためのものである。

遅延同期ループ２０がクロック信号ＣＬＫを入力してクロック信号ＣＬＫ１Ｆ、ＣＬＫ２Ｆを発生する。クロック信号発生回路２２′はクロック信号ＣＬＫ１Ｆ、ＣＬＫ１Ｓそれぞれを遅延してクロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓそれぞれを発生する。従って、クロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓの発生時点が図４の信号発生時点に比べて先行するようになる。レイテンシ信号 ＬＡＢ発生回路２６は、リード命令が入力された後、第三番目のクロックＣＬＫ２Ｆの上昇エッジに応答してレイテンシ信号ＬＡＢを発生する。オンタイム制御信号ＰＴＲＳＴ発生回路２８は、レイテンシ信号ＬＡＢ及びクロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓに応答してオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳを発生する。レイテンシ信号ＬＡＢ及びオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳの発生時点が図４の信号発生時点に比べて先行するようになる。つまり、クロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓの発生時点を繰り上げることによってオンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳの発生時点が図４の場合と比べて先行するようになる。ラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳ発生回路２４は、クロック信号ＣＬＫ１Ｆ、ＣＬＫ１Ｓそれぞれ及びレイテンシ信号ＣＬ１．５、ＣＬ２、ＣＬ２．５、ＣＬ３に応答してラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳを発生する。ラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳの発生時点は、図４の信号発生時点と同一である。

本発明の半導体メモリ装置は、高周波数動作の場合にクロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓの発生時点を繰り上げることによって、オンタイム制御信号ＰＴＲＳＴＦ、ＰＴＲＳＴＳがラッチクロック信号ＣＬＫＤＱＦ、ＣＬＫＤＱＳより時間Ｔ３程度、先行して発生する。従って、高周波数動作の場合にもデータを正確に出力することができる。

前述した実施例では、カスレイテンシ信号ＣＬ３が１である場合を高周波数である場合に、カスレイテンシ信号ＣＬ１．５、ＣＬ２、ＣＬ２．５が１である場合を低周波数である場合と仮定してクロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓの発生経路を違う形に構成したが、場合によってはカスレイテンシ信号ＣＬ１．５、ＣＬ２、ＣＬ２．５別にクロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓの発生経路を違う形に構成することもできる。

また、カスレイテンシ信号でない高周波数と低周波数を区別するための信号を利用し、クロック信号ＣＬＫ２Ｆ、ＣＬＫ２Ｓの発生経路を別にして構成することもできる。
前述したように本発明の望ましい実施例を参照して説明したが、当該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域からはずれない範囲内で本発明を多様に修正及び変更できることが理解できるであろう。

従来ＤＤＲ半導体メモリー装置のデータリード通路の構成を示したブロック図である。 図１で示したデータ出力バッファーの一例の構成を示した回路図である。 図１で示したクロック信号発生回路の一例の構成を示したものである。 図１で示した半導体メモリー装置の動作を説明するための動作タイミング図である。 図１で示した半導体メモリー装置の動作を説明するための動作タイミング図である。 本発明である半導体メモリー装置の実施例の構成を示したブロック図である。 図５で示したクロック信号発生回路の実施例の回路図である。 本発明の半導体メモリー装置の動作を説明するための動作タイミング図である。

Claims (7)

1. オンタイム制御信号に応答してデータを入力し、ラッチクロック信号に応答して前記入力されたデータをバッファして出力するデータ出力バッファと；
   基準信号に応答して第１クロック信号を発生する第１クロック信号発生手段と；
   モード設定動作時にＣＡＳレイテンシ(latency)を設定するモード設定手段と；
   前記第１クロック信号と前記ＣＡＳレイテンシに応答して第２クロック信号を発生するものの、前記ＣＡＳレイテンシが高周波数動作であることを示す場合の第２クロック信号の発生時点が、前記ＣＡＳレイテンシが低周波数動作であることを示す場合の前記第２クロック信号の発生時点より先立って発生されるようにする第２クロック信号発生手段と；
   前記第２クロック信号と前記ＣＡＳレイテンシに応答してレイテンシ信号を発生するレイテンシ信号発生手段と；
   前記第１クロック信号と前記ＣＡＳレイテンシとに応答してラッチクロック信号を発生するラッチクロック信号発生手段と；
   前記第２クロック信号と前記レイテンシ信号とに応答してオンタイム制御信号を発生するオンタイム制御信号発生手段とを備え、
   前記第２クロック信号発生手段は、
   前記ＣＡＳレイテンシが低周波数動作であることを示す場合、前記第１クロック信号の下降エッジに応答して前記第２クロック信号を発生し、
   前記ＣＡＳレイテンシが高周波動作であることを示す場合、前記第１クロック信号をバッファし、遅延することによって前記第２クロック信号を発生することを特徴とする半導体メモリ装置。
2. 請求項１に記載の半導体メモリ装置において、
   前記第２クロック信号発生手段は、
   前記第１クロック信号の下降エッジに応答してパルス信号を発生するパルス信号発生手段と；
   前記第１クロック信号のパルス幅以下の第１時間だけ前記第１クロック信号を遅延することによって遅延信号を発生する第１遅延手段と；
   前記ＣＡＳレイテンシが低周波数動作であることを示す場合には、前記パルス信号を転送し、前記ＣＡＳレイテンシが高周波数動作であることを示す場合、前記遅延信号を転送するスイッチング手段と；
   第２時間だけ前記スイッチング手段の出力信号を遅延して前記第２クロック信号を発生する第２遅延手段とを備えることを特徴とする半導体メモリ装置。
3. 請求項２に記載の半導体メモリ装置において、
   前記パルス信号発生手段は、
   前記第１クロック信号を反転することによって反転された第１クロック信号を発生する反転手段と；
   第３時間だけ前記反転された第１クロック信号を遅延することによって遅延され、反転された第１クロック信号を発生する第３遅延手段と；
   前記遅延され、反転された第１クロック信号と前記反転された第１クロック信号との論理 積(AND operation)によって第１論理信号を発生する第１論理手段と；
   前記第１論理信号と前記反転された第１クロック信号との論理積(AND operation)によって第２論理信号を発生する第２論理手段とを備えること特徴とする半導体メモリ装置。
4. 請求項３に記載の半導体メモリ装置において、
   前記スイッチング手段は、
   前記ＣＡＳレイテンシが低周波数動作であることを示す場合、前記第２論理信号を転送する第１転送ゲートと；
   前記ＣＡＳレイテンシが高周波数動作であることを示す場合、前記遅延信号を転送する第２転送ゲートとを備えることを特徴とする半導体メモリ装置。
5. 請求項３に記載の半導体メモリ装置において、
   前記第１及び第２時間は同一で、前記第３時間は前記第１時間より長いことを特徴とする半導体メモリ装置。
6. 外部から入力されるクロック信号に応答して第１クロック信号を発生する段階と；
   前記第１クロック信号の立ち下がりエッジを検出してパルス信号を発生すると同時に、前記第１クロック信号を前記第１クロック信号のパルス幅以下の時間で遅延して遅延信号を発生し、ＣＡＳレイテンシが低周波数動作であることを示す場合、前記パルス信号を第２クロック信号として転送し、前記ＣＡＳレイテンシが高周波数動作であることを示す場合前記遅延信号を第２クロック信号として転送する第２クロック信号発生段階と；
   前記第２クロック信号と前記ＣＡＳレイテンシに応答してレイテンシ信号を発生するレイテンシ信号発生段階と；
   前記第１クロック信号と前記ＣＡＳレイテンシとに応答してラッチクロック信号を発生する段階と；
   前記第２クロック信号と前記レイテンシ信号に応答してオンタイム制御信号を発生する段階と；
   前記オンタイム制御信号に応答してデータを入力し、前記ラッチクロック信号に応答して前記入力されたデータをバッファして出力するデータ出力段階とを備えることを特徴とする半導体メモリ装置のデータリード方法。
7. 請求項６に記載のデータリード方法において、
   前記半導体メモリ装置のデータリード方法は、
   前記第１クロック信号の下降エッジを検出することによって前記パルス信号を発生し、前記第１クロック信号をバッファし遅延することによって前記遅延信号を発生することを特徴とする半導体メモリ装置のデータリード方法。

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