DE102007011091A1

DE102007011091A1 - Verfahren zum Testen eines Halbleiterspeichers, Verfahren zur Datenserialisierung und Datenserialisierer

Info

Publication number: DE102007011091A1
Application number: DE102007011091A
Authority: DE
Inventors: Sang-woong Seongnam Shin
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-02-28
Filing date: 2007-02-28
Publication date: 2007-10-04
Also published as: KR100743494B1; US20070234158A1

Abstract

Ein Datenserialisierer (30) umfasst eine Taktschaltung (34), die dazu konfiguriert ist, eine Mehrzahl von Datenausgabetaktsignalen (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD) zu erzeugen, wobei jedes der Datenausgabetaktsignale selektiv gemäß einem Ausgabemodus aktiviert wird; eine Mehrzahl von Ausgabeschaltungen (31, 32), die dazu konfiguriert sind, in Reaktion auf wenigstens ein Datenausgabetaktsignal der Datenausgabetaktsignale Daten zu empfangen; und einen Ausgabezwischenspeicher (33), der mit der Mehrzahl von Ausgabeschaltungen gekoppelt ist und dazu konfiguriert ist, Daten an einem Ausgabeanschluss wenigstens einer Ausgabeschaltung der Mehrzahl von Ausgabeschaltungen in Reaktion auf das wenigstens eine Datenausgabetaktsignal der Datenausgabetaktsignale zwischenzuspeichern.

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Testen eines Halbleiterspeichers, auf ein Verfahren zur Datenserialisierung und auf einen Datenserialisierer.
Die Betriebsgeschwindigkeit von Halbleiterspeicherbauelementen wurde mit der Zeit stufenweise erhöht. Aber die Betriebsgeschwindigkeit von Testern von Halbleiterspeicherbauelementen hat mit den immer höher werdenden Betriebsgeschwindigkeiten der Speicherbauelemente nicht Schritt gehalten. Entsprechend wurden Verfahren zum Testen von Speicherbauelementen mit einer relativ hohen Betriebsgeschwindigkeit mit einem Tester mit einer relativ niedrigen Betriebsgeschwindigkeit vorgeschlagen. Eines der vorgeschlagenen Verfahren umfasst einen Betrieb eines Speicherbauelements, das schneller als die Taktgeschwindigkeit des Testers ist, durch Multiplizieren eines externen Speichertaktsignals. Der Tester kann den Multiplizierer zur Verfügung stellen, der auch Teil des Speicherbauelements sein kann. Das externe Speichertaktsignal kann durch Ausführen einer XOR-Verknüpfung, durch Verwendung eines Phasenregelkreises (PLL) oder von beidem multipliziert werden. Dieser Testmodus wird als Taktverdopplungstestmodus bezeichnet.
1 zeigt ein Zeitablaufdiagramm, das Rauschen in Ausgabedaten entsprechend einem herkömmlichen Taktverdopplungstest umfasst.
1 zeigt Rauschen, das verursacht wird, wenn ein Taktverdopplungstestmodus mit einem synchronen dynamischen Speicherbauelement mit direktem Zugriff (SDRAM) ausgeführt wird, insbesondere mit einem SDRAM-Bauelement, das eine doppelte Datenrate (DDR) implementiert. Ausgabetestdaten, die in 1 als DATA angezeigt werden, werden an jeder Flanke des Taktsignals ausgegeben. Ein Kern des Speicherbauelements kann eine große Rauschmenge in einem bestimmten Testmuster erzeugen. In diesem Fall können die Versorgungsspannung und/oder die Massespannung aufgrund des Rauschens verändert werden. Die Phase des Taktsignals, die von einem PLL und/oder einem Verzögerungsregelkreis (DLL) erzeugt wird, wird verändert, wenn die Versorgungsspannung verändert wird. Daraus resultiert, wie aus 1 ersichtlich ist, dass die Phase des Testdatenausgabesignals verändert wird und das gültige Datenfenster (tDV) der Ausgabetestdaten DATA verkleinert ist.
Wenn die Phase des vom DLL oder ähnlichen Schaltungen erzeugten Taktsignals variiert, werden die Phase des Datensignals und die Phase eines Ausgabeabtastsignals gemeinsam variiert. Entsprechend kann ein System, welches das Datensignal in Reaktion auf das Datenabtastsignal DQS ausgibt, während eines normalen Betriebsmodus nicht durch die Phasenänderung beeinflusst werden. Während des Taktverdopplungstests kann ein externer Tester jedoch den Zeitablauf des Datenausgabesignals überwachen und detektieren, dass ein „Overkill-Problem" aufgetreten ist. Das bedeutet, dass ein ursprünglich, wahrscheinlich zu recht, als normales Halbleiterspeicherbauelement betrachtetes Halbleiterspeicherbauelement aufgrund des verkleinerten gültigen Datenfensters (tDV) nun als defektes Halbleiterspeicherbauelement betrachtet wird.
Um das obige Problem zu lösen, können die Testmuster in ein Testmuster für gerade Daten und ein Testmuster für ungerade Daten aufgeteilt werden. Die geraden Testdaten und die ungeraden Testdaten können getrennt ausgegeben werden. Auf diese Weise kann das gültige Datenfenster (tDV) während des Tests im Wesentlichen auf die doppelte vorherige Größe vergrößert werden. Als Ergebnis kann das „Overkill-Problem" während des Taktverdopplungstests reduziert werden. Diese Technik wird als Hochgeschwindigkeitsdatenausgabe(HSDO)-Test bezeichnet.
Im HSDO-Test wird die Ausgabe der ungeraden Daten blockiert, wenn die geraden Daten ausgegeben werden, und die Ausgabe der geraden Daten wird blockiert, wenn die ungeraden Daten ausgegeben werden. Dies ermöglicht, dass die geraden Daten und die ungeraden Daten in einem Datenserialisierer ein doppeltes gültiges Datenfenster aufweisen.
2 zeigt ein Schaltbild eines herkömmlichen Datenserialisierers.
Bezugnehmend auf 2 gibt in einem Datenserialisierer 20 eine Ausgabeschaltung 21 Daten bei einer steigenden Flanke aus und eine Ausgabeschaltung 22 gibt Daten bei einer fallenden Flanke aus, wobei beide Schaltungen mit einem Ausgabezwischenspeicher 23 gekoppelt sind. Die Ausgabeschaltung 21 umfasst zwei Übertragungsgatter 211 und 213 und einen Zwischenspeicher 212, der seriell zwischen die Übertragungsgatter 211 und 213 eingeschleift ist. Zudem umfasst die Ausgabeschaltung 21 einen Schalter 214 zum selektiven Ausgeben der geraden Daten DATA_EVEN und der ungeraden Daten DATA_ODD während eines HSDO-Testmodus. Die Ausgabeschaltung 22 umfasst zwei Übertragungsgatter 221 und 223 und einen Zwischenspeicher 222, der seriell zwischen die Übertragungsgatter 221 und 223 eingeschleift ist. Zudem umfasst die Ausgabeschaltung 22 einen Schalter 224 zum selektiven Ausgeben der geraden Daten DATA_EVEN und der ungeraden Daten DATA_ODD.
Die Übertragungsgatter 211, 213, 221 und 223 werden in Reaktion auf ein Ausgabetaktsignal CLKDQ an/aus geschaltet. Wenn das Ausgabetaktsignal CLKDQ einen hohen logischen Zustand aufweist, werden die im Zwischenspeicher 212 in der geraden Datenausgabeschaltung 21 gespeicherten geraden Daten DATA_EVEN zum Ausgabezwischenspeicher 23 übertragen und die ungeraden Daten DATA_ODD werden im Zwischenspeicher 222 der ungeraden Datenausgabeschaltung 22 gespeichert. Wenn das Ausgabetaktsignal CLKDQ einen niedrigen logischen Zustand aufweist, werden die im Zwischenspeicher 222 in der ungeraden Datenausgabeschaltung 22 gespeicherten ungeraden Daten DATA_ODD zum Ausgabezwischenspeicher 23 übertragen und die geraden Daten DATA_EVEN werden im Zwischenspeicher 212 der geraden Datenausgabeschaltung 21 gespeichert.
Die Schalter 214 und 224 können als erste Inverter 215 und 225 implementiert werden, die auch als Tristate-Inverter bekannt sind, und entsprechend den Testsignalen TEST_EVEN und TEST_ODD arbeiten. Die zweiten Inverter 216 und 226 invertieren das Datenausgabesignal zurück.
Während eines geraden Testmodus nimmt das gerade Testsignal TEST_EVEN einen hohen logischen Zustand an und der Datenserialisierer 20 gibt die geraden Daten DATA_EVEN aus und blockiert die ungeraden Daten DATA_ODD. Während der gerade Testmodus beibehal ten wird, fährt der Datenserialisierer mit der Ausgabe der geraden Daten DATA_EVEN fort.
Während eines ungeraden Testmodus nimmt das ungerade Testsignal TEST_ODD einen hohen logischen Zustand an und der Datenserialisierer 20 gibt die ungeraden Daten DATA_ODD aus und blockiert die geraden Daten DATA_EVEN. Während der ungerade Testmodus beibehalten wird, fährt der Datenserialisierer mit der Ausgabe der ungeraden Daten DATA_ODD fort.
Trotz des Vorteils der Trennung des geraden Datentestmodus vom ungeraden Datentestmodus, vergrößern die zusätzlichen Gatter, wie die in den Schaltern 214 und 224 enthaltenen Gatter, die Ausgabeschaltung eines Hochgeschwindigkeitsspeicherbauelements und können das Ausgabesignal verzögern. Daraus resultiert, dass eine Zeitspanne zur Ausgabe gültiger Daten (tAA) erhöht wird, die ab einem Empfang eines Ausgabebefehls läuft, und ein Fenster gültiger Daten (tDV) verkleinert wird. Daraus resultiert, dass die Leistungsfähigkeit eines Halbleiterspeicherbauelements während eines normalen Betriebsmodus sowie während eines Testmodus verschlechtert wird.
Der Erfindung liegt das technische Problem zugrunde, ein Verfahren zum Testen eines Halbleiterspeichers, ein Verfahren zur Datenserialisierung und einen Datenserialisierer bereitzustellen, die in der Lage sind, während eines Tests eines Halbleiterspeicherbauelements einen Verlust einer gültigen Datenausgabezeit zu verhindern.
Die Erfindung löst dieses Problem durch Bereitstellung eines Verfahrens zum Testen eines Halbleiterspeichers mit den Merkmalen des Patentanspruchs 1, eines Verfahrens zur Datenserialisierung mit den Merkmalen des Patentanspruchs 2 und durch einen Datenserialisierer mit den Merkmalen des Patentanspruchs 9.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Zeitablaufdiagramm von Rauschen in Ausgabedaten eines herkömmlichen Taktverdopplungstests,
2 ein Schaltbild mit einem herkömmlichen Datenserialisierer,
3 ein Schaltbild mit einem Datenserialisierer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung,
4 und 5 Zeitablaufdiagramme von Ausgabetaktsignalen, die dem Da tenserialisierer aus 3 zur Verfügung gestellt werden, sowie einer Datenausgabe des Datenserialisierers,
6 ein Schaltbild mit der Ausgabetaktsignalgeneratorschaltung aus 3,
7 und 8 Zeitablaufdiagramme von Signalen des Datenserialisierers gemäß einem beispielhaften erfindungsgemäßen geraden Datentestmodus und gemäß einem ungeraden Datentestmodus, und
9 ein Zeitablaufdiagramm von Signalen des Datenserialisierers gemäß einem beispielhaften erfindungsgemäßen normalen Betriebsmodus.
Es versteht sich, dass ein Element direkt mit einem anderen Element oder über Zwischenelemente mit dem anderen Element verbunden oder gekoppelt sein kann, wenn in der Beschreibung angegeben wird, dass das Element mit dem anderen Element „verbunden" oder „gekoppelt" ist. Im Gegensatz dazu sind keine Zwischenelemente vorhanden, wenn ein Element als „direkt verbunden" bzw. „direkt gekoppelt" mit einem anderen Element bezeichnet wird. Andere Begriffe, die zur Beschreibung der Beziehung zwischen Elementen verwendet werden, z.B. „zwischen" und „direkt zwischen", „benachbart" und „direkt benachbart" usw., sind in gleicher Weise zu verstehen.
3 zeigt ein Schaltbild mit einem Datenserialisierer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Obwohl 3 eine serielle Umsetzung und Ausgabe von Daten durch Empfangen von zwei Dateneingaben während einer Periode zeigt, können andere Ausführungsformen der vorliegenden Erfindung das Verfahren zur Umsetzung und Ausgabe von Daten durch Empfangen von vier, acht oder mehr Eingaben während einer Periode umsetzen.
Bezugnehmend auf 3 umfasst ein Datenserialisierer 30 eine gerade Datenausgabeschaltung 31, eine ungerade Datenausgabeschaltung 32, einen Ausgabezwischenspeicher 33 und eine Ausgabetaktsignalgeneratorschaltung 34. Die gerade Datenausgabeschaltung 31 gibt gerade Daten aus, die in 3 als DATA_EVEN angezeigt werden, und die ungerade Datenausgabeschaltung 32 gibt ungerade Daten aus, die in 3 als DATA_ODD angezeigt werden. Der Ausgabezwischenspeicher 33 ist mit beiden Ausgabeschaltungen 31 und 32 gekoppelt.
Die Ausgabeschaltung 31 umfasst zwei Übertragungsgatter 311 und 313 und einen Zwischenspeicher 312, der seriell zwischen die Übertragungsgatter 311 und 313 eingeschleift ist. Die Ausgabeschaltung 32 umfasst zwei Übertragungsgatter 321 und 323 und einen Zwischenspeicher 322, der seriell zwischen die Übertragungsgatter 321 und 323 eingeschleift ist. Im Unterschied zum Datenserialisierer 20 aus 2 umfassen die Ausgabeschaltungen 31 und 32 des Datenserialisierers 30 weniger Gatter. Der Datenserialisierer 30 umfasst beispielsweise keinen Schalter, wie die Schalter 214 und 224 aus 2, um selektiv gerade oder ungerade Daten auszugeben. Jede Ausgabeschaltung 31 und 32 wird abwechselnd durch Taktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD, die von der Ausgabetaktsignalgeneratorschaltung 34 zur Verfügung gestellt werden, mit dem Ausgabezwischenspeicher 33 gekoppelt. Die Taktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD sind dazu konfiguriert, die Übertragungsgatter 311, 313, 321 und 323 an/aus zu schalten. Die Ausgabetaktsignalgeneratorschaltung 34 wird unter Bezugnahme auf 6 im Detail beschrieben.
Die Ausgabeschaltungen 31 und 32 des Datenserialisierers 30 geben die geraden Daten DATA_EVEN und die ungeraden Daten DATA_ODD entsprechend einem geraden Datenausgabetaktsignal CLKDQ_EVEN bzw. einem ungeraden Datenausgabetaktsignal CLKDQ_ODD aus. Das bedeutet, dass die geraden Datenausgabetaktsignale CLKDQ_EVEN und CLKDQB_EVEN und die ungeraden Datenausgabetaktsignale CLKDQ_ODD und CLKDQB_ODD, die von einander verschieden sind, entsprechend an die Ausgabeschaltungen 31 und 32 angelegt werden.
Während des geraden Datentestmodus wird ein gerades Datentestmuster erzeugt. Die gerade Datenausgabeschaltung 31 wird durch die geraden Datenausgabetaktsignale CLKDQ_EVEN und CLKDQB_EVEN be trieben, und die ungeraden Datenausgabetaktsignale CLKDQ_ODD und CLKDQB_ODD sind deaktiviert oder werden nicht angelegt, so dass die ungerade Datenausgabeschaltung 32 blockiert ist. Während des geraden Datentestmodus, gibt der Ausgabezwischenspeicher 33 nur die geraden Daten DATA_EVEN aus.
Während des ungeraden Datentestmodus wird ein ungerades Datentestmuster erzeugt. Die ungerade Datenausgabeschaltung 32 wird durch die ungeraden Datenausgabetaktsignale CLKDQ_ODD und CLKDQB_ODD betrieben und die geraden Datenausgabetaktsignale CLKDQ_EVEN und CLKDQB_EVEN sind deaktiviert oder werden nicht angelegt, so dass die gerade Datenausgabeschaltung 31 blockiert ist. Während des ungeraden Datentestmodus gibt der Ausgabezwischenspeicher 33 nur die ungeraden Daten DATA_ODD aus.
Während des normalen Betriebsmodus, d.h. nicht während des Testmodus, werden die geraden und ungeraden Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD und CLKDQB_ODD angelegt, so dass die geraden Daten DATA_EVEN und die ungeraden Daten DATA_ODD abwechselnd ausgegeben werden.
Bei verschiedenen beispielhaften Ausführungsformen können die geraden und dei ungeraden Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD und CLKDQB_ODD auf verschiedene Arten an Steueranschlüsse der Übertragungsgatter 311, 313, 321 und 323 angelegt werden. Bei einer Ausführungsform können die geraden und die ungeraden Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD und CLKDQB_ODD beispielsweise die gleiche Frequenz, das gleiche Tastverhältnis und die gleiche Phase aufweisen. Bei einer anderen Ausführungsform können die geraden und die ungeraden Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD und CLKDQB_ODD die gleiche Fre quenz, das gleiche Tastverhältnis und entgegengesetzte Phasen aufweisen. Wenn die Datenausgabetaktsignale CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD, wie in 3 dargestellt ist, mit den Übertragungsgattern 311, 313, 321 und 323 verbunden sind, können das gerade und das ungerade Datenausgabetaktsignal CLKDQ_EVEN und CLKDQ_ODD die gleiche Phase aufweisen.
4 und 5 zeigen Zeitablaufdiagramme, die Ausgabetaktsignale, die dem Datenserialisierer aus 3 zur Verfügung gestellt werden, sowie eine Datenausgabe des Datenserialisierers zeigen. 4 zeigt Signale während eines geraden Datentestmodus und 5 zeigt Signale während eines ungeraden Datentestmodus.
Bezugnehmend auf 4 ist ein gerades Datenausgabetaktsignal CLKDQ_EVEN aktiviert und ein ungerades Datenausgabetaktsignal CLKDQ_ODD ist deaktiviert. Da nur gerade Daten DATA_EVEN im Datenserialisierer aktiviert sind, können in Reaktion auf das gerade Datenausgabetaktsignal CLKDQ_EVEN die geraden Daten DATA_EVEN ausgegeben werden, wie in 4 durch DATA angezeigt wird. Die ausgegebenen geraden Daten DATA_EVEN weisen ein gültiges Datenfenster auf, das einer Periode eines externen Taktsignals EXT_CLK entspricht. Entsprechend können bei dieser Ausführungsform die ausgegebenen Daten DATA unter Verwendung einer logischen Schaltung, wie beispielsweise einem Verzögerungsregelkreis (DLL), mit der Flanke des externen Taktsignals EXT_CLK synchronisiert werden.
Bezugnehmend auf 5 ist ein ungerades Datenausgabetaktsignal CLKDQ_ODD aktiviert und ein gerades Datenausgabetaktsignal CLKDQ_EVEN ist deaktiviert. Da nur ungerade Daten DATA_ODD im Datenserialisierer aktiviert sind, können in Reaktion auf das ungerade Datenausgabetaktsignal CLKDQ_ODD die ungeraden Daten DATA_ODD ausgegeben werden, wie in 5 durch DATA angezeigt wird.
Die ausgegebenen ungeraden Daten DATA_ODD weisen ein gültiges Datenfenster auf, das einer Periode des externen Taktsignals EXT_CLK entspricht. Entsprechend können bei dieser Ausführungsform die ausgegebenen Daten DATA unter Verwendung einer logischen Schaltung, wie beispielsweise einem Verzögerungsregelkreis (DLL), mit der Flanke des externen Taktsignals EXT_CLK synchronisiert werden.
6 zeigt ein Schaltbild mit einer Ausgabetaktsignalgeneratorschaltung aus 3. Bezugnehmend auf 6 umfasst die Ausgabetaktsignalgeneratorschaltung 60 eine gerade Betriebssignalgeneratoreinheit 61, eine ungerade Betriebssignalgeneratoreinheit 62, eine gerade Datentaktsignalgeneratoreinheit 63 und eine ungerade Datentaktsignalgeneratoreinheit 64. Die gerade und die ungerade Datentaktsignalgeneratoreinheit 63 und 64 empfangen ein Datenausgabetaktsignal CDQ und ein Massesignal GND.
Die gerade und die ungerade Betriebssignalgeneratoreinheit 61 und 62 erzeugen gerade bzw. ungerade Betriebssignale NORM_EVEN, NORMB_EVEN, NORM_ODD und NORMB_ODD. Die gerade und die ungerade Datentaktsignalgeneratoreinheit 63 und 64 umfassen Tristate-Inverter 631, 632, 641 und 642, an welche das Datenausgabetaktsignal CDQ und das Massesignal GND entsprechend angelegt werden. Die Tristate-Inverter 631, 632, 641 und 642 werden entsprechend den geraden Betriebssignalen NORM_EVEN und NORMB_EVEN und den ungeraden Betriebssignalen NORM_ODD und NORMB_ODD aktiviert oder deaktiviert.
Entsprechend einer Ausführungsform kann die Ausgabetaktsignalgeneratorschaltung 60 durch Phasenaufteiler 633 und 643 nichtinvertierte Datenausgabetaktsignale CLKDQ_EVEN und CLKDQ_ODD und invertierte Datenausgabetaktsignale CLKDQB_EVEN und CLKDQB_ODD erzeugen. Es besteht eine Phasendifferenz von 180 Grad zwischen den nichtinvertierten Datenausgabetaktsignalen und den invertierten Datenausgabetaktsignalen.
Die geraden Betriebssignale NORM_EVEN und NORMB_EVEN werden in Reaktion auf ein ungerades Testsignal TEST_ODD und ein Ausgabepinverwendungssignal DON erzeugt. Die ungeraden Betriebssignale NORM_ODD und NORMB_ODD werden in Reaktion auf ein gerades Testsignal TEST_EVEN und das Ausgabepinverwendungssignal DON erzeugt. Das Ausgabepinverwendungssignal DON kann als Signal definiert sein, das einen hohen logischen Pegel aufweist, wenn der Ausgabepin verwendet wird, und einen niedrigen Pegel aufweist, wenn der Ausgabepin nicht verwendet wird.
Das Datenausgabetaktsignal CDQ wird an die Tristate-Inverter 631, 632, 641 und 642 angelegt und wird entsprechend den geraden Betriebssignalen NORM_EVEN und NORMB_EVEN und den ungeraden Betriebssignalen NORM_ODD und NORMB_ODD als das gerade Datentaktsignal CLKDQ_EVEN und das ungerade Datentaktsignal CLKDQ_ODD ausgegeben.
Während eines geraden Datentestmodus ist das gerade Testsignal TEST_EVEN auf einem hohen logischen Pegel und ein ungerades Testsignal TEST_ODD ist auf einem niedrigen logischen Pegel. Das gerade Betriebssignal NORM_EVEN mit einem hohen logischen Pegel und das invertierte Signal NORMB_EVEN werden in der geraden Betriebssignalgeneratoreinheit 61 erzeugt. Das ungerade Betriebssignal NORM_ODD mit einem niedrigen logischen Pegel und das invertierte Signal NORMB_ODD werden in der ungeraden Betriebssignalgeneratoreinheit 62 erzeugt.
Während des geraden Datentestmodus ist die gerade Datentaktsignalgeneratoreinheit 63 gemäß dem geraden Betriebssignal NORM_EVEN mit einem hohen logischen Pegel aktiviert und gibt das gerade Datentaktsignal CLKDQ_EVEN korrespondierend mit dem Datenausgabetaktsignal CDQ aus. Das um eine Phase von 180 Grad verschobene Taktsignal CLKDQB_EVEN des geraden Datentaktsignals CLKDQ_EVEN kann ebenfalls ausgegeben werden. In diesem Fall wird das ausgegebene gerade Datentaktsignal CLKDQ_EVEN nicht durch das Massesignal GND beeinflusst, da das Massesignal GND entsprechend dem ungeraden Betriebssignal NORM_ODD mit einem niedrigen logischen Pegel blockiert ist.
Während des geraden Datentestmodus gibt die ungerade Datentaktsignalgeneratoreinheit 64 das ungerade Datentaktsignal CLKDQ_ODD korrespondierend mit dem Massesignal GND gemäß dem geraden Betriebssignal NORM_EVEN mit einem hohen logischen Pegel aus. Das Datenausgabetaktsignal CDQ ist entsprechend dem ungeraden Betriebssignal NORM_ODD mit dem niedrigen logischen Pegel blockiert. Entsprechend ist das gerade Taktsignal CLKDQ_EVEN ein um eine vorbestimmte Zeitspanne verzögertes Signal des Datenausgabetaktsignals CDQ und das ungerade Datentaktsignal CLKDQ_ODD hält den Pegel des Massesignals GND.
Während eines ungeraden Datentestmodus ist das ungerade Testsignal TEST_ODD auf einem hohen logischen Pegel und das gerade Testsignal TEST_EVEN ist auf einem niedrigen logischen Pegel. Das ungerade Betriebssignal NORM_ODD mit einem hohen logischen Pegel und das invertierte Signal NORMB_ODD werden in der ungeraden Betriebssignalgeneratoreinheit 62 erzeugt. Das gerade Betriebssignal NORM_EVEN mit einem niedrigen logischen Pegel und das invertierte Signal NORMB_EVEN werden in der geraden Betriebssignalgeneratoreinheit 61 erzeugt.
Während des ungeraden Datentestmodus ist die ungerade Datentaktsignalgeneratoreinheit 64 gemäß dem ungeraden Betriebssignal NORM_ODD mit dem hohen logischen Pegel aktiviert und gibt das ungerade Datentaktsignal CLKDQ_ODD korrespondierend mit dem Datenausgabetaktsignal CDQ aus. Das um eine Phase von 180 Grad verschobene Taktsignal CLKDQB_ODD des ungeraden Datentaktsignals CLKDQ_ODD kann ebenfalls ausgegeben werden. In diesem Fall wird das ausgegebene ungerade Datentaktsignal CLKDQ_ODD nicht durch das Massesignal GND beeinflusst, da das Massesignal GND entsprechend dem geraden Betriebssignal NORM_EVEN mit einem niedrigen logischen Pegel blockiert ist.
Während des ungeraden Datentestmodus gibt die gerade Datentaktsignalgeneratoreinheit 63 das gerade Datentaktsignal CLKDQ_EVEN korrespondierend mit dem Massesignal GND gemäß dem ungeraden Betriebssignal NORM_ODD mit einem hohen logischen Pegel aus. Das Datenausgabetaktsignal CDQ ist entsprechend dem geraden Betriebssignal NORM_EVEN mit dem niedrigen logischen Pegel blockiert. Entsprechend ist das ungerade Datentaktsignal CLKDQ_ODD ein um eine vorbestimmte Zeitspanne verzögertes Signal des Datenausgabetaktsignals CDQ und das gerade Datentaktsignal CLKDQ_EVEN hält den Pegel des Massesignals GND.
Das gerade Datentaktsignal CLKDQ_EVEN und das ungerade Datentaktsignal CLKDQ_ODD können im Vergleich mit dem Datenausgabetaktsignal CDQ um eine vorbestimmte Zeitspanne verzögert sein und ein nicht dargestellter Verzögerungsregelkreis kann die vorbestimmte Verzögerungszeitspanne kompensieren.
7 und 8 zeigen Zeitablaufdiagramme, die Signale des Datenserialisierers gemäß einem beispielhaften erfindungsgemäßen geraden Datentestmodus und einem ungeraden Datentestmodus zeigen.
Bezugnehmend auf 7 sind ein gerades Testsignal TEST_EVEN und ein gerades Betriebssignal NORM_EVEN auf einem hohen logischen Pegel, und ein ungerades Testsignal TEST_ODD und ein ungerades Betriebssignal NORM_ODD sind auf einem niedrigen logischen Pegel, wenn der Datenserialisierer gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung in einem geraden Datentestmodus betrieben wird. Die Signalform des geraden Datentaktsignals CLKDQ_EVEN ist während einer Zeitspanne, in der ein ungerades Datentaktsignal CLKDQ_ODD einen niedrigen logischen Pegel hält, identisch mit der Signalform des Datenausgabetaktsignals CDQ. Die geraden Daten DATA_EVEN werden mit einem gültigen Datenfenster von einer Taktperiode ausgegeben.
Bezugnehmend auf 8 sind das gerade Testsignal TEST_EVEN und das gerade Betriebssignal NORM_EVEN auf einem niedrigen logischen Pegel und das ungerade Testsignal TEST_ODD und das ungerade Betriebssignal NORM_ODD sind auf einem hohen logischen Pegel, wenn der Datenserialisierer gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung in einem ungeraden Datentestmodus betrieben wird. Ein gerades Datentaktsignal CLKDQ_EVEN wird auf einem niedrigen logischen Pegel gehalten und die Signalform des ungeraden Datentaktsignals CLKDQ_ODD ist identisch mit der Signalform des Datenausgabetaktsignals CDQ. Die ungeraden Daten DATA_ ODD werden mit einem gültigen Datenfenster von einer Taktperiode ausgegeben.
9 ist ein Zeitablaufdiagramm, das Signale des Datenserialisierers gemäß einem beispielhaften erfindungsgemäßen normalen Betriebsmodus zeigt. Da das gerade und das ungerade Testsignal TEST_EVEN und TEST_ODD auf einem niedrigen logischen Pegel sind, nehmen das gerade und das ungerade Betriebssignal NORM_EVEN und NORM_ODD einen hohen logischen Wert an. Entsprechend können das gerade Datentaktsignal CLKDQ_EVEN und das ungerade Datentaktsignal CLKDQ_ODD die gleiche Phase aufweisen. Die Ausgabedaten werden durch einen nicht dargestellten DLL mit der Flanke des externen Taktsignals synchronisiert.
Obwohl oben ein Datenserialisierer beschrieben ist, der während einer Periode zwei Dateneingaben zur serielle Umsetzung empfängt, können andere Ausführungsformen der vorliegenden Erfindung auf einen Datenserialisierer angewendet werden, der vier, acht oder mehr Dateneingaben während einer Periode empfängt und seriell umsetzt.
Wie oben ausgeführt ist, können ein Verfahren zur Datenserialisierung und ein Datenserialisierer gemäß Ausführungsformen der Erfindung Ausgabedaten serialisieren, ohne dass eine Zeitspanne zur Ausgabe gültiger Daten verringert wird. Des Weiteren kann mit einem Testverfahren gemäß einigen Ausführungsformen der vorliegenden Erfindung ein Halbleiterspeicherbauelement durch eine Serialisierung von parallelen Testdaten in einem Hochgeschwindigkeitsdatenausgabe(HSDO)-Testmodus getestet werden, ohne dass eine Zeitspanne zur Ausgabe gültiger Daten verringert wird.

Claims

Verfahren zum Testen eines Halbleiterspeichers, umfassend: – Erzeugen von Testdaten im Halbleiterspeicherbauelement, – Erzeugen einer Mehrzahl von Datenausgabetaktsignalen (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD), – Steuern einer Mehrzahl von Ausgabeschaltungen (31, 32) mit den Datenausgabetaktsignalen, – selektives Aktivieren eines Datenausgabetaktsignals der Datenausgabetaktsignale gemäß einem Testmodus, – selektives Deaktivieren eines anderen Datenausgabetaktsignals der Datenausgabetaktsignale gemäß dem Testmodus, – Aktivieren einer Ausgabeschaltung der Ausgabeschaltungen in Reaktion auf das aktivierte Datenausgabetaktsignal und – Serialisieren der durch die aktivierte Ausgabeschaltung übertragenen Testdaten.
Verfahren zur Datenserialisierung umfassend: – Erzeugen einer Mehrzahl von Datenausgabetaktsignalen (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD), – Steuern einer Mehrzahl von Ausgabeschaltungen (31, 32) mit den Datenausgabetaktsignalen, – selektives Aktivieren wenigstens eines Datenausgabetaktsignals der Datenausgabetaktsignale gemäß einem Ausgabemodus, – Anlegen von Daten an wenigstens eine Ausgabeschaltung der Mehrzahl von Ausgabeschaltungen, – selektives Aktivieren der Ausgabeschaltungen in Reaktion auf die Datenausgabetaktsignale und den Ausgabemodus, – Serialisieren der durch die wenigstens eine aktivierte Ausgabeschaltung übertragenen Daten und – Anlegen der serialisierten Daten an einen Ausgabezwischenspeicher (33) in Reaktion auf das wenigstens eine aktivierte Datenausgabetaktsignal.
Verfahren nach Anspruch 1 oder 2, wobei der Testmodus und/oder der Ausgabemodus gerade und ungerade Datentestmodi umfassen, die Mehrzahl von Datenausgabetaktsignalen gerade und ungerade Datenausgabetaktsignale aufweist und die Mehrzahl von Ausgabeschaltungen gerade und ungerade Ausgabeschaltungen aufweist.
Verfahren nach Anspruch 3, wobei das Erzeugen der Mehrzahl von Datenausgabetaktsignalen umfasst: – Aktivieren des geraden Datenausgabetaktsignals und Deaktivieren des ungeraden Datenausgabetaktsignals während des geraden Datentestmodus und – Aktivieren des ungeraden Datenausgabetaktsignals und Deaktivieren des geraden Datenausgabetaktsignals während des ungeraden Datentestmodus.
Verfahren nach Anspruch 3 oder 4, wobei die gerade Ausgabeschaltung (31) ein erstes und ein zweites Übertragungsgatter (311, 313) und einen ersten Zwischenspeicher (312) umfasst, der in Reihe zwischen dem ersten und dem zweiten Übertragungsgatter eingeschleift ist, und die ungerade Ausgabeschaltung (32) ein drittes und ein viertes Übertragungsgatter (321, 323) und einen zweiten Zwischenspeicher (322) umfasst, der in Reihe zwischen dem dritten und dem vierten Übertragungsgatter eingeschleift ist, wobei das Aktivieren einer Ausgabeschaltung der Ausgabeschaltungen umfasst: – abwechselndes Aktivieren des ersten und des zweiten Übertragungsgatters in Reaktion auf das gerade Datenausgabetaktsignal und Deaktivieren des dritten und/oder des vierten Übertragungsgatters in Reaktion auf das ungerade Datenausgabetaktsignal während des geraden Datentestmodus und – abwechselndes Aktivieren des dritten und des vierten Übertragungsgatters in Reaktion auf das ungerade Datenausgabetaktsignal und Deaktivieren des ersten und/oder des zweiten Übertragungsgatters in Reaktion auf das gerade Datenausgabetaktsignal während des ungeraden Datentestmodus.
Verfahren nach einem der Ansprüche 1 bis 5, wobei ein einzelnes der Datenausgabetaktsignale während des Testmodus aktiviert ist.
Verfahren nach einem der Ansprüche 2 bis 6, wobei ein einzelnes der Datenausgabetaktsignale aktiviert ist, wenn der Ausgabemodus ein Testmodus ist, und alle Datenausgabetaktsignale aktiviert sind, wenn der Ausgabemodus ein normaler Betriebsmodus ist.
Verfahren nach Anspruch 7, wobei während des normalen Betriebsmodus die angelegten Daten in Reaktion auf alle Datenausgabetaktsignale abwechselnd von jeder der Mehrzahl von Ausgabeschaltungen zum Ausgabezwischenspeicher übertragen werden.
Datenserialisierer (30), umfassend: – eine Taktschaltung (34), die dazu konfiguriert ist, eine Mehrzahl von Datenausgabetaktsignalen (CLKDQ_EVEN, CLKDQB_EVEN, CLKDQ_ODD, CLKDQB_ODD) zu erzeugen, wobei jedes der Datenausgabetaktsignale selektiv gemäß einem Ausgabemodus aktiviert wird, – eine Mehrzahl von Ausgabeschaltungen (31, 32), die dazu konfiguriert sind, in Reaktion auf wenigstens ein Datenausgabetaktsignal der Datenausgabetaktsignale Daten zu empfangen, und – einen Ausgabezwischenspeicher (33), der mit der Mehrzahl von Ausgabeschaltungen gekoppelt ist und dazu konfiguriert ist, Daten an einem Ausgabeanschluss wenigstens einer Ausgabeschaltung der Mehrzahl von Ausgabeschaltungen in Reaktion auf das wenigstens eine Datenausgabetaktsignal der Datenausgabetaktsignale zwischenzuspeichern.
Datenserialisierer nach Anspruch 9, wobei der Ausgabemodus gerade und ungerade Datentestmodi umfasst, die Mehrzahl von Datenausgabetaktsignalen gerade und ungerade Datenausgabetaktsignale aufweist und die Mehrzahl von Ausgabeschaltungen gerade und ungerade Ausgabeschaltungen aufweist.
Datenserialisierer nach Anspruch 10, wobei die Taktschaltung dazu konfiguriert ist, während des geraden Datentestmodus das gerade Datenausgabetaktsignal zu aktivieren und das ungerade Datenausgabetaktsignal zu deaktivieren, und dazu konfiguriert ist, während des ungeraden Datentestmodus das ungerade Datenausgabetaktsignal zu aktivieren und das gerade Datenausgabetaktsignal zu deaktivieren.
Datenserialisierer nach Anspruch 10 oder 11, wobei die gerade Ausgabeschaltung (31) ein erstes und ein zweites Übertragungsgatter (311, 313) und einen ersten Zwischenspeicher (312) umfasst, der in Reihe zwischen dem ersten und dem zweiten Über tragungsgatter eingeschleift ist, und die ungerade Ausgabeschaltung (32) ein drittes und ein viertes Übertragungsgatter (321, 323) und einen zweiten Zwischenspeicher (322) umfasst, der in Reihe zwischen dem dritten und dem vierten Übertragungsgatter eingeschleift ist, wobei – während des geraden Datentestmodus das erste und das zweite Übertragungsgatter in Reaktion auf das gerade Datenausgabetaktsignal abwechselnd aktiviert werden und das dritte und/oder das vierte Übertragungsgatter in Reaktion auf das ungerade Datenausgabetaktsignal deaktiviert werden und – während des ungeraden Datentestmodus das dritte und das vierte Übertragungsgatter in Reaktion auf das ungerade Datenausgabetaktsignal abwechselnd aktiviert werden und das erste und/oder das zweite Übertragungsgatter in Reaktion auf das gerade Datenausgabetaktsignal deaktiviert werden.
Datenserialisierer nach Anspruch 12, wobei der erste Zwischenspeicher direkt mit dem ersten und dem zweiten Übertragungsgatter gekoppelt ist und der zweite Zwischenspeicher direkt mit dem dritten und dem vierten Übertragungsgatter gekoppelt ist.
Datenserialisierer nach Anspruch 12 oder 13, wobei der Ausgabezwischenspeicher direkt mit dem ersten, und/oder dem zweiten, und/oder dem dritten und/oder dem vierten Übertragungsgatter gekoppelt ist.
Datenserialisierer nach einem der Ansprüche 9 bis 14, wobei die Taktschaltung dazu konfiguriert ist, eines der Datenausgabetaktsignale zu aktivieren, wenn der Ausgabemodus ein Testmodus ist, und dazu konfiguriert ist, alle Datenausgabetaktsignale zu aktivieren, wenn der Ausgabemodus ein normaler Betriebsmodus ist.
Datenserialisierer nach einem der Ansprüche 9 bis 15, wobei während des normalen Betriebsmodus die empfangenen Daten in Reaktion auf alle Datenausgabetaktsignale abwechselnd von jeder der Mehrzahl von Ausgabeschaltungen zum Ausgabezwischenspeicher übertragen werden.
Datenserialisierer nach einem der Ansprüche 9 bis 16, wobei jede der Ausgabeschaltungen wenigstens ein Übertragungsgatter umfasst, das dazu konfiguriert ist, die empfangenen Daten zu übertragen, wenn das wenigstens eine Datenausgabetaktsignal der Datenausgabetaktsignale aktiviert ist, und das dazu konfiguriert ist, die empfangenen Daten zu unterbrechen, wenn wenigstens ein anderes Datenausgabetaktsignal der Datenausgabetaktsignale deaktiviert ist.