DE10393657T5

DE10393657T5 - Verfahren und Vorrichtung zur Datenabfrage

Info

Publication number: DE10393657T5
Application number: DE10393657T
Authority: DE
Inventors: Scott Palo Alto Best
Original assignee: Rambus Inc
Current assignee: Rambus Inc
Priority date: 2002-11-05
Filing date: 2003-11-03
Publication date: 2005-10-20
Also published as: US20040084537A1; AU2003286877A8; WO2004044757A3; US7198197B2; JP2006505866A; JP4634803B2; AU2003286877A1; WO2004044757A2

Abstract

Verfahren zur Datenabfrage, wobei das Verfahren aufweist:
Empfangen einer Vielzahl von Eingangssignalen;
Erzeugen einer Serie von überabgetasteten Eingangswerten für jedes der Vielzahl von Eingangssignalen;
Auswählen eines der Serien, wobei die ausgewählte Serie mindestens einen logischen Übergang aufweist;
Bestimmen eines Bitbegrenzungsbereichs unter Verwendung der ausgewählten Serie;
Bestimmen einer Vielzahl von Datenworten unter Verwendung des Bitbegrenzungsbereichs, wobei jedes der Datenworte einem der Vielzahl von Eingangssignalen entspricht.

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich im allgemeinen auf das Gebiet von Chip-zu-Chip- und Intra-Chip-Kommunikationssystemen. Weiter insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren und eine Vorrichtung zur Datenabfrage in einem elektronischen System.
Hintergrund der Erfindung
Computersysteme schließen im allgemeinen ein Speichersubsystem ein, welches Speichervorrichtungen enthält, in denen Instruktionen und Daten zum Gebrauch durch einen Prozessor des Computersystems vorgehalten werden. Da der Prozessor typischerweise in der Lage ist, mit einer höheren Rate als das Speichersubsystem zu arbeiten, hat die Betriebsgeschwindigkeit des Speichersubsystems einen signifikanten Einfluss auf die Leistungsfähigkeit des Computersystems.
In der Vergangenheit waren die das Speichersubsystem bildenden Speichervorrichtungen wie etwa dynamische Direktzugriffsspeicher ("DRAM") Vorrichtungen, typischerweise asynchrone, d. h. die Speichervorrichtungen speicherten oder gaben Daten in Reaktion auf Steuersignale von einem Prozessor aus. Ein asynchroner Betrieb führt zu einer Verzögerung zwischen dem Zeitpunkt, zu dem ein Steuersignal, beispielsweise ein Lesekommando und ein Adresswert, von der Speichervorrichtung empfangen wird und dem Zeitpunkt, zu dem die Speichervorrichtung reagiert, beispielsweise die Daten an dem Ausgang der Speichervorrichtung zur Verfügung stehen. Diese Verzögerung zwischen dem Empfang eines Steuersignals und der Antwort der Speichervorrichtung dauert typischerweise für einige Betriebszyklen des Prozessors an, wobei der Prozessor während der Verzögerung typischerweise nicht in der Lage ist, nützliche Funktionen auszuführen, und die Betriebszyklen daher verschwendet sind.
Um eine Verschwendung von Betriebszyklen während des Wartens auf eine Antwort des Speichers zu vermeiden, wurden synchrone Speichervorrichtungen wie etwa synchrone DRAM ("SDRAM") Vorrichtungen entwickelt. SDRAM Vorrichtungen nutzen die Tatsache aus, dass die meisten Speicherzugriffe sequenziell sind und sie sind ausgebildet, um Datenwörter in einem Bündel (englisch = burst) so schnell wie möglich abzurufen. SDRAM Vorrichtungen arbeiten typischerweise durch Ausgeben einer Sequenz oder eines "burst" von einigen Worten oder Byte von Daten in Antwort auf ein einzelnes Steuersignal von dem Prozessor. Beispielsweise besteht ein Burstzyklus, wie etwa 5-1-1-1, aus einer Sequenz von vier Datenwortübertragungen, wobei nur die Adresse des ersten Worts über den Adressbuseingang der Speichervorrichtung zur Verfügung gestellt wird. Der 5-1-1-1 bezieht sich auf die Anzahl der Taktzyklen, die für jedes Wort des Burst notwendig sind. In diesem Beispiel steht das erste Wort an dem Ausgang der SDRAM Vorrichtung fünf Taktzyklen nach dem Eingangszyklus des Befehlssignals zur Verfügung, und es wird durch die Speichervorrichtung bei jeder nachfolgenden ansteigenden Flanke des Takts ein weiteres Wort ausgegeben, um den Burst zu vervollständigen.
Ein weiterer Weg, der entwickelt wurde, um die Leistungsfähigkeit des Speichers zu verbessern, wird doppelte Datenrate ("DDR") genannt und wird in DDR DRAM Speichervorrichtungen verwendet. In einer DDR DRAM Vorrichtung werden Daten während eines Burst sowohl auf der steigenden als auch auf der fallenden Flanke der Taktzyklen ausgegeben, was die Rate der Betriebsbandbreite des Speichersubsystems tatsächlich verdoppelt.
1 ist ein funktionales Blockdiagramm einer Speicherarchitektur 10, welches ein Beispiel eines DDR Speichercontrollers 20 gemäß dem Stand der Technik darstellt. Speichercontroller 20 enthält eine Takterzeugungsschaltung 22, die ein Taktsignal CLK0 erzeugt. Der CLK0 treibt Domänenregister 24 und 25 für Werte mit geradem Takt und Domänenregister 26 und 27 für Werte mit ungeradem Takt an. Das CLK0 Signal wird auch mit einem DDR DRAM Block 90 gekoppelt und kommt nach einem Übertragungsverzögerungsintervall t_PD an dem Takteingang ("CLK") der DDR DRAM Vorrichtung 90 an, wie in der 1 durch Block 92 dargestellt ist.
Die DDR DRAM Vorrichtung 90 erzeugt wiederum ein Datenausgangssignal am Ausgang DQ nach einer Ausgabe an das Taktverzögerungsintervall t_DQC, welches eine weitere Übertragungsverzögerung t_PD erfährt, dargestellt durch Block 94, und was zu einem verzögerten Datensignal DQ1 führt, welches an dem Speichercontroller 20 ankommt. Nach einem Takt an dem Ausgangsverzögerungsintervall t_DQCK, gibt die DDR DRAM Vorrichtung 90 auch ein Datenausgangssynchronisationssignal DQS aus, auch bekannt als ein Datenstrobesignal, welches auch durch eine Übertragungsverzögerung t_PD verzögert ist, wie durch Block 96 dargestellt, und führt zu einer verzögerten Version des DQS Signals, DQS1 genannt, welches durch den Controller 20 empfangen wird. Es sollte festgehalten werden, dass die durch Blöcke 92, 94 und 96 dargestellten Übertragungsverzögerungen nicht notwendigerweise gleich groß sind.
Die DQ1 und DQS1 Signale werden durch eine DQS Domänenschaltung 70 des Controllers 20 empfangen. Das DQ1 Signal wird in flankengetriggerte Datenabtaster 74 und 76 eingegeben. Das DQS1 Signal tritt in die t₁ Verzögerungsschaltung 72 ein, was zu einem verzögerten Signal DQS2 führt. Die steigende Flanke des DQS2 Signals aktiviert die Abtastfähigkeit des flankengetriggerten Datenabtasters 74, und eine fallende Flanke des DQS2 Signals aktiviert die Abtastfähigkeit des flankengetriggerten Datenabtasters 76, welcher gerade bzw. ungerade Datenwörter des DQ1 Signals miteinander verknüpft (englisch = to latch).
Nach einem Zeitintervall t_V zum Empfangen gültiger Daten erzeugt der flankengetriggerte Datenabtaster 74 ein Datensignal DQ2, welches in ein Domänenregister 24 für Werte mit geradem Takt eingegeben wird, welches dann auf eine steigende Flanke des CLK0 Signals, erzeugt durch die Takterzeugungsschaltung 22, aufgetaktet wird. Auch gibt der flankengetriggerte Datenabtaster 76 nach dem Zeitintervall zum Empfangen gültiger Daten t_V ein Verzögerungsdatensignal DQ3 an das Domänenregister 26 für Werte mit ungeradem Takt aus, welches auf der fallenden Flanke des CLK0 Signals getaktet ist.
Der in 1 dargestellte DDR Speichercontroller 20 arbeitet in Speichersystemen mit niedriger Geschwindigkeit gut, die bei Raten von 133 MHz oder darunter arbeiten. In synchronen Hochgeschwindigkeitsquellenspeichersystemen, d. h. in Systemen, die ein Strobe- oder Taktsignal verwenden, welches durch die Adress-/Datensignalquelle erzeugt wurde, um das Adress-/Datensignal an dem empfangenden Agenten zwischenzuspeichern oder zu takten kommen Daten, die von einer bestimmten Vorrichtung gelesen wurden und alle begleitenden DQS Signale an einem Speichercontroller relativ zu einem Systemtakt mit etwas Zeitverzögerung an. Diese kleinen Zeitverzögerungen werden in Hochgeschwindigkeitsspeichersystemen zu begrenzenden Faktoren für die Leistungsfähigkeit.
Speichercontroller benutzen daher üblicherweise Verzögerungsschleifen zur Stabilisierung des Phasengleichlaufs ("DLLs"), um in DRAM Vorrichtungen oder Punkt-zu-Punkt DDR Speichervorrichtungen Phasenverzögerungen zu korrigieren, da solche Systeme gut verwaltete (feste oder bekannte) Phasenverschiebungen aufweisen. Wie jedoch aus dem Stand der Technik bekannt ist, werden DDR Speichervorrichtungen auch in einem Mehrfachrangspeichersystem verwendet, in welchem eine oder mehrere Speichervorrichtungen den gleichen Speicherkanal teilen. Während einer Leseoperation der herkömmlichen Vorrichtung gemäß 1 überträgt eine DDR Speichervorrichtung N Daten (DQ)-Signale (typischerweise 8 oder 32) zurück an den Controller 20, begleitet durch ein Strobe (DQS)-Signal welches mit der Datensignalflanke synchron ist. Obwohl diese DQ/DQS-Signale von einer DDR DRAM Vorrichtung in enger Nachbarschaft zu einem hereinkommenden globalen Takt (CLK) entstehen, zu dem Zeitpunkt, zu dem sie den Controller erreichen, kommen sie in einer beliebigen Phasenbeziehung relativ zu dem CLK an. Diese beliebige Phasebeziehung erzeugt Probleme in einem DDR System mit Mehrfachrängen. In einem Mehrfachrangsystem kommen die DQ/DQS Signale während einer Leseoperation an dem Controller in verschiedenen Phasen relativ zu dem CLK an, anhängig davon, welche Vorrichtung in der Rangfolge die Daten übertragen hat. Daher ist es sehr schwierig, ein einzelnes Taktsignal, beispielsweise ein von dem CLK durch ein DLL abgeleiteten Takt, zu verwenden, um alle Daten unabhängig vom Ursprung der Daten abzutasten.
Es ist daher wünschenswert, eine verbesserte Schaltungstopologie und ein Verfahren zur Datenabfrage in Mehrfachrangspeichersystemen zur Verfügung zu stellen.
Zusammenfassung der Erfindung
In Übereinstimmung mit einem ersten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Datenabfrage zur Verfügung gestellt. Das Verfahren schließt das Empfangen einer Vielzahl von Eingangssignalen, das Erzeugen einer Serie von überabgetasteten Eingangssignalen für jedes der empfangenen Eingangssignale, und das Auswählen eines der Serien ein, wobei die ausgewählte Serie mindestens einen Bitübergang aufweist. Das Verfahren schließt weiter ein das Bestimmen eines Bitbegrenzungsbereichs unter Verwendung der ausgewählten Serie, und das Bestimmen einer Vielzahl von Datenworten unter Verwendung des Bitbegrenzungsbereichs, wobei jedes der Datenworte einem der Vielzahl von Eingangssignalen entspricht. Die vorliegende Erfindung kann sowohl in der Chip-zu-Chip- als auch in der Intra-Chip-Kommunikation verwendet werden.
In Übereinstimmung mit einem zweiten Aspekt der vorliegenden Erfindung wird eine erste elektronische Schaltung zum Lesen von Daten aus einer zweiten elektronischen Schaltung zur Verfügung gestellt. Die erste elektronische Schaltung schließt eine Eingangsabtastschaltung ein, die konfiguriert ist, um eine Vielzahl von Eingangssignalen von der zweiten elektronischen Schaltung zu empfangen, eine Vielzahl von überabgetasteten Eingangssignalen zu erzeugen und die Vielzahl von überabgetasteten Eingangssignalen auszugeben. Die erste elektronische Schaltung schließt weiterhin eine Datenwiedergewinnschaltung ein, die konfiguriert ist, um die Vielzahl von überabgetasteten Eingangssignalen zu empfangen. Gemäß einer Ausführungsform schließt die Datenwiedergewinnschaltung eine Bitübergangserfassungsschaltung ein, die konfiguriert ist, um einen Bitbegrenzungsbereich unter Verwendung eines der Vielzahl von überabgetasteten Eingangssignalen basierend auf Übergangspositionen des logischen Signalzustands in dem ausgewählten überabgetasteten Eingangssignal zu bestimmen. Die erste elektronische Schaltung schließt weiterhin eine Datenextraktionsschaltung ein, die konfiguriert ist, um den Bitbegrenzungsbereich von der Bitübergangserfassungsschaltung zu empfangen, und weiterhin die Vielzahl von überabgetasteten Eingangssignalen zu empfangen, wobei die Datenextraktionsschaltung dann aus der Vielzahl von überabgetasteten Eingangssignalen unter Verwendung des Bitbegrenzungsbereichs Datenworte bestimmt. In einer Ausführungsform der vorliegenden Erfindung ist die erste elektronische Schaltung ein Speichercontroller und die zweite elektronische Schaltung ist eine Speichervorrichtung.
Diese sowie andere Aspekte und Vorteile der vorliegenden Erfindung werden dem Durchschnittsfachmann durch Lesen der folgenden detaillierten Beschreibung mit Bezug auf die begleitenden Zeichnungen klarer.
Kurze Beschreibung der Zeichnungen
Beispielhafte Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die begleitenden Zeichnungen beschrieben, in denen:
1 ein vereinfachtes funktionales Blockdiagramm ist, welches ein Beispiel eines herkömmlichen Speichercontrollers für eine synchrone Speichervorrichtung darstellt;
2A ein vereinfachtes funktionales Blockdiagramm ist, welches ein Beispiel eines Chip-zu-Chip-Kommunikationssystems gemäß der vorliegenden Erfindung darstellt;
2B ein vereinfachtes funktionales Blockdiagramm ist, welches ein Beispiel eines Speichercontrollers für eine Speichervorrichtung gemäß der vorliegenden Erfindung darstellt;
3 ein vereinfachtes funktionales Blockdiagramm ist, welches ein Beispiel einer Datenwiedergewinnschaltung, wie sie in 2B dargestellt ist, zeigt;
4 vereinfachtes funktionales Blockdiagramm ist, welches einen beispielhaften Prozess zum Wiedergewinnen von Daten aus einem beispielhaften Satz von Datensignalen gemäß der vorliegenden Erfindung darstellt;
5 ein vereinfachtes funktionales Blockdiagramm ist, welches ein zweites beispielhaftes Ausführungsbeispiel für eine Datenwiedergewinnschaltung darstellt, die in dem in der 2B dargestellten Speichercontroller verwendet werden kann;
6 ein vereinfachtes funktionales Blockdiagramm ist, welches ein Beispiel einer Filterschaltung darstellt, die in dem in der 5 dargestellten beispielhaften Ausführungsbeispiel verwendet werden kann;
7 ein vereinfachtes funktionales Blockdiagramm ist, welches eine dritte beispielhafte Ausführungsform für eine Datenwiedergewinnschaltung darstellt, die in dem in der 2B dargestellten Speichercontroller verwendet werden kann;
8 ein vereinfachtes funktionales Blockdiagramm ist, welches eine vierte beispielhafte Ausführungsform für eine Datenwiedergewinnschaltung darstellt, die in dem in der 2B dargestellten Speichercontroller verwendet werden kann; und
9 ein Steuerflussdiagramm ist, welches eine Ausführungsform der durch einen Controller ausgeführten Funktion darstellt, um aus einer Speichervorrichtung gemäß der vorliegenden Erfindung Daten wiederzugewinnen.
Detaillierte Beschreibung
Die vorliegende Erfindung bezieht sich auf Datenabfrage unter Verwendung von Überabtasttechniken (englisch = oversampling techniques). Derartige Techniken können beispielsweise in Chip-zu-Chip-Kommunikationssystemen verwendet werden, einschließlich beispielsweise in Speichersystemen. Derartige Techniken können auch in Intra-Chip-Kommunikationen verwendet werden. Eine Vielzahl von Ausführungsformen wird im folgenden mit Bezug auf DDR Speichersysteme beschrieben; es sollte jedoch verstanden werden, dass die vorliegende Erfindung nicht auf DDR Speichersysteme beschränkt ist, und dass die im folgenden beschriebenen Verfahren und Systeme genauso auf andere Chip-zu-Chip- oder Intra-Chip-Kommunikationssysteme angewendet werden können, einschließlich beispielsweise auf andere Quellen-synchrone Speichersysteme, wie etwa RDRAM^®-, FCDRAM- oder SDRAM-Systeme.
2A ist ein funktionales Blockdiagramm eines beispielhaften Systems 200 zur Datenabfrage gemäß einer Ausführungsform der vorliegenden Erfindung. Das System 200 schließt ein erstes Schaltungselement 218 und ein zweites Schaltungselement 220 ein. Gemäß beispielhafter Ausführungsformen können die Schaltungselemente 218 und 220 eine erste elektronische Schaltung und eine zweite elektronische Schaltung umfassen, angeordnet auf einem einzigen Chip einschließlich einer Vielzahl von elektronischen Schaltungen. Alternativ können die Schaltungselemente 218 und 220 auf zwei verschiedenen Chips angeordnet werden, die auf einem einzelnen Board oder auf verschiedenen Boards angeordnet sind.
Das zweite Schaltungselement 220 schließt eine Taktquelle 202 ein, die konfiguriert ist, um ein Taktsignal CLK0 zur Verfügung zu stellen. Gemäß einer beispielhaften Ausführungsform kann die Taktquelle 202 eine Takterzeugungsschaltung sein, die konfiguriert ist, um einen Satz von inkrementell phasenversetzten Taktsignalen zu erzeugen, im Folgenden als Mehrphasentaktsignal CLK0 bezeichnet. Es sollte verstanden werden, dass die Takterzeugungsschaltung 202 eine On-Chiptakterzeugungsquelle oder eine Off-Chiptakterzeugungsquelle sein kann. Gemäß einer beispielhaften Ausführungsform kann das auf der Takterzeugungsschaltung 202 erzeugte Mehrphasentaktsignal CLK0 "k" phasenversetzte Taktsignale umfassen. Die Takterzeugungsschaltung 202 liefert ein CLK1 Signal an das erste Schaltungselement 218. Wie in 2A dargestellt ist, wird das CLK1 Signal aus den "k" CLK0 Signalen durch einen Multiplexer ("MUX") 204 ausgewählt. Obwohl der Wert von "k" eine ganze Zahl größer oder gleich 2 sein kann, ist der Wert von "k" in einigen Ausführungsformen gleich jeder Potenz von 2, wie etwa 4, 8, 16 usw.
Das erste Schaltungselement 218 erzeugt N1 Eingangsdatensignale, die über einen Ausgang "Ausgang" in das zweite Schaltungselement 220 eingegeben werden. Wie in 2A dargestellt ist schließt das zweite Schaltungselement 220 eine Eingangsabtastschaltung 210 und eine Datenwiedergewinnschaltung 212 einschließlich einer Datenextraktionsschaltung 216 und eine Bitübergangserfassungsschaltung 214 ein. Die Eingangsabtastschaltung 210 wird durch von der Takterzeugungsschaltung 202 zur Verfügung gestellten phasenversetzten Taktsignalen (CLK0) betrieben. Gemäß einer Ausführungsform kann die Eingangsabtastschaltung 210 ein oder mehrere flankengetriggerte Datenabtaster einschließen. Es sind jedoch andere Ausführungsformen ebenfalls möglich.
Die Eingangsabtastschaltung 210 venwendet "k" phasenversetzte Taktsignale, um über abgetastete Eingangswerte, in 2 als "N1_S" bezeichnet, zu erzeugen, die im Anschluss daran an die Bitübergangserfassungsschaltung 214 und die Datenextraktionsschaltung 216 weitergegeben werden. Die Eingangsabtastschaltung 210 gibt k überabgetastete Werte N1_S für jedes der N Eingangsdatensignale N1 ab. Wenn beispielsweise das erste Schaltungselement 218 acht N1 Eingangssignale ausgibt (weil in diesem Beispiel N = 8 ist), und k = 8 ist, dann wird die Eingangsabtastschaltung 210 k*N oder 64 überabgetastete Werte N1_S abgeben. Acht für jedes der Eingangssignale.
Gemäß einer beispielhaften Ausführungsform verwendet die Bitübergangserfassungsschaltung 214 einen Satz von acht N1_S Werten entsprechend einem der Eingangssignale, um in den ausgewählten Werten N1_S logische Zustands-Bitübergänge zu erfassen. Beispielsweise kann die Bitübergangserfassungsschaltung 214 mit einem oder mehreren Algorithmen zum Bestimmen von Bitübergängen in dem ausgewählten Satz von überabgetasteten N1_S Werten entsprechend einem der Eingangssignale N1 programmiert werden.
Darüber hinaus bestimmt die Bitübergangserfassungsschaltung 214 basierend auf in den ausgewählten überabgetasteten Werten erfassten Positionen von logischen Zustands-Bitübergängen einen Bitbegrenzungsbereich. Die Bitübergangs- erfassungsschaltung 214 kann dann den bestimmten Bitbegrenzungsbereich der Datenextraktionsschaltung 216 zur Verfügung stellen. Die Datenextraktionsschaltung 216 kann dann den Bitbegrenzungsbereich verwenden, um aus den über abgetasteten Werten, die jedem Eingangssignal N1 entsprechen, welches von dem ersten Schaltungselement 218 ausgegeben wurde, Daten wiederzugewinnen.
2B ist ein funktionales Blockdiagramm eines beispielhaften Speichercontrollers 250, welcher mit einer Speichervorrichtung 252 gekoppelt ist. Der Speichercontroller 250 kann zur Datenwiedergewinnung gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden. Der in 2B dargestellte Speichercontroller 250 ist ein DDR Speichercontroller. Der Speichercontroller 250 könnte jedoch auch für verschiedene Speichervorrichtungen verwendet werden. Darüber hinaus sollte verstanden werden, dass obwohl nur eine Speichervorrichtung 252 in 2B dargestellt ist, die Speichervorrichtung 252 eine erste Speichervorrichtung in einem Speichersystem mit mehreren Speichervorrichtungen sein kann.
Der Speichercontroller 250 enthält einen Taktquelle 254, welche verwendet wird, um ein CLK0 Signal zur Verfügung zu stellen. Gemäß einer beispielhaften Ausführungsform kann die Taktquelle 254 eine Takterzeugungsschaltung 254 sein, welche konfiguriert ist, um das CLK0 Signal zu erzeugen. Gemäß einer anderen beispielhaften Ausführungsform kann die Takterzeugungsschaltung 254 eine Hochgeschwindigkeits-Taktquelle mit niedrigem Flimmern sein, welche ein Hochgeschwindigkeitstaktsignal CLK0 erzeugt. Es sollte verstanden werden, dass die Takterzeugungsschaltung 254 eine "On-Chip" Takterzeugungsschaltung oder eine "Off-Chip" Takterzeugungsschaltung sein kann. Wenn eine "On-Chip" Takterzeugungsschaltung verwendet wird, dann kann die Schaltung 254 eine Schleife zur Stabilisierung des Phasengleichlaufs (englisch = phase-locked-loop) ("PLL") mit einem als eine Referenz verwendeten "Off-Chip" Signal verwenden. In solch einer Ausführungsform kann die PLL die Taktfrequenz des Referenzsignals vervielfachen, um ein gewünschtes hochfrequentes Taktsignal zu erhalten. Es sollte jedoch verstanden werden, dass alternative Taktquellen auch verwendet werden können, wie etwa die Taktquelle 202, die in Bezug auf die 2A beschrieben ist und welche ein mehrphasiges Taktsignal erzeugt.
Die Takterzeugungsschaltung 254 stellt darüber hinaus der DDR Speichervorrichtung 252 ein CLK1 Signal zur Verfügung. Wie in 2B dargestellt ist, wird das CLK1 Signal von dem CLK0 Signal durch einen Teiler 256 abgeleitet, welcher das Hochgeschwindigkeitstaktsignal CLK0 teilt, um ein niederfrequentes Taktsignal CLK1 zu erzeugen, welches dann an die DDR Speichervorrichtung 252 ausgegeben wird. Vorzugsweise teilt der Teiler 256 die Frequenz des Hochgeschwindigkeitstaktsignals durch eine ganze Zahl k.
Während einer Leseoperation erzeugt die DDR Speichervorrichtung 252 N Eingangsdatensignale, die in den Speichercontroller 250 über einen Ausgang DQ eingegeben werden. Obwohl N gleich jeder ganzen Zahl sein kann mit einem Wert größer als Null, ist in einer beispielhaften Ausführungsform N gleich 8 oder gleich 32. Es sollte verstanden werden, dass die N DQ Datensignale, die an dem Speichercontroller 250 ankommen, eine gewisse Übertragungsverzögerung von dem Zeitpunkt, zu dem die Signale von der DDR Speichervorrichtung 252 ausgegeben werden bis zu dem Zeitpunkt erfahren können, zu dem sie in den Speichercontroller 250 eingegeben werden. Zusätzlich zu den DQ Signalen gibt die DDR Speichervorrichtung 252 auch ein Datenausgangssynchronisiersignal DQS (ein Strobelsignal) aus, welches ebenfalls eine gewisses Verzögerung erfahren kann, bevor es den Speichercontroller 250 erreicht.
Wie in 2B dargestellt ist, empfängt eine Eingangsabtastschaltung 210 die DQ und DQS Signale von der DDR Speichervorrichtung 252. Die Eingangsabtastschaltung 210 in 2B ist eine von einer steigenden Flanke abhängige Schaltung, die durch das Hochgeschwindigkeitstaktsignal CLK0 getrieben wird. Es sollte verstanden werden, dass die Eingangsabtastschaltung 210 nicht darauf beschränkt ist, eine von einer steigenden Flanke abhängigen Schaltung zu sein. Die Eingangsabtastschaltung 210 kann eine von einer steigenden Flanke und/oder von einer fallenden Flanke abhängige Schaltung sein. In einer alternativen Ausführungsform enthält die Eingangsabtastschaltung 210 eine erste Eingangsabtastschaltung, welche auf eine steigende Flanke reagiert und eine zweite Eingangsabtastschaltung, welche auf eine fallende Flanke getriggert ist. Gemäß einer beispielhaften Ausführungsform kann die Eingangsabtastschaltung 210 einen oder mehrere Flanken getriggerte Datenabtaster enthalten, die einen einzigen Ausgang für jede steigende Flanke des Taktsignals CLK0 erzeugen.
Die Eingangsabtastschaltung 210 erzeugt überabgetastete DQ- und DQS Werte, die als DQ_S bzw. DQS_S bezeichnet werden, und die nacheinander zu einer Datenwiedergewinnschaltung 212 übergeben werden. Es sollte verstanden werden, dass dann, wenn N = 8, so dass die DDR Speichervorrichtung 208 acht DQ Signale begleitet durch eine DQS Signal zur Verfügung stellt, und wenn eine Überabtastrate k = 8 ist, so dass die Überabtastungsrate "kx" beträgt, die Eingangsabtastschaltung 210 acht überabgetastete DQ_S Werte für jedes der acht von der DDR Vorrichtung 252 eingegebenen DQ Signale ausgibt. Darüber hinaus stellt die Eingangsabtastschaltung 210 acht überabgetastete DQS_S Werte für das DQS Signal zur Verfügung, welches von dem DDR 252 eingegeben wurde. Wenn daher eine Überabtastdrate beispielsweise 8x beträgt, erzeugt die Eingangsabtastschaltung 210 während des Taktzyklus eine 8-Bit tiefe und 9-Bit lange "Matrix" von Daten (für 8 DQ Signale und 1 DQS Signal).
In dem in dem vorstehenden Absatz beschriebenen beispielhaften Ausführungsbeispiel sind die Werte für N und k gleich. Es sollte jedoch verstanden werden, dass die Werte von N und k auch unterschiedlich sein können. Beispielsweise kann k gleich einer geraden Zahl sein, die größer oder gleich 2 ist und N kann gleich einer geraden Zahl sein, die größer als Null ist. Gemäß beispielhafter Ausführungsformen wird k jedoch einer Potenz von 2, wie etwa 2, 4, 8, 16 usw. entsprechen, und N wird gleich 8, 16 oder 32 sein. Während jedes Taktzyklus erzeugt die Eingangsabtastschaltung 210 eine k Bit tiefe und (N + 1) Bit lange Matrix von Daten (für N DQ Signale und 1 DQS Signal). Beispielsweise erzeugt die Eingangsabtastschaltung 210 während jedes Taktzyklus eine 4-Bit tiefe und 9-Bit lange Matrix von Daten (für 8 DQ Signale und 1 DQS Signal), wenn k gleich k = 4 und N = 8.
Die Datenwiedergewinnschaltung 212 schließt eine Bitübergangserfassungsschaltung 214 und eine Datenextraktionsschaltung 216 ein. Gemäß einer beispielhaften Ausführungsform verwendet die Datenwiedergewinnschaltung 212 das DQS_S Signal als ein Vorhandenseinerfassungssignal statt eines Taktsynchronisationssignals (welches eine typische Verwendung des DQS Signals in Systemen des Standes der Technik ist). In einer solchen Ausführungsform erfasst die Bitübergangserfassungsschaltung 214 Positionen von logischen Bitzustandsübergängen in den überabgetasteten DQS_S Signal. Beispielsweise kann die Bitübergangserfassungsschaltung 214 mit einen oder mehreren Algorithmen zum Bestimmen von Bitübergängen in den überabgetasteten DQS_S vorprogrammiert werden. In einer Ausführungsform kann die Bitübergangserfassungsschaltung 214 mit Übergängen in den DQS_S Signal durch Behandeln jeder Abtastung mit der benachbarten Abtastung in einer Serie von DQS_S Abtastungen durch eine Exklusiv-oder-Operation ("XOR") bestimmen. In einer solchen Ausführungsform ist ein Ausgang (i) der XOR Logik hoch, wenn der Übergang direkt vor der DQS_S Abtastung (i) stattfindet.
Darüber hinaus bestimmt die Bitübergangserfassungsschaltung 214 gemäß einer beispielhaften Ausführungsform einen Bitbegrenzungsbereich ("BBR") basierend auf den Positionen der logischen Bitzustandsübergänge, die in dem DAS_S Signal erfasst wurden. Wenn beispielsweise die Bitübergangserfassungsschaltung 214 feststellt, dass das DQS_S Signal an Bitposition 2 und an Bitposition 6 übergeht, dann kann die Bitübergangserfassungsschaltung 214 einen Bitbegrenzungsbereich von der Bitposition 3 zu der Bitposition 5 (3 : 5) setzen. Dann liefert die Bitübergangserfassungsschaltung 214 den Bitbegrenzungsbereich an die Datenextraktionsschaltung 216, wie mit "BBR" in 2B dargestellt ist.
Wenn die Datenextraktionsschaltung 216 einen Bitbegrenzungsbereich von der Bitübergangserfassungsschaltung 214 empfängt, dann wendet die Datenextraktionsschaltung 216 den empfangenen Bitbegrenzungsbereich an, um von jedem Satz von überabgetasteten DQ_S Werten entsprechend zu jedem DQ Signal Daten wieder zu gewinnen. Gemäß einer in 2B dargestellten beispielhaften Ausführungsform erzeugt die DDR Vorrichtung 252 zwei Ausgänge pro Taktzyklus, ein gerades Datenwort und ein ungerades Datenwort. In einer solchen Ausführungsform verwendet die Datenextraktionsschaltung 216 den Bitbegrenzungsbereich, um zu bestimmen, welche der überabgetasteten Eingangswerte verwendet werden, um ein gerades und ein ungerades Datenwort zu erzeugen, für jeden der DQ Eingänge, die von der Datenwiedergewinnschaltung 212 ausgegeben werden, die durch "N2" in 2B dargestellt ist.
3 ist ein Blockdiagramm, welches eine Ausführungsform der Datenwiedergewinnschaltung 212 darstellt. Wie in den 2A und 2B dargestellt ist, schließt die Datenwiedergewinnschaltung 212 die Bitübergangserfassungsschal tung 214 und die Datenextraktionsschaltung 216 ein. Gemäß einer beispielhaften Ausführungsform, die in 3 dargestellt ist, kann die Bitübergangserfassungsschaltung 214 ein XOR Gate 302 sein, welches Übergänge in einer Serie von DQS_S Abtastungen erfasst. Insbesondere führt das XOR Gate 302 eine Exklusiv-oder-Operation jeder Abtastung mit einer benachbarten Abtastung durch. Wenn beispielsweise ein DQS_S Signal "01111000" ist, dann wendet das XOR Gate 302 eine XOR Operation auf das DQS_S Signal "01111000" (in 3 als DQS_7:0 dargestellt) an, und eine verschobene Version der DQS_S Signals "00111100" (in 3 als DQS_8:1 dargestellt) an, was ein Ausgangssignal "01000100" erzeugt. Unter Verwendung des Ausgangs des XOR Gates 302 wird der Bitbegrenzungsbereich ("BBR") als 3 : 5 bestimmt.
Der Bitbegrenzungsbereich wird dann verwendet, um DQ_S Bits auszuwählen, entsprechend zu jedem DQ Signal, um an einen Multiplexer ("MUX") 304 ausgegeben zu werden. Gemäß einer beispielhaften Ausführungsform wählt der Multiplexer 304 die Bits des DQ_S Signals unter Verwendung des von der Bitübergangserfassungsschaltung 214 zur Verfügung gestellten BBR Signals aus. Daher wählt der Multiplexer 304 in der beispielhaften Ausführungsform Bits 3 bis 5 des DQ_S Signals aus. Der Multiplexer 304 liefert Bits 3 bis 5 an die Datenextraktionsschaltung 216. Unter Verwendung der ausgewählten Bits gewinnt die Datenextraktionsschaltung 216 den Wert von DQ und gibt diesen Wert als Ausgang Q aus. Die Datenextraktionsschaltung 216 kann beispielsweise eine Datenfilterschaltung sein, welche einen Ausgangswert Q durch Suchen nach sequenziellen Eingangsbits mit dem gleichen logischen Wert bestimmt. Tabelle 1 illustriert eine beispielhafte Wahrheitstabelle, die für eine Datenfilterschaltung verwendet werden kann. Alternativ kann die Datenextraktionsschaltung 216 beispielsweise eine Mehrheitsauswahlschaltung sein. Tabelle 2 illustriert eine beispielhafte Wahrheitstabelle, die zum Wählen an der Mehrheitsauswahlschaltung verwendet werden kann. Es sollte verstanden werden, dass die Tabellen 1 und 2 nur beispielhafte Ausführungsformen sind und andere Ausführungsformen ebenfalls möglich sind. Beispielsweise ist die Mehrheitsauswahlschaltung nicht auf das Bewerten von drei Bits beschränkt, die als Bits "a", "b" und "c" in Tabelle 2 dargestellt sind, um ein einzelnes Ausgangsbit "Q" zu erzeugen.
Tabelle 1
Tabelle 2
4 ist ein Blockdiagramm, welches einem beispielhaften Prozess zum Wiedergewinnen von Daten aus einem beispielhaften Satz von DQ Signalen darstellt, die an dem Speichercontroller 250 von der DDR Speichervorrichtung 252 empfangen werden können, wie in der 2B dargestellt ist.
Die Eingangsabtastschaltung 210 empfängt acht Dateneingangsignale (DQ₀–DQ₇), die durch ein Strobesignal (DQS) von der DDR Speichervorrichtung 252 begleitet sind. Der Wert von N ist daher 8. Als nächstes, wie in Bezug auf die 2B erklärt, erzeugt die Eingangsabtastschaltung 210 einen einzelnen Ausgang für jede steigende Flanke des Taktsignals CLK0. Unter der Annahme einer Abtastrate "kx" schließt jeder solcher einzelner Ausgang k Bit für jedes DQ Signal und k Bit für das DQS Signal ein. Beispielsweise gibt die Eingangsabtastschaltung 210 acht Bits für jedes DQ Signal und acht Bits für das DQS Signal während jedes Taktzyklus des CLK0 Signals aus, wenn die Überabtastrate 8x ist. 4 stellt eine beispielhafte 8-Bit tiefe und eine 9-Bit lange "Matrix" von Daten dar, die in die Datenwiedergewinnschaltung 212 eingegeben wird.
Die Bitübergangserfassungsschaltung 214 erfasst die DQS_S Signalübergänge an Bitposition 2 und 6, d. h. "0" bis "1" an Bitposition 2 und "1" bis "0" an Bitposition 6. In einer Ausführungsform kann die Bitübergangserfassungsschaltung 214 dann einen Bitbegrenzungsbereich bestimmen und den Bitbegrenzungsbereich der Mehrheitsauswahlschaltung 216A zur Verfügung stellen. Die Mehrheitsauswahlschaltung 216 kann dann den Bitbegrenzungsbereich verwenden, um aus den überabgetasteten DQ Signalen Daten wiederzugewinnen. In der in 4 dargestellten Ausführungsform ist der Bitbegrenzungsbereich 3 : 5. Anstelle des zur Verfügungsstellens des Bitbegrenzungsbereiches kann die Bitübergangserfassungsschaltung 214 alternativ Bitübergangspositionen an die Mehrheitsauswahlschaltung 216A übergeben, und die Mehrheitsauswahlschaltung 216A kann den Bitbegrenzungsbereich unter Verwendung der Bitübergangspositionen bestimmen.
Die Mehrheitsauswahlschaltung 216A kann das auswählen, um gerade und ungerade Datenworte für jedes DQ Signal zu bestimmen, welches von dem DDR Speichervorrichtung 252 empfangen wurde, unter Verwendung des von der Bitübergangsschaltung 214 empfangenen Bitbegrenzungsbereiches. Um ein gerade Datenwort ("D0_e") von den überabgetasteten DQ₀ Werten zu bestimmen, führt die Mehrheitsauswahlschaltung 216A auf Bits des DQ₀ Signals beginnend bei der Bitposition 3 bis zu der Bitposition 5 eine Mehrheitsauswahl durch. Gemäß 4 ist die Bitsequenz in dem Bitbegrenzungsbereich 3 :5 in dem DQ₀ Signal gleich "111", und die Mehrheitsauswahlschaltung 216A, die eine Mehrheitsauswahl mit diesen Bits durchführt, kann bestimmen, dass das entsprechende gerade Datenwort am Ausgang gleich "1" ist. Die Mehrheitsauswahlschaltung 216A verwendet das gleiche Verfahren, um die verbleibenden gerade Datenwörter (D1_e–D7_e) entsprechend dem überabgetasteten DQ Signal (DQ₁–DQ₇) zu bestimmen. Die wiedergewonnenen Datenwörter, die geraden Datenwörtern entsprechen, sind: D0_e = 1, D1_e = 0, D2 = 1, D3_e = 0, D4_e= 0, D5_e= 1, D6_e = 0 und D7_e = 1, wie in 4 dargestellt ist.
Um ungerade Datenworte für jedes DQ Signal zu bestimmen, welches von der DDR Speichervorrichtung 252 empfangen wurde, führt die Mehrheitsauswahlschaltung 216A mit den Bits 6–8 der DQ Werte eine auf ähnliche Weise eine Mehrheitsauswahl durch. Wie in 4 dargestellt ist, sind die ungeraden Worte: D0₀ = 0, D1₀ = 1, D2₀ = 1, D3₀= 0, D4₀ = 1, D5₀ = 0, D6₀= 0 und D7₀ = 1.
5 ist ein vereinfachtes funktionales Blockdiagramm, welches eine alternative Ausführungsform der Datenwiedergewinnschaltung 500 darstellt, die in dem Speichercontroller 250 verwendet werden kann. Die Datenwiedergewinnschaltung 500 schließt die Bitübergangserfassungsschaltung 214, die Mehrheitsauswahlschaltung 216A und eine Filterschaltung 504 ein.
Gemäß einer beispielhaften Ausführungsform, die in der 5 dargestellt ist, filtert die Filterschaltung 504 hereinkommende überabgetastete DQS, d. h. DQS_S, Werte bevor die Bitübergangserfassungsschaltung 214 die Bitübergänge bestimmt. Beispielsweise kann die Filterschaltung 504 konfiguriert werden, um einen Bitübergang als einen gültigen Bitübergang zu betrachten, wenn zwei aufeinander folgende DQS Abtastungen gleich sind. In einer solchen Ausführungsform kann, wenn beispielsweise ein überabgetasteter DQS Eingangswert gleich "00101111" ist, die Filterschaltung 504 die dritte Bitposition als eine Bitbegrenzung aussortieren und der Bitübergangserfassungsschaltung 214 einen gefilterten DQS_F Wert "00001111" zur Verfügung stellen. Dann kann die Bitübergangserfassungsschaltung 214 eine gültige Bitübergangsposition als an dem fünften Bit des DQS Signals liegend bestimmen.
6 ist ein Blockdiagramm, welches eine Ausführungsform einer Filterschaltung 600 darstellt, die in den beispielhaften Ausführungsformen verwendet wer den kann. Die Filterschaltung schließt drei D Flip-Flops 602, 604 und 610 ein, ein XOR Gate 606 und einen Multiplexer ("MUX") 608 ein. Wie in 6 dargestellt ist, sind die D Flip-Flops 602 und 604 in Serie geschaltet, mit einem Eingang des ersten D Flip-Flops 602 verbunden mit dem überabgetasteten DQS Signal ("DQS_S"), und mit einem Ausgang des ersten D Flip-Flops 602 verbunden mit einem Eingang des zweiten D Flip-Flops 604, verbunden. Wie in 6 dargestellt ist, ist darüber hinaus ein einzelner Takteingang mit den D Flip-Flops 602, 604 und 610 verbunden. Die Ausgänge der D Flip-Flops 602 und 604 sind darüber hinaus mit dem zwei Eingänge aufweisenden XOR Gate 606 verbunden. Schließlich ist ein Eingang des MUX 608 mit dem Ausgang des D Flip-Flops 602 verbunden und der zweite Eingangs ist verbunden mit dem Q Ausgang des D Flip-Flops 610. Der Ausgang des MUX 608 ist verbunden mit dem D Eingang des D Flip-Flops 610. Darüber hinaus ist ein Auswahlsteuereingang des MUX 608 mit dem Ausgang des XOR Gates 606 verbunden. Ein gefiltertes DQS_F Signal wird an den Q Ausgang des D Flip-Flops 610 ausgegeben.
Wenn zwei Ausgänge der D Flip-Flops 602 und 604 gleich sind, dann ist gemäß einer beispielhaften Ausführungsform der Ausgang des XOR Gates niedrig und der Ausgang des ersten D Flip-Flops 602 wird von dem MUX 608 ausgegeben. Wenn zwei Ausgänge der D Flip-Flops verschiedene logische Werte aufweisen, dann ist der Ausgang des XOR Gates 606 hoch, und der MUX 608 behält den vorherigen Ausgang. Wenn ein Eingang beispielsweise "0010" ist, dann wird daher der Ausgang des MUX 608 zu "0000". Es sollte verstanden werden, dass die beispielhaften Ausführungsformen nicht auf die Filterschaltung 600 gemäß 6 beschränkt sind, und dass der Durchschnittsfachmann verstehen wird, dass andere oder entsprechende Filterschaltungen ebenfalls verwendet werden könnten.
7 ist Blockdiagramm, welches eine andere alternative Ausführungsform einer Datenwiedergewinnschaltung 700 dargestellt, die in dem Speichercontroller 250 gemäß 2B verwendet werden könnte. Die Datenwiedergewinnschaltung 700 schließt eine Filterschaltung 702 in der Bitübergangserfassungsschaltung 704 und eine Datenextraktionsschaltung 706 ein. Wie in 7 dargestellt ist, filtert die Filterschaltung 702 über abgetastete Datenwerte entsprechend den DQ₀–DQ₇ Signalen sowie überabgetastete Taktsignalwerte entsprechend einem DQS Signal, um ungültige Abtastungen zu eliminieren. Wie beispielsweise in Bezug auf 5 beschrieben, kann die Filterschaltung 702 konfiguriert werden, um zu bestimmen, wenn zwei Bits in einer Reihe gültig sind, bevor eine Bitposition als eine gültige Bitübergangsposition betrachtet wird. Wie in 7 dargestellt ist, liefert die Filterschaltung 702 gefilterte DQS_F Werte und gefilterte DQO_F–DQ7_F Werte an die Bitübergangserfassungsschaltung 704 sowie die Datenextraktionsschaltung 706. Es sollte verstanden werden, dass die Filterschaltung 600 gemäß 6 als die Filterschaltung 702 verwendet werden könnte.
Gemäß einer beispielhaften Ausführungsform erfasst die Bitübergangserfassungsschaltung 704 die Übergangspositionen in den gefilterten und ungefilterten DQS- und DQ Signalen. Wenn beispielsweise angenommen wird, dass ungefilterte überabgetastete DQS Werte "00111100", ungefilterte überabgetastete DQ₀ Werte "01111000" und ein ungefiltertes DQ₁ Signal "10000111" beträgt, dann kann die BitüberganserFassungsschaltung 604 bestimmen, dass der DQ₀ und DQ₁ Übergang früh im Vergleich zu den DQS Signal ist, wodurch der durch ein oder mehrere Teile des Systems eingeführte systematische "Verschiebefehler" (englisch = skew error) erfasst wird. Die Bitübergangserfassungsschaltung 704 kann auf der Basis des DQS Signals bestimmen, dass ein Bitbegrenzungsbereich 4 : 6 beträgt. Aufgrund des Verschiebefehlers kann die Bitübergangserfassungsschaltung 704 den Bitbegrenzungsbereich jedoch auf 3 : 5 anpassen.
Die Bitübergangserfassungsschaltung 704 kann dann den angepassten Bitbegrenzungsbereich der Datenextraktionsschaltung 706 zur Verfügung stellen, und die Datenextraktionsschaltung 706 kann in den Begrenzungspositionen 3 : 5 eine Auswahl treffen, um aus überabgetasteten Datenwerten entsprechend den Signalen DQ₀–DQ₇ Datenworte zu bestimmen. In einem vorgegebenen Beispiel bestimmt daher die Datenextraktionsschaltung 706 ein gerades Datenwort in den DQ₀ Signal als "1" und ein ungerades Datenwort entsprechend dem DQ₀ Signal als "0". Auf gleiche Art und Weise ist in den DQ₁ ein gerades Datenwort "0" und ein ungerades Datenwort "1 ". Obwohl jedes Datenwort in dieser Ausführungsform aus einem einzelnen "Bit" oder Symbol aus Informationen besteht, sollte verstanden werden, dass jedes Datenwort eines oder mehrere derartige "Bits" oder Symbole aufweisen kann.
In einer anderen alternativen Ausführungsform können die Bitübergangserfassungsschaltungen 214 oder 704 konfiguriert werden, um die vorgehende Matrix aus Daten zu speichern, die verwendet werden kann, um einen Bitbegrenzungsbereich zu bestimmen, wenn eine erste Bitbegrenzung in der Nähe der Flanke der überabgetasteten Taktwerte liegt. Im Falle von DQS Werten "00001111" können beispielsweise die Bitübergangserfassungsschaltungen 214 oder 704 bestimmen, dass die zweite Bitbegrenzung die fünfte Bitposition ist. In dem beispielhaften Ausführungsbeispiel, in welchem die Bitübergangserfassungsschaltungen 214 oder 704 die zur Verfügung stehende Information verknüpft mit den vorherigen DQS Abtastungen aufweist, und die vorherigen Abtastungen beispielsweise "11" sind, betragen die DQS Werte kombiniert mit den beiden vorhergehenden Abtastungen "1100001111", und die Bitübergangserfassungsschaltung kann die erste Bitbegrenzung an der ersten Bitposition erfassen.
Die obigen beispielhaften Ausführungsformen wurden mit Bezug auf ein Erfassen von Bitübergangspositionen unter Verwendung von überabgetasteten Werten entsprechend zu den DQS Signalen und unter Verwendung der Bitübergangspositionen zur Bestimmung von Datenworten in jedem Satz von überabgetasteten Werten entsprechend den DQ Signalen beschrieben. Es sollte verstanden werden, dass die beispielhaften Ausführungsformen nicht begrenzt sind auf die Verwendung des DQS Signals als ein Signal, welches die Bitbegrenzungsinformation den Bitübergangserfassungsschaltungen, wie oben beschrieben, zur Verfügung stellt. In alternativen Ausführungsformen, die später detaillierter beschrieben werden, kann eine Bitübergangserfassungsschaltung einen oder mehrere Sätze von überabgetasteten Werten entsprechend den Datensignalen verwenden, um einen Bitbegrenzungsbereich zu bestimmen. In solch einer Ausführungsform wird angenommen, dass ein Datensignal, welches als die ÜbergangserfassungsschaltuNg verwendet wird, einen logischen Zustandsübergang aufweist.
8 ist ein Blockdiagramm, welches einer Ausführungsform einer solchen Datenwiedergewinnschaltung 800 darstellt, in welcher ein DQ Datensignal zur Erfassung von Bitbegrenzungspositionen verwendet wird. Die Datenwiedergewinnschaltung 800 schließt eine Bitübergangserfassungsschaltung 802 ein, welche konfiguriert ist, um einen Bitbegrenzungsbereich unter Verwendung von DQ Datensignalen zu bestimmen, und eine Datenextraktionsschaltung 804, welche konfiguriert ist, um Ausgangsdatenworte in DQ Datensignalen basierend auf dem durch die Bitübergangserfassungsschaltung 802 zur Verfügung gestellten Bitbegrenzungsbereich zu bestimmen.
Die acht Datensignale (DQ₀–DQ₇), die in die Bitübergangserfassungsschaltung 802 und in die Datenextraktionsschaltung 804 eingegeben werden, sind die gleichen Datensignale, wie in der 4 dargestellt. Sich zurückbeziehend auf die 4, in welcher die Bitübergangserfassungsschaltung 214 das DQS Signal verwendet hat, um die Bitübergangspositionen zu bestimmen, war der durch die Bitübergangserfassungsschaltung 214 bestimmte Bitbegrenzungsbereich 3 : 5. Nunmehr Bezug nehmend auf die 8 bestimmt die Bitübergangserfassungsschaltung 802 einen Bitbegrenzungsbereich unter Verwendung von Datensignalen, die logische Bit-Zustandsübergänge einschließen, wie etwa Datensignale DQ₀ oder ein Datensignal DQ₁. Das Datensignal DQ₀ oder DQ₁ untersuchend, kann die Bitübergangserfassungsschaltung 802 einen Bitübergang bei Bit 2 und 6 in dem DQ₀ oder DQ₁ Signal erfassen, wodurch der Bitbegrenzungsbereich als 3 : 5 bestimmt wird, wie in dem in der 4 dargestellten Ausführungsbeispiel. Die Bitübergangsschaltung 802 kann dann den Bitbegrenzungsbereich 3 : 5 der Datenextraktionsschaltung 804 zur Verfügung stellen, die anschließend den Bitbegrenzungsbereich 3 : 5 verwenden kann, um in jedem der DQ Signale Datenworten zu erfassen.
Alternativ können andere Techniken zur Erfassung des Bitbegrenzungsbereichs verwendet werden. Beispielsweise ist ein anderer Weg zum Erfassen des Bitbegrenzungsbereichs über ein Byte, die Speichervorrichtung oder eine andere sendende Vorrichtung ein bekanntes oder voreingestelltes Muster übertragen zu lassen. Der Empfänger könnte dann die Daten überabtasten und halten, während eine andere Schaltung nach der Einstellung der Bitbegrenzung sucht, was das bekannte Muster wieder gewinnt. In diesem Beispiel würde eine andere Schaltung den "BBR" Wert so lange anpassen, bis die Ausgabedaten mit dem bekannten, voreingestellten Muster übereinstimmt.
Es ist darüber hinaus im Stand der Technik bekannt, dass einige Speichersysteme die sogenannte Differenzielle Logik für Speichertechnologie ("SSTL") Signalübertragung verwenden können. In der derartigen Systemen weist ein hereinkommendes Datenbit, welches an einem Speichercontroller von einer Speicher vorrichtung (wie etwa DRAM-Vorrichtung) empfangen wird, drei unterschiedliche Spannungs(signal)niveaus auf, einschließlich einem "logisch 0" Signalniveau, einem "logisch 1" Signalniveau, und einem Leerlaufsignalniveau. Gemäß einem beispielhaften Ausführungsbeispiel kann in einem Speichersystem, welches SSTL verwendet, eine Bitübergangserfassungsschaltung einen Bitbegrenzungsbereich durch Erfassen eines Übergangs von einem Leerlaufzustand in einen Nichtleerlauf-(aktiven)Zustand "0" oder "1" unter Verwendung eines DQ Signals oder eines DQS Signals erfassen.
Eine Bitübergangserfassungsschaltung kann einen Spannungsvergleicher verwenden, um zu bestimmen, wann das hereinkommende Datensignal von dem Leerlaufzustand in den Nichtleerlaufzustand, wie etwa logisch 0 oder logisch 1 übergeht. Beispielsweise kann, wenn "j" den Leerlaufspannungszustand repräsentiert und ein erstes DQ₀ Signal "jjj00000" beträgt, ein Vergleicher an einer Bitübergangserfassungsschaltung einen Signalübergang von dem Leerlaufzustand in einen Zustand logisch 0 an einer Bitposition 4 bestimmen. Als nächstes kann die Bitübergangserfassungsschaltung konfiguriert werden, um "L" Zyklen zu einer Bitübergangsposition (in diesem Beispiel Bitposition 4) hinzuzufügen und einen voreingestellten Wert von "M" zu verwenden, um einen Begrenzungsbereich zu definieren. Beispielsweise kann eine Übergangserfassungsschaltung mit Werten für "L" und "M" vorprogrammiert werden und es kann in der beispielhaften Ausführungsform der Wert von L auf einen Zyklus gesetzt werden und der Wert von "M" beispielsweise auf drei Zyklen gesetzt werden. Bezug nehmen auf das gegebene Beispiel von "jjj00000" mit L = 1 und M = 3 würde somit der Begrenzungsbereich bei 5 : 7 liegen. Es sollte verstanden, dass auch andere Werte verwendet werden können.
9 ist ein Steuerflussdiagramm, welches eine Ausführungsform eines Prozesses 900 darstellt, welcher durch einen Speichercontroller zum Lesen von Daten aus einer Speichervorrichtung gemäß den beispielhaften Ausführungsformen der vorliegenden Erfindung ausgeführt wird. Im Schritt 902 empfängt ein Speichercontroller eine Vielzahl von Eingangssignalen von einer Speichervorrichtung. Die Speichervorrichtung kann eine DDR Speichervorrichtung in einem Mehrfachrangspeichersystem sein. Darüber hinaus kann die Speichervorichtung N Datensignale zu dem Speichercontroller (typischerweise 8 oder 32) übertragen. Zu sätzlich zu dem Datensignalen kann der Speichercontroller von der Speichervorrichtung auch ein Phasenreferenzsignal (oder ein Datenausgangssynchronisiersignal), welches mit den Eingangsdatensignalen assoziiert ist, empfangen.
Im Schritt 904 erzeugt der Speichercontroller einer Vielzahl von überabgetasteten Eingangswerten für jede der Vielzahl von der Speichervorrichtung empfangenen Eingangssignalen. In einer Ausführungsform kann der Speichercontroller eine Eingangsabtastschaltung aufweisen, wie etwa einen oder mehrere flankengetriggerte Datenabtaster, die durch ein Hochgeschwindigkeitstaktsignal mit einer Taktfrequenz getrieben werden, welche ein Vielfaches des Taktes ist, welcher in der Speichervorrichtung verwendet wird.
Im Schritt 906 wählt der Speichercontroller einen der Sätze von überabgetasteten Eingangswerten aus, die zum Bestimmen eines Bitbegrenzungsbereiches zu verwenden sind. Gemäß einer beispielhaften Ausführungsform weist der durch den Speichercontroller ausgewählte Satz von überabgetasteten Eingangswerten mindestens einen logischen Zustandsübergang, wie etwa einen logischen Übergang von einem logischen Zustand von beispielsweise 1 auf 0, auf. Gemäß einer Ausführungsform kann der Speichercontroller einen Satz von überabgetasteten Werten entsprechend einem Phasenreferenzsignal oder einem Datensignal auswählen.
Im Schritt 908 bestimmt der Speichercontroller einen Bitbegrenzungsbereich unter Verwendung des ausgewählten Satzes von überabgetasteten Eingangswerten. In einer Ausführungsform bestimmt der Speichercontroller den Bitbegrenzungsbereich unter Verwendung des überabgetasteten Phasenreferenzsignals. Alternativ bestimmt der Speichercontroller dem Bitbegrenzungsbereich unter Verwendung von einem oder mehreren Sätzen von überabgetasteten Eingangsdatenwerten, die die Bitübergänge einschließen. Der Speichercontroller kann, wie in Bezug auf die vorstehenden Figuren beschrieben, zunächst Bitübergangspositionen bestimmen, die dann zur Bestimmung des Speicherbegrenzungsbereiches verwendet werden.
Im Schritt 910 bestimmt der Speichercontroller Datenwörter aus den überabgetasteten Eingangsdatenwerten entsprechend zu jedem Eingangsdatensignal.
Gemäß einer beispielhaften Ausführungsform kann der Speichercontroller, um dies auszuführen, den Bitbegrenzungsbereich verwenden. Beispielsweise kann der Speichercontroller im Falle einer DDR Speichervorrichtung ein gerades Datenwort und ein ungerade Datenwort für jeden Satz von überabgetasteten Eingangsdatenwerten bestimmen.
Im Schritt 912 gibt der Speichercontroller Datenwörter aus und das Verfahren 900 endet.
Während die Erfindung in Verbindung mit einer Anzahl von beispielhaften Ausführungsformen beschrieben wurde, ist das Vorstehende nicht dazu vorgesehen, den Schutzbereich der Erfindung auf einen bestimmte Form, eine Schaltungsanordnung oder einer Halbleitertopologie zu beschränken. Im Gegenteil ist beabsichtigt, dass die Erfindung solche Alternativen, Modifikationen und Variationen einschließt, insoweit sie dem Durchschnittsfachmann beim lesen der vorstehenden detaillierten Beschreibung klar sind.
Darüber hinaus sollte verstanden werden, dass die dargestellten Ausführungsformen beispielhaft sind und sie mit Hardware, Software oder einer Kombination aus Hardware und Software ausgeübt werden kann. Beispielsweise können die beispielhaften Ausführungsformen des zuvor beschriebenen Controllers mit einem Satz von Instruktionen programmiert werden, um die Verfahren der hier vorstehend beschriebenen Datenabfrage auszuführen. Obwohl die beispielhaften Ausführungsformen, die hier beschrieben wurden, auch Bezug nehmen auch Speichervorrichtungen, Speichercontroller und Speichersysteme, ist die vorliegende Erfindung nicht auf Speichersysteme beschränkt. Die vorliegende Erfindung kann in jedem elektronischen System mit zwei Schaltungen ausgeführt werden, die miteinander kommunizieren. Es sollte auch verstanden werden, dass die Erfindung auch mit Systemen ausgeführt werden kann, die einen Signalübertragung in mehreren Ebenen verwenden, obwohl die dargestellten Ausführungsformen mit Bezug auf binäre Systeme beschrieben wurden, die logische Zustände hoch und niedrig aufweisen. Es sollte verstanden werden, dass die vorliegende Erfindung sowohl in optischen als auch in elektrischen Systemen verwendet werden kann.
Zusammenfassung
Die vorliegende Erfindung betrifft ein Verfahren zur Datenabfrage, wobei das Verfahren aufweist: Empfangen einer Vielzahl von Eingabesignalen; Erzeugen einer Serie von überabgetasteten Eingangswerten für jedes der Vielzahl von Eingangssignalen; Auswählen eines der Serien, wobei die ausgewählte Serie mindestens einen logischen Übergang aufweist; Bestimmen eines Bitbegrenzungsbereichs unter Verwendung der ausgewählten Serie; Bestimmen einer Vielzahl von Datenworten unter Verwendung des Bitbegrenzungsbereichs, wobei jedes der Datenworte einem der Vielzahl von Eingangssignalen entspricht.

Claims

Verfahren zur Datenabfrage, wobei das Verfahren aufweist: Empfangen einer Vielzahl von Eingangssignalen; Erzeugen einer Serie von überabgetasteten Eingangswerten für jedes der Vielzahl von Eingangssignalen; Auswählen eines der Serien, wobei die ausgewählte Serie mindestens einen logischen Übergang aufweist; Bestimmen eines Bitbegrenzungsbereichs unter Verwendung der ausgewählten Serie; Bestimmen einer Vielzahl von Datenworten unter Verwendung des Bitbegrenzungsbereichs, wobei jedes der Datenworte einem der Vielzahl von Eingangssignalen entspricht.
Verfahren nach Anspruch 1, wobei der Empfangsschritt ein Empfangen, von einer zweiten elektronischen Schaltung, einer Vielzahl von Eingangssignalen von einer ersten elektronischen Schaltung aufweist.
Verfahren nach Anspruch 2, wobei der Erzeugungsschritt ein Erzeugen der Serien von überabgetasteten Eingangswerten an der zweiten elektronischen Schaltung aufweist.
Verfahren nach Anspruch 3, wobei die erste elektronische Schaltung auf einen ersten Haltleiterchip angeordnet ist.
Verfahren nach Anspruch 4, wobei die erste elektronische Schaltung auf einen ersten Haltleiterchip angeordnet ist.
Verfahren nach Anspruch 3, wobei die erste elektronische Schaltung auf einem Speichercontroller angeordnet ist.
Verfahren nach Anspruch 6, wobei die erste elektronische Schaltung in einer Speichervorrichtung angeordnet ist.
Verfahren nach Anspruch 4, wobei die ausgewählte Serie von überabgetasteten Eingangswerten zum Erzeugen einer gefilterten Serie von überabgetasteten Eingangswerten dient; und die gefilterte Serie von überabgetasteten Eingangswerten zum Bestimmen des Bitbegrenzungsbereichs verwendet wird.
Verfahren nach Anspruch 1, wobei die Vielzahl von Eingangssignalen ein Phasenreferenzsignal aufweist, und der Schritt des Auswählens einer Serie von überabgetasteten Eingangswerten ein Auswählen einer Serie von überabgetasteten Eingangswerten aufweist, um den Bitbegrenzungsbereich zu bestimmen.
Verfahren nach Anspruch 1, wobei die Vielzahl von Eingangssignalen ein Phasenreferenzsignal aufweist, und der Schritt des Auswählens einer Serie von überabgetasteten Eingangswerten entsprechend zu dem Phasenreferenzsignal aufweist.
Verfahren nach Anspruch 1, wobei das Bestimmen eines Bitbegrenzungsbereichs aufweist: Bestimmen mindestens einer Bitübergangsposition in der ausgewählten Serie von überabgetasteten Eingangswerten; und Verwenden der mindestens einen Bitübergangsposition, um den Bitbegrenzungsbereich zu bestimmen.
Verfahren nach Anspruch 1, wobei die ausgewählte Serie von überabgetasteten Eingangswerten ein vorbestimmtes Muster von bekannten Eingangswerten aufweist.
Verfahren nach Anspruch 1, wobei der Schritt des Bestimmens eines Bitbegrenzungsbereichs ein Anpassen eines Bitbegrenzungsbereichswerts aufweist, bis ein Ausgangsdatenmuster zu dem voreingestellten Muster passt.
Verfahren nach Anspruch 7, wobei die Speichervorrichtung eine Speichervorrichtung mit doppelter Datenrate (DDR) aufweist, und der Schritt des Bestimmens von Datenworten aus der Serie von überabgetasteten Eingangswerten entsprechend jedes der Vielzahl von Eingangssignalen ein Bestimmen eines geraden Datenworts und eines ungeraden Datenwortes für jedes der Vielzahl von Eingangssignalen aufweist.
Verfahren nach Anspruch 1, weiterhin ein Ausgeben der Vielzahl von Datenwörtern aufweisend.
Verfahren nach Anspruch 3, wobei die zweite elektronische Schaltung ausgelegt ist, um drei Signalniveaus zu verwenden, und wobei eines drei Signalniveaus ein Leerlaufsignalniveau ist und der Schritt des Bestimmens eines Bitbegrenzungsbereichs aufweist: Bestimmen einer Signalübergangsposition aus einem Leerlaufzustand in einen Nichtleerlaufzustand in der ausgewählten Serie von überabgetasteten Eingangswerten; und Hinzufügen einer vorbestimmten Anzahl von Taktzyklen zu der Signalübergangsposition, um den Bitbegrenzungsbereich zu bestimmen.
Verfahren nach Anspruch 1, vor dem Bestimmen der Datenwörter weiterhin aufweisend: Bestimmen einer ersten Signalübergangsposition in mindestens einer Serie von überabgetasteten Eingangswerten entsprechend mindestens zweier der Vielzahl von Eingangssignalen; Bestimmen, ob die erste Signalübergangsposition in der mindestens einen Serie von überabgetasteten Eingangswerten vor einen mit dem Bitbegrenzungsbereich assoziierten ersten Signalübergang stattfindet; und wenn ja, Anpassen des Bitbegrenzungsbereichs basierend auf der mit der mindestens einen Serie der überabgetasteten Eingangswerte assoziierten Signalübergangspositionen und weiterhin basierend auf den mit dem Begrenzungsbereich assoziierten ersten Signalübergangs.
Verfahren zur Datenabfrage, wobei das Verfahren aufweist: Empfangen einer Vielzahl von Eingangsdatensignalen von einer ersten elektronischen Schaltung; Empfangen eines Phasenreferenzsignals von der ersten elektronischen Schaltung, wobei das Phasenreferenzsignal mit der Vielzahl von Eingangssignalen assoziiert ist; Erzeugen einer Serie von überabgetasteten Eingangsdatenwerten für jedes der Vielzahl von Eingangsdaten; Erzeugen einer Serie von überabgetasteten Phasenreferenzwerten für das Phasenreferenzsignal; Bestimmen einer ersten Bitübergangsposition und einer zweiten Bitübergangsposition in der Serie von überabgetasteten Phasenreferenzwerten; Bestimmen eines Bitbegrenzungsbereichs unter Verwendung der ersten Bitübergangsposition und der zweiten Bitübergangsposition; und Bestimmen mindestens eines Datenworts aus jeder Serie von überabgetasteten Datenwerten, erzeugt für jede der Vielzahl von Eingangsdatensignalen unter Verwendung des Bitbegrenzungsbereichs.
Verfahren nach Anspruch 18, wobei die zweite elektronische Schaltung eine Speichervorrichtung ist, mit einer Speichervorrichtung mit doppelter Datenrate, und wobei das Bestimmen mindestens eines Datenworts aus jeder Serie von überabgetasteten Eingangsdatenwerten ein Bestimmen eines geraden Datenworts und eines ungeraden Datenworts für jede Serie von überabgetasteten Eingangsdatenwerten aufweist.
Verfahren nach Anspruch 18, weiterhin aufweisend: Filtern der Serie von überabgetasteten Phasenreferenzwerten vor einem Bestimmen der ersten Bitübergangsposition und der zweiten Bitübergangsposition, um eine Serie von gefilterten überabgetasteten Phasenreferenzwerten zu bestimmen.
Verfahren nach Anspruch 20, wobei der Schritt des Filterns aufweist, dass eine Bitübergangsposition nicht als eine gültige Bitübergangsposition berücksichtigt wird, wenn ein auf ein erstes Bit folgendes zweites Bit, als Bitübergang betrachtet, ein anderes Signalniveau als das erste Bit aufweist.
Verfahren nach Anspruch 18, weiterhin aufweisend ein Speichern einer Vielzahl von vorhergehenden überabgetasteten Eingangswerten und vorhergehenden überabgetasteten Phasenreferenzwerten; und Bestimmen, ob die erste Bitübergangsposition eine Bitübergangsposition an einer Flanke ist, und wenn ja, Verwenden der vorhergehenden überabgetasteten Phasenreferenzwerte, um die erste Bitübergangsposition zu bestimmen.
Erste elektronische Schaltung zum Lesen von Daten aus einer zweiten elektronischen Schaltung, wobei die erste elektronische Schaltung aufweist: erste Schaltungsmittel zum Empfangen einer Vielzahl von Eingangssignalen von der zweiten elektronischen Schaltung, wobei die ersten Schaltungsmittel ausge legt sind, um eine Serie von überabgetasteten Eingangswerten für jede der Vielzahl von Eingangssignalen zu erzeugen; zweite Schaltungsmittel zum Bestimmen eines Bitbegrenzungsbereichs unter Verwendung mindestens einer der Serien von überabgetasteten Eingangswerten; und dritte Schaltungsmittel zum Empfangen des Bitbegrenzungsbereichs von den zweiten Schaltungsmitteln und zum Bestimmen mindestens eines Datenworts in jeder Serie der überabgetasteten Eingangswerte, wobei die dritten Schaltungsmittel das mindestens eine Datenwort unter Verwendung des Bitbegrenzungsbereiches bestimmen.
Erste elektronische Schaltung nach Anspruch 23, wobei die zweiten Schaltungsmittel ausgelegt sind, um die mindestens eine Serie von überabgetasteten Eingangswerten auszuwählen und basierend auf Signalniveauübergangspositionen in der ausgewählten Serie von überabgetasteten Eingangswerten den Bitbegrenzungsbereich zu bestimmen.
Erste elektronische Schaltung nach Anspruch 24, weiterhin aufweisend: Vierte Schaltungsmittel, die ausgelegt sind, um die ausgewählte Serie von überabgetasteten Eingangswerten zu filtern, um eine Serie von gefilterten überabgetasteten Eingangswerten zu erzeugen, wobei die zweiten Schaltungsmittel ausgelegt sind, um die Signalübergangsposition unter Verwendung der Serie von gefilterten überabgetasteten Eingangswerten zu bestimmen.
Erste elektronische Schaltung nach Anspruch 25, wobei die vierten Schaltungsmittel weiterhin ausgelegt sind, um ungültige Bitübergangspositionen zu filtern, und wobei die vierten Schaltungsmittel ausgelegt sind, um den Bitübergang als ungültig zu betrachten, wenn ein auf ein Bit folgendes Bit als ein Bitübergang mit einem unterschiedlichen Signal betrachtet wird.
Erste elektronische Schaltung nach Anspruch 23, wobei die Vielzahl von Eingangssignalen ein Phasenreferenzsignal aufweist, und die zweiten Schaltungsmittel ausgelegt sind, um den Bitbegrenzungsbereich basierend auf Signalübergangspositionen in einer Serie von überabgetasteten Phasenreferenzwerten zu bestimmen.
Erste elektronische Schaltung nach Anspruch 23, wobei die erste elektronische Schaltung einen Speichercontroller aufweist und die zweite elektronische Schaltung eine Speichervorrichtung aufweist.
Erste elektronische Schaltung nach Anspruch 28, wobei die Speichervorrichtung eine Speichervorrichtung mit doppelter Datenrate aufweist.
Erste elektronische Schaltung nach Anspruch 23, wobei die erste elektronische Schaltung Takterzeugungsmittel aufweist, die konfiguriert sind, um ein Taktsignal zur Verwendung in einer Erzeugung der Serie von überabgetasteten Werten für jedes der Vielzahl von Eingangssignalen zu erzeugen.
Erste elektronische Schaltung nach Anspruch 30, wobei das Taktsignal ein Hochgeschwindigkeitstaktsignal umfasst, und die erste elektronische Schaltung weiterhin aufweist: Teilerschaltungsmittel, die ausgelegt sind, um das Hochgeschwindigkeitstaktsignal von den Takterzeugungsmitteln zu empfangen, das Hochgeschwindigkeitstaktsignal durch eine ganze Zahl zu teilen und der zweiten elektronischen Schaltung ein Taktsignal mit niedrigerer Geschwindigkeit zur Verfügung zu stellen.
Erste elektronische Schaltung nach Anspruch 30, wobei die Takterzeugungsmittel ausgelegt sind, um mehrphasiges Taktsignal zur Verwendung in einer Erzeugung der Serie von überabgetasteten Werten für jedes der Vielzahl von Eingangssignalen zu erzeugen.
Erste elektronische Schaltung nach Anspruch 23, wobei die zweite elektronische Schaltung eine erste Speichervorrichtung in dem mehrrangigen Speichersystem aufweist.
Erste elektronische Schaltung zum Lesen von Daten aus einer zweiten elektronischen Schaltung, wobei die erste elektronische Schaltung aufweist: eine Eingangsabtastschaltung, ausgelegt, um eine Vielzahl von Eingangssignalen zu empfangen, wobei die Eingangsabtastschaltung ausgelegt ist, um eine Serie von überabgetasteten Eingangswerten für jedes der Vielzahl von Ein gangssignalen zu erzeugen, und wobei die Eingangsabtastschaltung weiterhin ausgelegt ist, um jede Serie von überabgetasteten Eingangswerten auszugeben; eine Datenwiedergewinnschaltung, ausgelegt, um jede der Serien von überabgetasteten Eingangswerten zu empfangen, wobei die Datenwiedergewinnschaltung aufweist: eine Bitübergangserfassungsschaltung, ausgelegt, um einen Bitbegrenzungsbereich unter Verwendung mindestens einer der Serien zu bestimmen, wobei der Bitbegrenzungsbereich basierend auf Signallogik-Zustandsübergangspositionen in den ausgewählten Serien bestimmt wird; eine Datenextraktionsschaltung, ausgelegt, um den Bitbegrenzungsbereich aus der Bitübergangserfassungsschaltung zu empfangen und weiterhin ausgelegt, um jede Serie von überabgetasteten Eingangswerten zu empfangen, wobei die Datenextraktionsschaltung weiterhin ausgelegt ist, um Datenworte aus jeder Serie von überabgetasteten Eingangswerten unter Verwendung des Bitbegrenzungsbereiches zu bestimmen.
Erste elektronische Schaltung nach Anspruch 34, weiterhin aufweisend: eine Takterzeugungsschaltung, ausgelegt, um ein Hochgeschwindigkeitstaktsignal zu erzeugen und das Hochgeschwindigkeitstaktsignal an die Eingangsabtastschaltung zu liefern, welche das Hochgeschwindigkeitstaktsignal verwendet, um jede Serie von überabgetasteten Eingangswerten zu erzeugen, wobei das Hochgeschwindigkeitssignal weiterhin einem Teiler eingegeben wird, welcher ausgelegt ist, um ein zweites Taktsignal zu erzeugen, welches an die zweite elektronische Schaltung ausgegeben wird, wobei das zweite Taktsignal ein Taktsignal ist, welches im Vergleich mit dem Hochgeschwindigkeitstaktsignal eine niedrigere Geschwindigkeit aufweist.
Erste elektronische Schaltung nach Anspruch 34, weiterhin aufweisend: eine Takterzeugungsschaltung, ausgelegt, um mehrphasige Taktsignale zu erzeugen, und die mehrphasigen Taktsignale der Eingangsabtastschaltung zur Verfügung zu stellen, welche die mehrphasigen Taktsignale verwendet, um jede Serie von überabgetasteten Eingangswerten zu erzeugen, wobei die mehrphasigen Taktsignale weiterhin einen Multiplexer eingegeben werden, welche ausgelegt ist, um ein Taktsignal aus den mehrphasigen Taktsignalen auszuwählen, welches an die Speichervorrichtung ausgegeben wird.
Erste elektronische Schaltung nach Anspruch 34, weiterhin aufweisend: eine Filterschaltung, ausgelegt, um die mindestens eine Serie von überabgetasteten Eingangswerten vor dem Bestimmen des Bitbegrenzungsbereiches an der Bitübergangserfassungsschaltung zu filtern, wobei die Filterschaltung ausgelegt ist, um ungültige Bitübergänge zu filtern, und wobei die Filterschaltung ausgelegt ist, um einen ungültigen Bitübergang zu erfassen, wenn ein auf ein Bit folgendes Bit als ein Bitübergang mit einem anderen Signalniveau betrachtet wird.
Erste elektronische Schaltung nach Anspruch 34, wobei die Vielzahl von Eingangssignalen ein Phasenreferenzsignal aufweist, und wobei die Bitübergangserfassungsschaltung ausgelegt ist, um eine Serie von überabgetasteten Phasenreferenzwerten entsprechend zu dem Phasenreferenzsignal zu verwenden, um den Bitbegrenzungsbereich zu bestimmen.
Erste elektronische Schaltung nach Anspruch 34, wobei die zweite elektronische Schaltung eine Speichervorrichtung mit doppelter Datenrate mit einem mehrrangigen Speichersystem aufweist, und die Mehrfachauswahlschaltung ausgelegt ist, um ein gerades Datenwort und ein ungerades Datenwort für jedes Eingangsdatensignal zu bestimmen, welches von der ersten elektronischen Schaltung von der Speichervorrichtung mit doppelter Datenrate empfangen wird.
Erste elektronische Schaltung nach Anspruch 34, wobei die Datenextraktionsschaltung eine Mehrfachauswahlschaltung ist.
Erste elektronische Schaltung zum Lesen von Daten, die von einer zweiten elektronischen Schaltung empfangen wurden, wobei die erste elektronische Schaltung aufweist: eine Bitübergangserfassungsschaltung, ausgelegt, um mindestens eine Serie von überabgetasteten Eingangswerten zu empfangen, die basierend auf mindestens einem Eingangssignal erzeugt werden, welches empfangen wird von der zweiten elektronischen Schaltung, wobei die Bitübergangserfassungsschaltung weiterhin ausgelegt ist, um ein Bitbegrenzungsbereich unter Verwendung der, mindestens einen Serie von überabgetasteten Eingangswerten zu bestimmen und weiterhin basierend auf Signallogik-Zustandübergangspositionen in mindestens einer Serie der überabgetasteten Eingangswerte; und eine Datenextraktionsschaltung, ausgelegt, um den Bitbegrenzungsbereich von der Bitübergangserfassungsschaltung zu empfangen, und weiterhin ausgelegt, um mindestens eine Serie von überabgetasteten Eingangswerten zu empfangen, wobei die Datenextraktionsschaltung weiterhin ausgelegt ist, den Bitbegrenzungsbereich zu verwenden, um mindestens ein Datenwort aus der mindestens einen Serie von überabgetasteten Eingangswerten zu bestimmen.
Erste elektronische Schaltung nach Anspruch 41, wobei die mindestens eine Serie von überabgetasteten Eingangswerten eine Serie von überabgetasteten Taktreferenzwerten und mindestens einer Serie von überabgetasteten Datenwerten entsprechend mindestens einem Datensignal aufweist, und wobei die Serie von überabgetasteten Eingangswerten, die an der Bitübergagserfassungsschaltung ausgewählt sind, die Serien von überabgetasteten Phasenreferenzwerten aufweist.
Erste elektronische Schaltung nach Anspruch 41, wobei die mindestens eine Serie von überabgetasteten Eingangswerten, die an der Bitübergangserfassungsschaltung ausgewählt sind, der mindestens einen Serie von überabgetasteten Datenwerten entspricht.
Erste elektronische Schaltung nach Anspruch 41, weiterhin aufweisend: eine Filterschaltung, ausgelegt, um mindestens eine Serie von überabgetasteten Eingangswerten vor einem Bestimmen des Bitbegrenzungsbereiches an der Bitübergangserfassungsschaltung zu filtern, wobei die Filterschaltung ausgelegt ist, um ungültige Bitübergänge zu filtern.
Erste elektronische Schaltung nach Anspruch 44, wobei die Filterschaltung weiterhin ausgelegt ist, um mindestens eine Serie von überabgetasteten Eingangswerten zu filtern, und mindestens eine Serie von gefilterten überabgetasteten Eingangswerten an die Bitübergangsschaltung zu liefern, die ausgelegt ist, um mindestens eine Serie von gefilterten überabgetasteten Eingangswerten zu verwenden, um den Bitbegrenzungsbereich zu bestimmen, wobei die Filterschaltung weiterhin ausgelegt ist, um die mindestens eine Serie von gefilterten überabgetasteten Eingangswerten der Datenextraktionsschaltung zur Verfügung zu stellen, die dann ausgelegt ist, um die Datenworte unter Verwendung der mindestens einen Serie von gefilterten überabgetasteten Eingangswerten zu bestimmen.
Erste elektronische Schaltung nach Anspruch 41, wobei die Speichervorrichtung in dem mehrrangigen Speichersystem eine Speichervorrichtung mit doppelter Datenrate in dem mehrrangigen Speichersystem aufweist, und wobei die Datenextraktionsschaltung ausgelegt ist, um ein gerades Datenwort und ein ungerades Datenwort aus jeder Serie von überabgetasteten Eingangswerten zu bestimmen.
Erste elektronische Schaltung nach Anspruch 41, wobei die Datenextraktionseinheit eine Mehrfachauswahlschaltung ist.
Speichercontroller zur Datenabfrage in einem mehrrangigen Speichersystem, wobei der Speichercontroller aufweist: eine Taktteilerschaltung, ausgelegt, um ein Hochgeschwindigkeitstaktsignal zu empfangen, und ein Taktsignal mit niedrigerer Geschwindigkeit einer Vielzahl von Speichervorrichtungen in dem mehrrangigen Speichersystem zur Verfügung zu stellen; und eine Datenwiedergewinnschaltung, ausgelegt, um eine Vielzahl von überabgetasteten Eingangssignalen, erzeugt basierend auf einer Vielzahl von Eingangssignalen, empfangen von einer Vielzahl von Speichervorrichtungen in dem mehrrangigen Speichersystem, zu empfangen, wobei die Datenwiedergewinnschaltung ausgelegt ist, um einen Bitbegrenzungsbereich unter Verwendung mindestens einer der Vielzahl von überabgetasteten Eingangssignalen zu bestimmen und den Bitbegrenzungsbereich auf eine Vielzahl von überabgetasteten Eingangssignalen anzuwenden, um aus der Vielzahl von überabgetasteten Eingangssignalen Datenworte zu bestimmen.
Elektronische Schaltung, programmiert mit einem Satz von Instruktionen, um das folgende Verfahren auszuführen: Auswählen eines überabgetasteten Eingangssignals mit mindestens einem Übergang, wobei das überabgetastete Eingangssignal aus einer Vielzahl von überabgetasteten Eingangssignalen ausgewählt wird, welche an dem Controller von einer zweiten elektronischen Schaltung empfangen werden; Bestimmen eines Bitbegrenzungsbereiches unter Verwendung des ausgewählten überabgetasteten Eingangssignals; und Bestimmen einer Vielzahl von Datenworten aus der Vielzahl von überabgetasteten Eingangssignalen unter Verwendung des Bitbegrenzungsbereiches.
Controller nach Anspruch 49, wobei ein Controller die elektronische Schaltung aufweist, wobei eine Speichervorrichtung die zweite elektronische Schaltung aufweist, wobei der Controller in einem mehrrangigen Speichersystem verwendet wird, und wobei die Speichervorrichtung eines einer Vielzahl von Speichervorrichtungen in dem mehrrangigen Speichersystem ist.