DE69118259T2

DE69118259T2 - Datenabtastschaltung und ein digitales Datenübertragungssystem dazu

Info

Publication number: DE69118259T2
Application number: DE69118259T
Authority: DE
Inventors: Roland Marbot
Original assignee: Bull SAS
Current assignee: Bull SAS
Priority date: 1990-07-11
Filing date: 1991-07-10
Publication date: 1996-08-22
Anticipated expiration: 2011-07-11
Also published as: EP0466593A1; FR2664769B1; US5430773A; ES2087979T3; JPH07143111A; JP2801093B2; DE69118259D1; FR2664769A1; CA2046242A1; CA2046242C; EP0466593B1

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zum Abtasten von Daten und auf ein digitales Übertragungssystem für daraus sich ergebende Daten.
Die Erfindung findet allgemein Anwendung auf jede Abtastvorrichtung für rekurrente Daten mit einer Periode R in einem seriellen Datensignal, mit einer Taktsignal-Verriegelungsschaltung in bezug auf eine Flanke des Signais der Daten. Die Erfindung kann an jedes digitale Übertragungssystem für serielle Daten angepaßt werden. In einem synchronen System wird das Taktsignal getrennt vom Signal der seriellen Daten übertragen. In einem selbsttaktenden System ist das Taktsignal in dem Signal für serielle Daten enthalten und wird beim Empfang zurückgewonnen. In den zwei Systemen ist der Taktinformation außerdem eine Synchronisationsinformation zugeordnet, um die Bytes nach der Abtastung der Daten zu normieren. Die Erfindung ist insbesondere vorteilhaft in Systemen mit hoher serieller Übertragungsrate, beispielsweise mehr als 1 Gbps (1 Gigabit pro Sekunde). Die Systeme, die von der Erfindung den größten Nutzen haben, sind insbesondere die selbsttaktenden Übertragungssysteme im Netz, etwa in lokalen Netzen oder in digitalen Fernsehnetzen, insbesondere in Bildtelephonnetzen. Die Anwendung, die als Beispiel dienen wird, betrifft die Prozessornetze in Datenverarbeitungssystemen. Das Ziel dieser Anwendung ist die Verbindung der Prozessoren mit Speichern, mit anderen Prozessoren oder mit externen oder internen Peripheriegeräten.
Es sind verschiedene Abtastvorrichtungen für rekurrente Daten mit einer Periode R bekannt. In diesen Vorrichtungen ist das Taktsignal in bezug auf eine Signalflanke der seriellen Daten in der Weise verriegelt, daß es in jeder Periode R einer Stabilitätszone des Datensignals entspricht. Eine solche Verriegelung optimiert die Bestimmung des logischen Werts jedes abgetasteten Datums. Gewöhnlich ist das Taktsignal auf den der Signalflanke der Daten folgenden Zeitpunkt R/2 verriegelt. Die Verriegelung trifft auf zwei Hauptschwierigkeiten. Die erste Schwierigkeit besteht in der Verwirklichung der Dauer R/2. Bis jetzt wird diese Dauer im allgemeinen durch eine feste Verzögerung vorgegeben. Daraus folgt, daß die Abtastvorrichtung auf rekurrente Daten mit der Periode R oder eng benachbarten Perioden eingeschränkt ist. Die Abtastung mit einer anderen Frequenz erfordert eine andere Verriegelungsschaltung oder eine manuelle Veränderung der vorherigen Verriegelungsschaltung. Diese erste Schwierigkeit wird für die Abtastung von Daten mit hohem Durchsatz unüberwindlich. In diesem Fall ist die Periode R sehr kurz, und die Halbperiode wird größer als die Übergangszeit des Taktsignals in einem Bauteil. Bei großen Drifts der Charakteristiken der Bauteile von verschiedenen Halbleiterchips kann eine so kleine Verzögerung nicht mehr gut beherrscht werden. Die zweite Schwierigkeit besteht im zufälligen Auftreten von Flanken im Datensignal. Die fehlenden Flanken müssen dann durch hochentwickelte und auf einen bestimmten Funktionsbereich eingeschränkte Vorrichtungen wiederhergestellt werden. Diese Schwierigkeit wird aus der folgenden Beschreibung des bekannten Systems deutlich.
Ein früheres selbsttaktendes System ist aus integrierten Schaltungen verwirklicht und an normierte Übertragungen mit hohem Durchsatz auf einem FDDI-Weg (Fiber Distributed Data Interface) angepaßt. Im Sender steuert ein Taktsignal in der Größenordnung von 25 MHz die Unterteilung jedes Datenbytes in zwei Gruppen von vier Bits. Eine Übercodierung transformiert jede Gruppe von vier Datenbits in eine Gruppe von fünf Bits, die entsprechend dem bekannten Code RLLn nicht mehr als eine vorgegebene Anzahl n von aufeinanderfolgenden Nullen enthalten, drei in der Praxis im Code RLL3. Das Übertragungssignal wird aus der Serialisierung sämtlicher übercodierten Gruppen erstellt. Die Übercodierung ist somit eine Form des Einbaus einer Taktinformation in das serielle Datenübertragungssignal.
Andererseits läßt die eineindeutige Korrespondenz zwischen einer ursprünglichen Gruppe und der codierten Gruppe zahlreiche codierte Gruppen ohne Entsprechung, von denen eine als Synchronisationsinformation gewählt wird. Diese Synchronisationsinformation wird ebenfalls in das serielle Übertragungssignal eingebaut. Eine Vervielfachung der Frequenz des Taktsignals erzeugt die Sendefrequenz. Kraft eines Multiplikationsfaktors von 40 kann die Übertragungsrate 1 Gbps erreichen. Das Übertragungssignal wird im Modus NRZI (inverse Wechselschrift) codiert. In diesem Modus wird jede logische "1" in eine Pegeländerungsflanke des codierten Signals überführt, während eine logische "0" den Pegel des codierten Signals hält. Dieses Signal wird durch eine Übertragungsverbindung an einen Empfänger gesendet. Im Empfänger wird zunächst die im empfangenen Übertragungssignal enthaltene Takt informat ion wiedergewonnen. Die Rückgewinnung erfolgt durch selektive Fourier-Spektralanalyse des jede codierte Gruppe repräsentierenden digitalen Signals. Die Frequenz des wiederhergestellten Taktsignals wird vervielfacht, um die Frequenz des Übertragungssignals wiederherzustellen und um folglich die empfangenen Gruppen zu decodieren. Da in der Praxis im Übertragungssignal zufällige Datenflanken vorhanden sind, enthält die Rückgewinnungsschaltung einen Resonator. Bei Abwesenheit der Flanken rastet die Rückgewinnungsschaltung auf der Harmonischen des in den Resonatorbereich eintretenden Signals ein, um eine scheinbare Referenzflanke zu bilden. Andererseits wird die Synchronisationsinformation aus dem empfangenen Übertragungssignal entnommen. Sie dient einzig dazu, die Bytes des Ausgangssignals des Empfängers zu normieren. Die Daten- Abtastvorrichtung verwendet eine Verriegelungsschaltung für das Taktsignal in bezug auf eine wirkliche oder scheinbare Flanke des Übertragungssignals. Die Verriegelung erfolgt mit einer festen Verzögerung, die gleich der Halbperiode R/2 des Resonators ist. Dies ist nur in einem begrenzten Bereich des Resonators möglich. Außerdem wird die Verriegelung für hohe Übertragungsraten sehr schwierig und wenig zuverlässig.
Neben diesen Schwierigkeiten besitzt das Übertragungssystem mehrere große Nachteile. Die Übercodierung, die für die Ausführung der Spektralanalyse des übertragenen Signals erforderlich ist, bewirkt eine Abnahme der Datendurchsatzrate. Im Code RLL3 der Übercodierung eines Halb-Bytes in eine Gruppe von fünf Bits entspricht der günstigste Fall für die Spektralanalyse einer Gruppe, die nur logische "1" enthält. Daher weist das Übertragungssignal für jedes Bit der Gruppe eine Flanke auf und besitzt eine Grundschwingung, die der doppelten Rekurrenzperiode R der übertragenen Bits entspricht. Die durch die selektive Fourier-Spektralanalyse erfaßte Taktschwingung des empfangenen Übertragungssignals wird durch Filterung mit der Frequenz 1/R entnommen. Der ungünstigste Fall ist beim Fehlen der Flanke während dreier aufeinanderfolgender Perioden R gegeben. In diesem Fall ist die Frequenz der Grundschwingung 1/3R, die Frequenz der zweiten Ordnung ist 2/3R und die Schwingung dritter Ordnung entspricht der Grundschwingung 1/R des vorhergehenden Falls. Indessen besitzt die Harmonische dritter Ordnung eine deutlich geringere Amplitude als die Grundschwingung. Daraus folgt, daß die Übercodierung RLLn auf kleine Werte von n eingeschränkt ist. Zum Beispiel wäre eine zu filternde Schwingung neunter Ordnung sehr klein und läge sehr nahe an benachbarten Schwingungen der Frequenzen 8/9R und 10/9R. Wegen der geringen Amplitude und der Breite dieser drei Schwingungen und vor allem wegen der Drifts der elektrischen Charakteristiken der Bauteile zeigt es sich, daß eine solche Filterung derzeit nicht zu verwirklichen ist. Zusammenfassend ist die in der Praxis erforderliche Übercodierung sehr beengend und schränkt die Datenübertragungsrate ein.
Ein weiterer Nachteil des aktuellen Verfahrens besteht darin, daß in das Übertragunqssignal eine Synchronisationsinformation eingebaut wird. Diese Information kommt zu der Taktinformation hinzu, die in das Übertragungssignal in Form einer Übercodierung von Halb-Bytes der Daten eingeführt ist. Außerdem besteht diese Information aus einer codierten Gruppe, die keinem Datum entspricht und nur ein einziges Mal nützlich ist. Bei dieser Gelegenheit kann erwähnt werden, daß eine unter schlechten Bedingungen erfolgte Synchronisation die Wiederherstellung der Daten beim Empfang nicht ermöglicht.
Im Stand der Technik ist außerdem eine Abtastvorrichtung bekannt, wie sie etwa in der Druckschrift FR-A-2313827 beschrieben ist. Diese Vorrichtung findet Anwendung auf ein serielles Datensignal, dessen Wörter in beliebigen Zeitpunkten empfangen werden und jeweils mit einem Synchronisationsbit beginnen. Sie verwendet einen Generator für phasenverschobene Taktsignale und eine Wählvorrichtung, die eines dieser Signale für die Abtastung des Datensignals wählt. Daraus folgt, daß die Abtastzeitpunkte nicht im voraus auf einem gegebenen Wert eingestellt werden können, der sich am günstigsten erweisen würde, vor allem für eine Abtastung mit sehr hoher Rate. Darüber hinaus können sie nicht über eine Rekurrenzperiode der Daten in bezug auf die Referenzflanken hinaus ausgedehnt werden. Schließlich kommen die Synchronisationsbits, die die Referenzflanken am Beginn jedes Worts erzeugen, zum Takt hinzu, der in dieser Druckschrift im Sender und im Empfänger getrennt erzeugt wird.
Die Erfindung überwindet diese Schwierigkeiten der Konzeption und der Verwirklichung früherer Abtastvorrichtungen und beseitigt die Nachteile der früheren Übertragungssysteme.
Das Ziel der Erfindung ist, eine automatische Verriegelung an einer vorgegebenen Position in jeder Periode R zu erhalten. Ein weiteres Ziel ist, eine zuverlässige automatische Verriegelung zu erhalten, die von technologischen Drifts zwischen verschiedenen integrierten Schaltungen und vom Datendurchsatz unabhängig ist.
Ein Verfahren gemäß der Erfindung für die Abtastung von rekurrenten Daten mit einer Periode R in einem seriellen Datensignal besitzt die im Anspruch 1 definierten Merkmale.
Daraus ergibt sich eine Abtastvorrichtung, wie sie im Anspruch 7 definiert ist, und ein Übertragungssystem gemäß der Erfindung, wie es im Anspruch 17 definiert ist.
Die Merkmale und Vorteile der Erfindung werden deutlich aus der folgenden Beschreibung, die anhand eines Beispiels und mit Bezug auf die beigefügten Zeichnungen gegeben wird.
In den Zeichnungen:
- veranschaulicht Fig. 1 in Form eines Blockschaltbilds ein selbsttaktendes digitales Übertragungssystem gemäß der Erfindung;
- veranschaulichen die Fig. 2A und 2B schematisch die Struktur eines im Sender des in Fig. 1 gezeigten Übertragungssystems enthaltenen Serialisierers-Codierers, der das Verfahren gemäß der Erfindung ausführt;
- zeigt Fig. 3 Signalformen des Hilfstakts, die von der in Fig. 2A ausgegebenen Schaltung ausgegeben werden, und veranschaulicht die Funktionsweise der in Fig. 2B gezeigten Schaltung;
- veranschaulichen die Fig. 4A und 4B die allgemeine Struktur eines Worts des Datensignals bzw. eines Worts des Übertragungssignals, während die Fig. 4C und 4D einerseits und 4E, 4F andererseits zwei numerische Beispiele veranschaulichen, die auf die zwei obenerwähnten Wörter bezogen sind;
- veranschaulicht Fig. 5 schematisch die elektrische Schaltung der Taktrückgewinnungseinrichtung gemäß der Erfindung, die im Empfänger des in Fig. 1 gezeigten Übertragungssystems enthalten ist;
- veranschaulicht Fig. 6 schematisch die elektrische Schaltung des Deserialisierer-Decodierers und des Ausgangspufferspeichers, die im Empfänger des in Fig. 1 gezeigten Übertragungssystems enthalten sind;
- gibt Fig. 7 die Fig. 4B und 4F wieder und veranschaulicht schematisch die Funktionsweise des in Fig. 6 gezeigten Deserialisierer-Decodierers; und
- zeigt Fig. 8 ein Zeitablaufdiagramm der Signale des Hilfstakts, die zurückgewonnen und in den Deserialisierer- Decodierer und in den Ausgangspufferspeicher eingegeben werden, die in Fig. 6 gezeigt sind, um die Funktionsweise zu veranschaulichen.
Fig. 1 zeigt das Blockschaltbild der elektrischen Schaltung eines selbsttaktenden digitalen Übertragungssystems 10 gemäß der Erfindung. Das System 10 enthält eine Übertragungsleitung 11, einen Sender 12 und einen Empfänger 13. Der Sender 12 enthält: einen Eingangsanschluß 12a, der die parallelen Daten eines Eingangssignals Din empfängt, einen Takteingangsanschluß 12b, der ein Taktsignal CL empfängt, einen Eingangsanschluß 12c, der ein Nullrücksetzsignal RS empfängt, sowie einen Ausgangsanschluß 12d, der mit der Leitung 11 verbunden ist; einen Eingangspufferspeicher 14, der das Eingangssignal Din empfängt und durch das Taktsignal CL gesteuert wird, um ein paralleles Datensignal DS zu liefern; einen Serialisierer- Codierer 15, der das Taktsignal CL, das parallele Datensignal DS und das Nullrücksetzsignal RS empfängt und ein serielles Übertragungssignal TS liefert; und einen Ausgangsverstärker 16, der das Übertragungssignal TS an den Ausgangsanschluß 12d des Senders 12 anlegt. Der Empfänger 13 enthält: einen Eingangsanschluß 13a, der mit der Leitung 11 verbunden ist, um das Übertragungssignal TS zu empfangen, und einen Ausgangsanschluß 13b, der die parallelen Daten des Ausgangssignals Dout ausgibt; einen Eingangsverstärker 17, der mit dem Eingangsanschluß 13a verbunden ist und das von der Leitung 11 empfangene Übertragungssignal TS formt; eine Taktrückgewinnungseinrichtung 18, die das Übertragungssignal TS vom Verstärker 17 empfängt, um die Signale des Hilfstakts CL0-CL9 wiederherzu stellen; einen Deserialisierer-Decodierer 19, der das Übertragungssignal TS und die Signale des Hilfstakts CL0-CL9 empfängt und ein Signal von wiederhergestellten parallelen Daten RD erzeugt; und einen Ausgangspufferspeicher 20, der das Signal von wiederhergestellten parallelen Daten RD und bestimmte der Signale des Hilfstakts CL0-CL9 empfängt und das Datenausgangssignal Dout an den Ausgangsanschluß 13b des Empfängers 13 liefert.
Im System 10 ist das Eingangssignal Din ein Byte von Datenbits, zu dem ein Paritätsbit gehört. Diese Gruppe von neun Bits des Eingangssignals bildet ein Eingangsdatenwort. Der Eingangspufferspeicher 14 ist ein herkömmliches Element, das z. B. aus neun Flankenregistern aufgebaut ist, die entsprechend die neun parallelen Bits des Eingangssignalworts Din empfangen und durch das Taktsignal CL gesteuert werden. Die Verstärker 16 und 17 können ebenfalls herkömmliche Elemente sein.
Die Fig. 2A und 2B zeigen schematisch die elektrische Schaltung des Serialisierer-Codierers 15. Der Serialisierer-Codierer 15 weist in Fig. 2A einen Eingang 15a, der das Taktsignal CL empfängt, und in Fig. 2B einen Eingang 15b, der das Nullrücksetzsignal RS empfängt, einen Eingang 15c, der das Dateneingangssignal DS empfängt, sowie einen Ausgang 15d auf, der das Übertragungssignal TS liefert. Er ist aus einem Hilfstaktgenerator 21, der an den Eingang 15a des Serialisierer-Codierers 15 angeschlossen und in Fig. 2A gezeigt ist, aus einem Pufferspeicherblock 22, einem Synchronisations-Generator 23 und aus einem Serialisierer-Codierer-Block 24, die in Fig. 2B gezeigt sind, aufgebaut.
Der Hilfstaktgenerator 21, der in Fig. 2A gezeigt ist, bildet eine Phasenverriegelungsschaltung, wie sie etwa in der französischen Patentanmeldung der Anmelderin Nr. 90 01366 vom 6. Februar 1990 beschrieben ist. Der Generator 21 enthält: den Eingangsanschluß 15a; einen Phasenkomparator 25 mit einem ersten Eingangsanschluß 25a, der mit dem Eingangsanschluß 15a verbunden ist, einem zweiten Eingangsanschluß 25b und zwei Ausgangsanschlüssen 25c, 25d; einen Aufwärts/Abwärtszähler 26 mit zwei Eingangsanschlüssen 26a, 26b, die mit den jeweiligen Ausgangsanschlüssen 25c, 25d des Phasenkomparators 25 verbunden sind, und einem Ausgangsanschluß 26c; eine Phasenverzögerungsschaltung 27, die aus zehn Verzögerungselementen 270-279 aufgebaut ist, die zwischen den zwei Eingangsanschlüssen 25a und 25b des Phasenkomparators 25 in Serie geschaltet und jeweils mit einem Steueranschluß versehen sind, der mit dem Ausgangsanschluß 26c des Aufwärts/Abwärtszählers 26 verbunden ist; und einen Ausgang 28, der einen Taktbus bildet, der an die jeweiligen Ausgangsanschlüsse der Verzögerungselemente 270-279 angeschlossen ist.
Der Phasenkomparator 25 ist aus zwei Registern 29 und 30 aufgebaut, die auf die Anstiegsflanken ansprechen. Das Register 29 ist mit seinem Dateneingang an den Eingangsanschluß 25a angeschlossen, mit seinem Takteingang an den Eingangsanschluß 25b angeschlossen und mit seinem Ausgang an den Ausgangsanschluß 25c angeschlossen. Das Register 30 ist auf ähnliche Weise mit seinem Dateneingang an den Eingangsanschluß 25b, mit seinem Takteingang an den Eingangsanschluß 25a und mit seinem Ausgang an den Ausgangsanschluß 25d angeschlossen.
Fig. 3 zeigt die gegen die Zeitachse t aufgetragenen Wellen der zehn Eingangssignale CL0-CL9 der entsprechenden Verzögerungselemente 270-279 der Phasenverzögerungsschaltung 27. Die Signale CL0-CL9 werden an den Taktbus 28 angelegt. Das Signal CL0 entspricht dem Taktsignal CL. Das gezeigte Taktsignal CL0 ist ein quadratisches Signal mit Periode T. Das Ausgangssignal des letzten Verzögerungselements 279 bildet ein Rückkopplungssignal FB, das an den Rückkopplungsanschluß 25b des Phasenkomparators 25 angelegt wird. Der Komparator 25 vergleicht daher die Phase des Rückkopplungssignals FB mit derjenigen des Taktsignals CL = CL0. Die zwei Ausgangsanschlüsse 25c und 25d des Phasenkomparators 25 liefern ein Inkrementierungssignal INC bzw. ein Dekrementierungssignal DEC. Als Antwort darauf liefert der Aufwärts/Abwärtszähler 12 das Steuersignal CTL, das an die jeweiligen Steueranschlüsse der zehn Verzögerungselemente 270-279 angelegt wird. Jedes Verzögerungselement ist auf herkömmliche Weise aus einer vorgegebenen Anzahl von elementaren Verzögerungszellen aufgebaut. Das Steuersignal CTL repräsentiert einen digitalen Wert, der an jedes Verzögerungselement angelegt wird, um damit die Verzögerungsdauer zu verändern. Der mögliche Veränderungsbereich der Verzögerungsdauer eines Verzögerungselements während einer Periode T des Taktsignals CL entspricht einem vorgegebenen Bruchteil 1/P der maximalen Ausdehnung der Veränderung der Dauer eines Verzögerungselements. Mit anderen Worten, es ist eine gegebene ganze Zahl P von Perioden T erforderlich, um zwischen den zwei Extremwerten der maximalen Ausdehnung der Veränderung der Verzögerung eines Elements zu wechseln.
Im Betrieb wird das Taktsignal CL sukzessive durch die zehn Verzögerungselemente 270-279 verzögert. Die zehn sukzessiven Verzögerungen, die von den Elementen 270-279 erzeugt werden, sind gleich und teilen im Prinzip die Periode T des Taktsignals CL. Wenn dies auch in der Praxis genau der Fall ist, besitzen die Signale CL und FB, die in den Phasenkomparator 25 eintreten und an die Register 29 und 30 angelegt werden, dieselbe Phase und dieselbe Frequenz. Die Signale DEC und INC, die von den Registern 29 und 30 ausgegeben werden, besitzen daher denselben logischen Wert. Der Aufwärts/Abwärtszähler 26 wird daher nicht aktiviert und läßt das Steuersignal CTL unverändert. Die zehn Taktsignale CL0-CL9 sind relativ zueinander um denselben Wert T/10 korrekt phasenverschoben. In der Praxis wird eine Toleranzspanne m der Phasenverschiebung zwischen dem Taktsignal CL und dem Rückkopplungssignal FB bestimmt. Eine Phasenverschiebung innerhalb der Spanne m lgßt die Signale INC und DEC unverändert und wird daher nicht als zu korrigierende Phasenverschiebung angesehen. Die Spanne m kann z. B. durch die Rüstzeiten der Register 29 und 30 und/oder durch die relativen Verzögerungen zwischen den Daten eingangssignalen und dem Taktsignal jedes Registers bestimmt sein. Die Breite der Spanne m bestimmt die Genauigkeit des vom Komparator 25 ausgeführten Phasenvergleichs. Sie liegt typischerweise in der Größenordnung von 50 ps für eine Periode T = 5 ns des Taktsignals CL.
Wenn das Rückkopplungssignal FB gegenüber dem Taktsignal CL eine voreilende Phase besitzt, hat das Dekrementierungssignal DEC den logischen Wert Null und das Inkrementierungssignal den Wert Eins. Der Aufwärts/Abwärtszähler 26 wird daher inkrementiert, damit das Steuersignal auf gleiche Weise die von den Elementen 270-279 erzeugten Verzögerungsdauern erhöht. Falls dagegen das Rückkopplungssignal FB gegenüber dem Eingangssignal CL verzögert ist, besitzt das Inkrementierungssignal den Wert Null und das Dekrementierungssignal DEC den Wert Eins. Der Aufwärts/Abwärtszähler 26 wird dekrementiert, damit das Steuersignal CTL die von den Elementen 270-279 erzeugten Verzögerungsdauern angemessen verringert. Folglich wird eine Phasenverschiebung jenseits der Toleranzspanne m auf Höhe sämtlicher Verzögerungselemente 270-279 korrigiert, um die gewünschten Phasenverschiebungen wiederherzustellen.
Die digitale Phasensteuerung, die in der den Hilfstaktgenerator 21 bildenden Phasenverriegelungsschaltung ausgeführt wird, bietet einen großen Vorteil. Falls das Taktsignal CL unterbrochen wird, wird prinzipiell auch das Rückkopplungssignal FB unterbrochen. Die Register 29 und 30 des Phasenkomparators 25 empfangen an ihrem Takteingang kein Signal mehr und behalten daher ihren letzten Übertragungszustand bei. Ebenso behält der Aufwärts/Abwärtszähler 26 seinen letzten Zustand und folglich den Zustand der Verzögerungselemente 270-279 bei. Mit anderen Worten, der Generator 21 behält den letzten Übertragungszustand bei. Daraus folgt, daß das erneute Auftreten der ersten Flanke des Eingangssignals CL sofort die richtigen Ausgangssignale CL0-CL9 erzeugt, falls die Frequenz des Taktsignals CL nicht geändert worden ist. Andernfalls werden die Verzögerungen durch den Aufwärts/Abwärtszähler 26 ab dem zweiten Zyklus des Taktsignals CL eingestellt, um die gewünschten Ausgangssignale CL0-CL9 zu erzeugen. Zusammengefaßt kann die Rüstdauer für den korrekten Betrieb des Generators 21 Null oder im schlimmsten Fall gleich der obengenannten Anzahl P von Perioden T des Taktsignals sein, um zwischen den Extremwerten der Veränderungsbreite der Dauer jedes Verzögerungselements zu wechseln. Folglich ist die Inbetriebsetzung des Generators 21 oder die erneute Aktivierung einer Übertragungsleitung sehr kurz
Ein zweiter Vorteil besteht in dem breiten Band von Betriebsfrequenzen des Hilfstaktgenerators 21. Die Breite des Bandes hängt wesentlich vom Bereich der veränderlichen Verzögerungen jedes Verzögerungselements 270-279 ab, wie am Ende deutlich wird.
Ein weiterer Vorteil ist, daß das Taktsignal CL und das Rückkopplungssignal FB, die vom Phasenkomparator 25 verglichen werden, im Prinzip dieselbe Frequenz besitzen. Die Struktur des Komparators 25 kann sehr einfach sein, wie gezeigt ist. Außerdem kann sich der Komparator an ein breites Band von Betriebsfrequenzen anpassen. Zusammengefaßt löst der Hilfstaktgenerator 21 sämtliche Probleme, die die Verwendung einer herkömmlichen Phasenverriegelungsschaltung, die üblicherweise PLL (Phase Locked Loop) genannt wird, stellt. Ein weiterer Vorteil, den der Generator 21 bietet, besteht in seiner Anpassung an die verschiedenen Formen des Taktsignals CL. In dem gezeigten Beispiel kann der Tastgrad des Taktsignals beliebig sein.
In Fig. 2B ist der Pufferspeicherblock 22 des Serialisierer- Codierers 15 an den Eingangsanschluß 15b, der das Nullrücksetzsignal RS empfängt, an den Eingangsanschluß 15c, der das parallele Eingangssignal DS empfängt, und an den Taktbus 28 des Generators 21, der in Fig. 2A gezeigt ist, angeschlossen. Beispielhaft zeigt Fig. 4A die Struktur eines Worts des Dateneingangssignals DS, das an den Anschluß 15c des Serialisierer- Codierers 15 angelegt wird. Das Wort ist aus acht Datenbits D0-D7 und aus einem Paritätsbit PA aufgebaut, das zwischen den mittleren Datenbits D3 und D4 angeordnet ist. Der Pufferspeicherblock 22 ist aus zehn Registern 31, die auf die Abstiegsflanken ansprechen, sowie aus fünf Pegelregistern 32 aufgebaut, die jeweils einen Dateneingang, einen Takteingang und einen Ausgang besitzen. Sämtliche Register 31 und 32 empfangen an ihrem Takteingang das Taktsignal CL5 des Taktbusses 28 des Hilfstaktgenerators 21. Die zehn Register 31 empfangen an ihren Dateneingängen das Nullrücksetzsignal RS, die vier ersten Datenbits D0-D3, das Paritätsbit PA bzw. die vier letzten Datenbits D4-D7 des Eingangssignals DS. Die Ausgänge der Register 31 für das Paritätsbit PA und die vier letzten Datenbits D4-D7 werden an die entsprechenden Signaleingänge der Pegelregister 32 angelegt.
Der Synchronisationsgenerator 23 enthält zwei NAND-Gatter 33, 34 mit zwei Eingängen und acht UND-Gatter 35 mit zwei Eingängen. Die ersten Eingänge der Gatter 33, 34 und 35 sind an den Ausgang des Registers 31 für das Nullrücksetzsignal RS angeschlossen. Der Generator 23 enthält außerdem ein Abstiegsflanken-Register 36, das an seinem Takteingang das Taktsignal CL0 des Taktbusses 28 empfängt, mit seinem Dateneingang an den Ausgang des NAND-Gatters 33 angeschlossen ist und seinen Ausgang an den zweiten Eingang des NAND-Gatters 33 anlegt.
Der Serialisierer-Codierer-Block 24 enthält neun Exklusiv- ODER-Gatter mit zwei Eingängen 37, wovon die ersten Eingänge an die entsprechenden Ausgänge der vier Register 31 für die vier ersten Datenbits D0-D3 sowie an die entsprechenden Ausgänge der fünf Register 32 angeschlossen sind. Die Ausgänge der Gatter 37 für die Datenbits D0-D7 sind entsprechend an die zweiten Eingänge der UND-Gatter 35 angeschlossen, während der Ausgang des Gatters 37 für das Paritätsbit PA an den zweiten Eingang des NAND-Gatters 34 angeschlossen ist. Der Serialisierer-Codierer-Block 24 enthält ein Abstiegsflanken-Paritätsregister 38, das mit seinem Dateneingang an den Ausgang des NAND-Gatters 34 angeschlossen ist, und acht Abstiegsflanken-Datenregister 39, die mit ihren jeweiligen Dateneingängen an die Ausgänge der UND-Gatter 35 angeschlossen sind. Das Paritätsregister 38 wird durch das Taktsignal CL5 gesteuert, während die acht Datenregister 39 durch die Taktsignale CL1-CL9 des Busses 28 gesteuert werden. Die jeweiligen Ausgänge der Register 38 und 39 werden an die zweiten Eingänge der Exklusiv-ODER-Gatter 37 angelegt. Schließlich enthält der Serialisierer-Codierer-Block 24 einen logischen Addierer 40, der aus einem Baum mit vier Stufen von Exklusiv-ODER-Gattern 41 mit zwei Eingängen besteht. Die zwei Eingänge des ersten Gatters 41 der ersten Stufe empfangen die Ausgangssignale des Synchronisationsregisters 36 bzw. des Registers 39 für die Dateneinheit D3. Das zweite Gatter 41 der ersten Stufe empfängt die Ausgangssignale des Paritätsregisters 38 bzw. des Registers 39 für die Dateneinheit D0. Die sechs weiteren Gatter 41 der ersten Stufe sind mit ihren ersten Eingängen an die Ausgänge der Register 39 der Daten D1, D2, D4, D5, D6 und D7 angeschlossen und mit ihren zweiten Eingängen mit Masse verbunden. Die entsprechenden Ausgänge der Gatter 41 der ersten Stufe für das Synchronisationsbit bzw. die Datenbits D0-D2 einerseits und jene der Bits der Daten D7, D6, und D5, D4 andererseits versorgen entsprechend die zwei Eingänge der vier Gatter 41 der zweiten Stufe des Addierers 40. Die Ausgänge des zweiten und des dritten Gatters 41 der zweiten Stufe und diejenigen der zwei anderen Gatter 41 versorgen entsprechend die zwei Gatter 41 der dritten Stufe, die ihrerseits das Gatter 41 der letzten Stufe versorgen. Der Ausgang dieses Gatters liefert das Übertragungssignal TS an den Ausgangsanschluß 15d des Serialisierer-Codierers 15.
Nun wird mit Bezug auf die Fig. 2B, 3 und 4A-4F die Funktionsweise des Serialisierer-Codierers 15 beschrieben. Vor der Initialisierung des Systems 10 besitzt das an den Eingang 15b angelegte Nullrücksetzsignal RS den logischen Zustand Null, so daß die Ausgänge der Gatter 33, 34 und 35 sämtlich inaktiv sind. Sie werden bei der Initialisierung durch Setzen des Nullrücksetzsignals RS auf den logischen Pegel Eins aktiviert. Es wird angenommen, daß das Taktsignal CL an den Eingang 15a angelegt wird und daß der Taktbus 28 die zehn Signale des Hilfstakts CL0-CL9, die in Fig. 3 gezeigt sind, liefert. Die Register 31 werden im Zeitpunkt t = 0 durch die Abstiegsflanke des Taktsignals CL5, dessen Phase zu derjenigen des Taktsignals CL0 entgegengesetzt ist, gesteuert. Das Nullrücksetzsignal RS und die neun Bits des Dateneingangssignals DS, das in Fig. 4A gezeigt ist, werden in die jeweiligen Register 31 eingegeben. Im Synchronisationssignal-Generator 23 wird der logische Zustand 1 des Ausgangs des Gatters 33 im Register 36 gespeichert, das durch die Abstiegsflanke des Taktsignals CL0 gesteuert wird. Unter der Voraussetzung, daß der Betrieb des Systems 10 durch den logischen Zustand Eins des Signals RS bestimmt wird, ändert das Gatter 36 seinen Zustand bei jeder Abstiegsflanke des Taktsignals CL0.
Die Datenbits D0-D3, die in den entsprechenden Registern 31 gespeichert sind, werden an die entsprechenden Gatter 37 übertragen. Jedes Gatter 37 bildet mit dem Register 39 eine elementare Codierungszelle des NRZI-Typs. Es ist gesehen worden, daß das Gatter 35 einfach ein Element für die Aktivierung des Betriebs der Zelle ist. Falls z. B. das Datenbit D0 den logischen Zustand Eins besitzt, verändert die Abstiegsflanke des Taktsignals CL1 den logischen Zustand des Ausgangs des Registers 39. Wenn dagegen D0 den logischen Zustand Null besitzt, wird der logische Zustand des Ausgangssignals des Registers 39 durch den Durchgang der Abstiegsflanke des Taktsignals CL1 nicht verändert. Fig. 3 zeigt die Folge von Codierungen der Datenbits D0-D3 entsprechend ihrer Serialisierung mit dem Takt R von T/10. Aus Fig. 3 geht jedoch hervor, daß die Codierung des Paritätsbits PA im Zeitpunkt t = T erfolgt, in dem die Register 31 gesteuert werden, um die Bits des folgenden Worts des Dateneingangssignals DS zu speichern. Die Register 32 vermeiden den Verlust des Paritätsbits PA und der Datenbits D4-D7 des ersten Worts. Folglich wird die Serialisierung durch die Codierung des invertierten Paritätsbits PA durch das NAND-Gatter 34 für die Bildung eines Antiparitätsbit OP und dann durch die Codierung der Datenbits D4-D7 fortgesetzt. Die Codierung und die Serialisierung der Synchronisationsbits und der Daten des folgenden Worts, das im Zeitpunkt t = 3T/2 eingetragen wird, wird auf die eben beschriebene Weise fortgesetzt.
Die von den Codierungszellen sukzessive gelieferten Signale werden im Addierer 40 zusammengefügt, um das serielle Übertragungssignal TS zu bilden und um dieses an den Ausgang 15d des Serialisierer-Codierers 15 anzulegen. Der Addierer 40 bildet mit der Phasenverriegelungsschaltung des Hilfstaktgenerators 21 einen Frequenzmultiplizierer mit einem Faktor, der gleich der Anzahl der Verschiebungen des Taktsignals CL in einer Periode ist, im gezeigten Beispiel Zehn. Eine genauere Beschreibung eines solchen Frequenzmultiplizierers findet sich in der obenerwähnten französischen Patentanmeldung der Anmeldenn.
Die Erfindung nutzt die Verwirklichung des logischen Addierers 40 in Form integrierter Schaltungen. Die Gleichmäßigkeit der Charakteristiken von Transistoren in derselben integrierten Schaltung ermöglicht die Angleichung der Ausbreitungszeiten zwischen den Ausgängen der Taktsignale CL0-CL9 und dem Ausgang 15d des Addierers. Dadurch wird die Erzeugung einer vielfachen Frequenz hoher Qualität gewährleistet.
Der Frequenzmultiplizierer, der eben beschrieben worden ist, nutzt sämtliche Vorteile der Phasenverriegelungsschaltung 21 und jene des logischen Addierers. Es wird insbesondere die Einfachheit, die Zuverlässigkeit und die Anpassung an ein breitee Band von Betriebsfrequenzen erwähnt. Zum Beispiel ist es mit einem Taktsignal CL der Periode T, die sich zwischen 5 ns und 10 ns verändert, und mit einer Verzögerungsschaltung 27 mit zehn Verzögerungselementen, die jeweils eine Verzögerung zwischen 500 und 1000 ps erzeugen können, möglich, am Ausgang 15d des Serialisierer-Codierers 15 einen Durchsatz im Bereich von 1 bis 2 Gbps zu erhalten.
Fig. 4B zeigt die Struktur eines Worts des seriellen Übertragungssignals TS. Jedes Wort des Signals TS enthält das Datenwort des Signals DS, dem das Synchronisationsbit SYNC vorhergeht, das stets gleich 1 ist. Fig. 4C gibt ein erläuterndes Beispiel eines Datensignalworts DS, in dem die Anzahl der Datenbits mit logischem Wert 1 gerade ist und daher das Antiparitätsbit OP den logischen Wert 1 besitzt. Dieses Wort erzeugt die Welle des Übertragungssignals TS, die in Fig. 4D dargestellt ist, welche sich auf Fig. 4B bezieht. Es wird angemerkt, daß das Synchronisationsbit SYNC in eine Anstiegsflanke überführt wird, die im Übertragungssignal TS eine Synchronisationsflanke SE bildet. Fig. 4E zeigt den Fall eines Dateneingangssignalworts DS, in dem das Antiparitätsbit OP den logischen Wert 0 besitzt, was einer ungeraden Anzahl von Datenbits mit logischem Wert 1 entspricht. Aus Fig. 4F mit Bezug auf Fig. 4B geht hervor, daß das Synchronisationsbit SYNC nochmals in eine Anstiegsflanke überführt wird, die die Synchronisationsflanke SE im Übertragungssignal TS bildet. Zusammengefaßt führt die Hinzufügung eines Synchronisationsbits SYNC mit logischem Wert 1 zu jedem Datenwort, das ein Antiparitätsbit OP enthält, zur selben Synchronisationsflanke SE im Übertragungssignal TS, im gezeigten Ausführungsbeispiel zu einer Anstiegsflanke.
Im Empfänger 13 des Systems 10 gemäß der Erfindung wird die Form des am Eingang 13a empfangenen Übertragungssignals TS wiederhergestellt und im Verstärker 17 verstärkt, anschließend wird es an die Taktrückgewinnungseinrichtung 18 und an den Deserialisierer-Decodierer 19 angelegt.
Fig. 5 veranschaulicht schematisch die elektrische Schaltung der Taktrückgewinnungseinrichtung 18. Sie zeigt einen Eingang 18a für das Übertragungssignal TS und einen Ausgangsbus 18b für die zehn Signale des Hilfstakts CL0-CL9, die im Übertragungssignal TS zurückgewonnen werden. Sie enthält eine Taktrückgewinnungsschaltung 42, eine Taktverriegelungsschaltung 43 und eine Validierungsschaltung 44.
Die Taktrückgewinnungsschaltung 42 enthält ein Anstiegsflanken-Eingangsregister 45, eine Phasenverriegelungsschaltung 46, die dem mit Bezug auf Fig. 2A beschriebenen Hilfstaktgenerator 21 ähnlich ist, und einen logischen Addierer 47. Das Eingangsregister 45 empfängt an seinem Takteingang das Übertragungssignal TS. Sein Ausgang ist mit dem Eingang der Phasenverriegelungsschaltung 46 verbunden, die aus zehn in Serie angeordneten Verzögerungselementen 480-489, aus einem Phasenkomparator 49, aus einem Aufwärts/Abwärtszähler 50, die alle eine mit derjenigen der Schaltung 21 übereinstimmende Struktur besitzen, und aus einem Invertierer 51 gebildet ist. Die zehn Eingangssignale der entsprechenden Verzögerungselemente 480- 489 bilden Zwischentaktsignale CK0-CK9, während das vom letzten Verzögerungselement 489 ausgegebene Rückkopplungssignal FB an den Rückkopplungseingang des Phasenkomparators 49 angelegt wird. Der andere Eingang des Phasenkomparators 49 empfängt über den Invertierer 51 das Ausgangssignal des Registers 45. Die Verzögerungselemente 480-489 werden durch das Ausgangssignal des Aufwärts/Abwärtszählers 50 in Abhängigkeit von Inkrementierungs- und Dekrementierungssignalen gesteuert, die vom Phasenkomparator 49 geliefert werden. Im folgenden wird deutlich, daß die Zwischentaktsignale CK0-CK9 eine Frequenz besitzen, die halb so groß wie jene der Taktsignale CL0-CL9 ist. Der logische Addierer 47 bildet mit der Phasenverriegelungsschaltung 46 einen Frequenzmultiplizierer mit Zwei, um auf den Ausgangsbus 18b der Taktrückgewinnungseinrichtung 18 die Taktsignale CL0-CL9 zu liefern. Der Addierer 47 enthält fünf Exklusiv-ODER-Gatter 52 mit zwei Eingängen und fünf Invertierern 53. Die Gatter 52 empfangen an ihren ersten Eingängen die entsprechenden Zwischentaktsignale CK0-CK4, während ihre zweiten Eingänge entsprechend die anderen Signale CK5-Ck9 empfangen und ihre Ausgänge entsprechend die Taktsignale CL0-CL4 ausgeben. Die fünf Taktsignale werden durch die entsprechenden fünf Invertierer 53 invertiert, um die fünf weiteren Taktsignale CL5-CL9 zu liefern.
Die Taktverriegelungsschaltung 43 enthält ein erstes Verzögerungselement 54, das das Ausgangssignal des Eingangsregisters 45 empfängt und den Eingang des Invertierers 51 sowie den Eingang der Phasenverriegelungsschaltung 46 versorgt, welche dem Zwischentaktsignal CK0 entspricht, ein zweites Verzögerungselement 55, das das Zwischentaktsignal CK0 empfängt, und ein drittes Verzögerungselement 56. Diese drei Verzögerungselemente besitzen eine Struktur, die jener der Verzögerungselemente 480-489 ähnlich ist. Ihre Verzögerung wird durch das Ausgangssignal eines Aufwärts/Abwärtszählers 57 als Antwort auf Inkrementierungs- und Dekrementierungssignale gesteuert, welche von einem Phasenkomparator 58 geliefert werden. Der Komparator 58 empfängt das Taktsignal CL5 und das Ausgangssignal des dritten Verzögerungselements 56 als Rückkopplungssignal. Das zweite Verzögerungselement 55 empfängt das Taktsignal CL0 und liefert ein Ausgangssignal an den Eingang einer ersten Verzögerungszelle 59, die mit einer zweiten, völlig übereinstimmenden Verzögerungszelle 60 in Serie geschaltet ist, welche das Eingangssignal des dritten Verzögerungselements 56 liefert. Jede Verzögerungszelle 59, 60 ist aus einem Anstiegsflanken-Register 61, aus einem Abstiegsflanken-Register 62, aus einem Invertierer 63 und aus einem Exklusiv-ODER- Ausgangsgatter 64 mit zwei Eingängen aufgebaut. Das Ausgangssignal des Verzögerungselements 55 wird an die entsprechenden Takteingänge der Register 61 und 62 angelegt. Der Ausgang des Registers 62 ist an den Dateneingang des Registers 61 angeschlossen, dessen Ausgang über den Invertierer 63 mit dem Dateneingang des Registers 62 verbunden ist. Die entsprechenden Ausgangssignale der Register 61 und 62 werden an die zwei Eingänge des Gatters 64 angelegt.
Die Validierungsschaltung 44 validiert das Eingangsregister 45 der Taktrückgewinnungsschaltung. Sie wird durch das Zwischentaktsignal CK4 gesteuert und liefert das Datensignal des Eingangsregisters 45. Sie enthält eine Verzögerungszelle 65, die den Zellen 59 und 60 ähnlich ist, ein Exklusiv-ODER-Gatter 66, ein Verzögerungselement 67 und einen Invertierer 68. In der Zelle empfangen die entsprechenden Takteingänge der Register 61 bzw. 62 das Zwischentaktsignal CK4, während das Ausgangsgatter 64 ein Signal liefert, das an den Eingang des Gatters 66 angelegt wird. Dieses Gatter ist mit seinem anderen Eingang mit Masse verbunden und liefert an seinem Ausgang das Eingangssignal für das Verzögerungselement 67. Das Verzögerungselement 67 ist den anderen ähnlich und wird durch das Ausgangssignal des Aufwärts/Abwärtszählers 57 der Taktverriegelungsschaltung 43 gesteuert, um das Datensignal des Eingangsregisters 45 über den Invertierer 68 zu liefern.
Der Deserialisierer-Decodierer 19 wird nun mit Bezug auf Fig. 6 beschrieben. Er weist einen Eingang 19a, der das Übertragungssignal TS des Verstärkers 17 empfängt, einen Takteingang 19b, der an den Taktbus 18b angeschlossen ist, der von der Taktrückgewinnungseinrichtung 18 ausgeht, und einen Ausgangsbus 19c auf, der das rückgewonnene Datensignal RD liefert. Der Deserialisierer-Decodierer 19 enthält: eine Abtastschaltung, die aus neun Anstiegsflanken-Eingangsregistern aufgebaut ist, die durch die neun Taktsignale CL0-CL7 und CL9 gesteuert werden, die vom Bus 18b entnommen werden, und die alle das Übertragungssignal TS empfangen; und eine Ausgangsschaltung, die aus acht Exklusiv-ODER-Gattern 70 mit zwei Eingängen und aus zwei Invertierern 71 und 72 aufgebaut ist. Die zwei Eingänge jedes Gatters 70 empfangen das entsprechende Ausgangssignal des Registers 69 bzw. das vorhergehende Ausgangssignal des Registers 69. Somit empfängt z. B. das erste Gatter 70, das in der Figur oben angeordnet ist, die Ausgangs- Signale der Register 69, die durch die Taktsignale CL0 und CL9 gesteuert werden, während das zweite Gatter 70 jene der Register 69 empfängt, die durch die Taktsignale CL1 und CL0 gesteuert werden, ..., und das achte Gatter 70 jene der Register 69 empfängt, die durch die Taktsignale CL7 und CL6 gesteuert werden. Der Ausgang des vierten Gatters 70 ist an den Invertierer 71 angeschlossen, während derjenige des Registers 69, das durch das Taktsignal CL9 gesteuert wird, an den Invertierer 72 angeschlossen ist. Die entsprechenden Ausgänge des ersten bis letzten Gatters 70 liefern die Datenbits D1, D2, D3, OP, D4, DS, D6, D7, während der Ausgang des Invertierers 72 das Datenbit D0 liefert. Das Antiparitätsbit OP wird invertiert, um das Paritätsbit PA zu bilden. Die Daten- und Paritätsbits werden an den Ausgangsbus 19c angelegt.
Fig. 6 zeigt außerdem schematisch die elektrische Schaltung des Ausgangspufferspeichers 20, der in Fig. 1 gezeigt ist. Der Ausgangspufferspeicher 20 besitzt einen Signaleingang, der an den Bus 19c angeschlossen ist, zwei Takteingänge 20a und 20b, die die Taktsignale CL2 bzw. CL6 empfangen, und einen Ausgangsbus 20c, der das Ausgangssignal Dout des Empfängers 13 des Systems 10 gemäß der Erfindung liefert. Der Pufferspeicher 20 enthält vier Pegelregister 73 und neun Abstiegsflanken- Ausgangsregister 74. Die Pegelregister 73 sind durch das Taktsignal CL2 steuerbar und empfangen an ihren Dateneingängen die Bits D1-D3 und D0 des Eingangsbusses 19c. Die Ausgangsregister 74 werden durch das Taktsignal CL6 gesteuert. Vier der Register 74 sind mit ihren Dateneingängen entsprechend an die Ausgänge der vier Pegelregister 73 angeschlossen. Die anderen Register 74 empfangen an ihren entsprechenden Eingängen das Paritätsbit PA und die Datenbits D4-D7 des Busses 19c. Die jeweiligen Ausgänge sämtlicher Register 74 liefern in der in Fig. 4A angegebenen Reihenfolge die Datenbits D0-D7 und das Paritätsbit PA, um ein Ausgangssignal Dout wiederherzustellen, das mit dem Eingangssignal DS des Senders 12 völlig übereinstimmt.
Fig. 7 nimmt das Beispiel von Fig. 4E mit Bezug auf die Zeitachse t und um der bequemen Lesbarkeit willen Fig. 4B auf und zeigt schematisch die Funktionsweise der Taktrückgewinnungseinrichtung 18, die in Fig. 5 gezeigt ist. In der Rückgewinnungseinrichtung 18 wird das Signal TS an den Takteingang des Anstiegsflanken-Registers 45 angelegt. Es wird angenommen, daß dieses Register durch die Validierungsschaltung 44 validiert ist, um im Zeitpunkt t = 0 auf Durchlaß für eine Synchronisationsflanke SE gesteuert zu werden. Direkt nach dem Zeitpunkt t = 0 wird das Register 45 von der Validierungsschaltung 44 in der Weise gesteuert, daß es auf die folgenden Flanken, die den Daten- und Antiparitätsbits entsprechen, nicht reagiert und nur auf die nächste Synchronisationsflanke SE im Zeitpunkt t = T reagiert. Die Frequenz des Taktsignals, das durch die vom Register 45 erfaßten Synchronisationsflanken SE gebildet wird, ist daher 1/2T. Mit anderen Worten, das Register 45 liefert ein Zwischentaktsignal CK0, das eine Frequenz besitzt, die gleich der Hälfte derjenigen des gesendeten Taktsignals CL0 ist. In der Phasenverriegelungsschaltung 46 erzeugen die zehn Verzögerungselemente 480-489 sukzessive zehn übereinstimmende Verzögerungen, die zur Halbperiode T des Taktsignals CK0 gehören, und liefern die zehn Zwischentaksignale CK0-CK9 und das Rückkopplungssignal FB. Wegen der Periode 2T des Signals CK0 ist dessen Phase derjenigen des Rückkopplungssignals FB entgegengesetzt, weshalb das Signal CK0 durch den Invertierer 51 läuft, damit diese zwei Signale an den entsprechenden Eingängen des Komparators 49 in Phase sind. Aus dem gleichen Grund bildet der logische Addierer 47 mit der Schaltung 46 einen Frequenzmultiplizierer mit Zwei, um die zehn Taktsignale CL0-CL9 sukzessive und mit gleichmäßiger gegenseitiger Verzögerung der Periode T wie jene, die beim Senden erzeugt werden, auszugeben. In dem gezeigten Beispiel unterliegt die Synchronisationsflanke SE, die vom Register 45 erfaßt wird, einer ersten Verzögerung 01, indem sie dieses Register durchläuft, und einer zweiter Verzögerung 92 im Verzögerungselement 54, um eine Flanke des Zwischentaktsignals CK0 zu bilden. Diese letztere Flanke unterliegt im Gatter 52 einer dritten Verzögerung 93 und wird zu einer Flanke des Hilfstaktsignals CL0.
Aus den Fig. 4D, 4F und 7 geht hervor, daß die letzte mögliche Anstiegsflanke im Signal TS dem Datenbit D6 im Zeitpunkt t = 8T/10 entspricht. Nach diesem Zeitpunkt kann die Validierungsschaltung 44 dem Signaleingang des Registers 45 validieren, um die folgende Synchronisationsanstiegsflanke SE im Zeitpunkt t = T zu erfassen. Im gezeigten Beispiel erfolgt die Validierung des Registers 45 im Zeitpunkt t = 9T/10, der durch die Akkumulation der folgenden Verzögerungen der Synchronisationsflanke ausgehend vom Zeitpunkt t = 0 bestimmt ist. Diese Flanke unterliegt zunächst den Verzögerungen θ1 und θ2, um eine Flanke des Signals CK0 zu bilden. Wenn die Dauer einer Verzögerung jedes Elements 480-489 mit 94 bezeichnet wird, ist die Verzögerung des Signals CL4 in bezug auf das Signal CL0 gleich 4 θ4. Das Signal CK4 wird als Eingangssignal der Validierungsschaltung 44 gewählt. In der Schaltung 44 durchläuft das Signal CK4 in der Verzögerungszelle 65 eines der Register 61 und 62, je nachdem, ob seine Flanke eine Anstiegsflanke oder Abstiegsflanke ist, und das Gatter 64, anschließend das Exklusiv-ODER-Gatter 66, das Verzögerungselement 67 und den Invertierer 68. In der Praxis wird angenommen, daß sämtliche Register völlig gleiche Verzögerungen 91 und besitzen und daß sämtliche Exklusiv-ODER-Gatter völlig gleiche Verzögerungen 93 besitzen, daß die Invertierer die Signale nicht verzögern und daß die Verzögerungen 92 für die Verzögerungselemente 54 und 67 völlig übereinstimmen. Die kummulierten Verzögerungen ausgehend vom Register 45 sind 9T/10. Mit anderen Worten, θ1 + θ2 + 4 θ4 + θ1 + 2 θ3 + θ2 = 2 θ1 + 2 θ2 + 2 θ3 + 4 θ4 = 9T/10. An diesem Punkt der Beschreibung sind sämtliche Verzögerungen in dieser Formel mit Ausnahme von 92 bekannt, welche sich nun aus der Beschreibung der Funktionsweise der Taktverriegelungsschaltung 43 der Taktrückgewinnungseinrichtung 18 ergibt.
Die Schaltung 43 synchronisiert die Verriegelung der Taktsignale CL0-CL9 auf halber Breite der entsprechenden Bits des Übertragungssignals TS ausgehend von jeder Synchronisationsflanke SE, die vom Register 45 erfaßt wird. Die halbe Breite R/2 (0,5T/10) des ein Bit repräsentierenden Signals entspricht in der Praxis dem maximalen Stabilitätsbereich des Signals und optimiert somit die Bestimmung des logischen Werts jedes Bits.
In dem in Fig. 7 gezeigten Beispiel ist das Signal CL0 auf 2,5T/10 verriegelt, derart, daß θ1 + θ2 + θ3 = 2,5T/10 ist. Die vom Element 54 geschaffene Verzögerung beträgt daher θ2 = 2,5T/10 - θ1 - θ3. Die Synchronisation der Verriegelung des Taktsignals CL0 erfolgt durch den Phasenkomparator 58, der die Phase des Taktsignals CL5 mit jener des Taktsignals mit gegengesetzter Phase CL0, das im Verzögerungselement 55, in den Verzögerungszellen 59 und 60 und im Verzögerungselement 56 sukzessive verzögert wird, vergleicht. Die Gesamtverzögerung beträgt daher θ2 + θ1 + θ3 + θ1 + θ3 + θ2 = 2 (θ1 + θ2 + θ3) und muß die Gleichung: 2 (θ1 + θ2 + θ3) = 5T/10 erfüllen. Der Aufwärts/Abwärtszähler 57 stellt die Dauer von θ2 in den Elementen 54, 55, 56 und 67 so ein, daß diese Gleichung erfüllt ist. Die Verriegelung der Taktsignale CL0-CL9 wird daher an den entsprechenden Verzögerungen 2,5R - 11,5R eingestellt, die in bezug auf eine Synchronisationsflanke SE in der Weise bestimmt werden, daß jedes Taktsignal dem maximalen Stabilitätsbereich des jedes Bit repräsentierenden Signals entspricht. Außerdem stellt die Taktverriegelungsschaltung die Verzögerung von 9R des Validierungsignals des Registers 45 in bezug auf jede von diesem Register erfaßte Synchronisationsflanke SE ein.
Die Fig. 7 und 8 veranschaulichen die Funktionsweise des in Fig. 6 gezeigten Deserialisierer-Decodierers 19. Fig. 8 zeigt die zehn zurückgewonnenen Taktsignale CL0-CL9 mit Bezug auf die in Fig. 7 angegebene Zeitachse und veranschaulicht die Rückgewinnung der entsprechenden Datenbits entsprechend den Anstiegsflanken des Taktsignals. Im Deserialisierer-Decodierer 19 wird das Taktsignal CL8 nicht verwendet, weil es das Synchronisationsbit SYNC, das stets gleich 1 ist, zurückgewinnen würde und im wiederherzustellenden Datensignal nutzlos ist. Aus den Fig. 6, 7 und 8 geht hervor, daß die Taktsignale CL0- CL7 und CL9 die Datenbits D1-D3, das Antiparitätsbit OP und die Datenbits D4-D7 und D0 zurückgewinnen. Falls für das vorangehende Wort das Taktsignal CL9, das in den Fig. 7 und 8 gestrichelt gezeichnet ist, einen logischen Wert 0 abtastet, entspricht dieser Wert einer Flanke, die zu einem Datenbit D0 mit logischem Wert 1 äquivalent ist. Der Invertierer 72 ist daher ausreichend, um den Wert des Bits D0 zu bestimmen. Die anderen Bits werden infolgedessen durch die Exklusiv-ODER- Gatter 70 bestimmt, die auf das Vorhandensein einer Flanke reagieren, die von den entsprechenden Registern 69 abgetastet wird. Das auf diese Weise zurückgewonnene Antiparitätsbit OP wird bei 71 invertiert, um das Paritätssignal PA wiederherzustellen. Wenn das Bit D0 durch das Taktsignal CL9 des vorhergehenden Worts bestimmt ist, müssen sämtliche Bits des Datensignals RT wieder in der richtigen Reihenfolge angeordnet werden, um ein Datensignal zu bilden, das mit dem gesendeten völlig übereinstimmt.
Die Wiederherstellung der Reihenfolge der Bits des wiederhergestellten Signals RT erfolgt in dem in Fig. 6 gezeigten Ausgangspufferspeicher 20 auf die in Fig. 8 dargestellte Weise. Die Wiederherstellung der Reihenfolge beginnt mit der Einwirkung des Taktsignals CL2 auf die Register 73. Wenn die Bits der Daten D0-D3 den Deserialisierer-Decodierer 19 verlassen, besitzt das Signal CL2 den logischen Zustand 0 und sperrt die Pegelregister 73. Im Zeitpunkt t = 4,5T/10 nimmt das Taktsignal CL2 den logischen Zustand 1 an und steuert die Speicherung der Datenbits D0-D3 in den Registern 73. Während dieser Zeit treten die Bits PA und D4-D7 aus. Unter diesen Bedingungen sind sämtliche Bits D0-D3, PA, D4-D7 desselben Worts an den entsprechenden Eingängen der Register 74 vorhanden. Im Zeitpunkt t = T + 3,5T/10 speichern die Register 74 dieses Wort. Es wird angemerkt, daß die folgenden Datenbits D0-D3 bereits abgetastet sind, jedoch am Eingang des Ausgangspufferspeichers 20 das folgende Taktsignal CL2 erwarten, um einzutreten. Zusammengefaßt weist die Vorrichtung gemäß der Erfindung für die Abtastung von rekurrenten Daten mit einer Periode R in dem Übertragungssignal TS die folgenden Merkmale und Vorteile auf. Sie enthält eine Verriegelungsschaltung 43 für zehn Taktsignale CL0-CL9 in bezug auf eine Synchronisationsflanke SE des Übertragungssignals. Diese Flanke ist mit der Periode LOR = T im Übertragungssignal rekurrent. Die Verriegelungsschaltung 43 stellt die Verzögerung zwischen jedem der Taktsignale und jeder Synchronisationsflanke SE ein. Sie verleiht jedem der zehn Taktsignale einen unterschiedlichen Verzögerungswert. Die Verzögerung des Signals CL0 beträgt 2,5R. Die Verzögerungen der folgenden Signale CL1-CL9 sind sukzessive um eine Periode R länger. Mit anderen Worten, die Verzögerung des Signals CL0 ist gleich der Summe von zwei Perioden R und der Halbperiode R/2, die der Zone maximaler Stabilität des Datensignals in der Periode R entspricht. Allgemeiner ist die Verzögerung jedes der Taktsignale CL0-CL9 gleich einer jeweiligen ganzen Zahl n, die im Bereich von 2 bis 11 Perioden R liegt und zur Halbperiode R hinzugefügt wird. Jede Verzögerung ist durch die Phasenvernegelungsschaltung 58 und die Verzögerungselemente 54, 55 und 56 auf ihren entsprechenden Wert (n + 0,5)R eingestellt. Es ist anzumerken, daß die minimale Verzögerung von 2,5R des Signals CL0 wegen der vorgesehenen hohen Durchsätze gewählt ist. Bei hohen Durchsätzen sind die festen und notwendigen Übergangszeiten 91 und 93 der Signale in den Bauteilen nahe bei R/2 und können diesen Wert übersteigen. Eine Verzögerung von 2,5R bietet den Vorteil, daß diese Übergangszeiten berücksichtigt werden und daß die veränderlichen Verzögerungen θ2 hinzugefügt und einfach eingestellt werden können. Daraus folgt, daß die Abtastvorrichtung gemäß der Erfindung an jede Abwandlung oder Veränderung der Betriebsfrequenz angepaßt werden kann und jede Verzögerung unabhängig vom Durchsatz und von technologischen Drifts der Charakteristiken der Bauelemente zwischen verschiedenen Halbleiterchips beherrscht. Die Erfindung zieht außerdem sehr wichtigen Nutzen aus der Verwirklichung des Senders und des Empfängers des Übertragungssystems in Form integrierter Schaltungen. Die Gleichmäßigkeit der Charakteristiken der Transistoren auf derselben integrierten Schaltung ermöglicht, daß auf einfache Weise völlig übereinstimmende Verzögerungen θ1, θ2, θ3 und θ4 erhalten werden und daß die Ausbreitungszeiten der Signale, insbesondere jene in der Taktverriegelungsschaltung 43, angeglichen werden.
Zu dem veranschaulichten Ausführungsbeispiel können zahlreiche Varianten hinzugefügt werden. Zum Beispiel kann die Anzahl n Null sein und eine herkömmliche Verzögerung von R/2 festlegen. Dies ist um so einfacher, je geringer die Durchsätze sind. Ebenso ermöglicht die Erfindung, die Verriegelung in jeder Periode auf einen Wert α einzustellen, der von 0,5 verschieden ist, der in der Praxis oftmals verwendet wird. Es ist ausreichend, daß das Taktsignal mit dem Wert αR einer Stabilitätszone des Datensignals in der Periode R entspricht. Andererseits kann die Flanke des Datensignals TS eine Flanke sein, die von der Synchronisationsflanke SE verschieden ist. Sie kann eine wirkliche oder scheinbare Datenflanke sein, etwa eine der Flanken, die im Übertragungssystem des Standes der Technik verwendet werden, das in der Einleitung der vorliegenden Anmeldung beschrieben worden ist.

Claims

1. Abtastverfahren für rekurrente Daten mit einer Periode R in einem seriellen Datensignal (TS), das rekurrente Referenzflanken (SE) mit einer Periode T enthält, mit der Erzeugung wenigstens eines Taktsignals (CL0-CL9), das die Periode T besitzt, einer Taktverriegelung in bezug auf die Referenzflanken (SE) sowie einer Abtastung der Bits des seriellen Datensignals, dadurch gekennzeichnet, daß es darin besteht, der Periode T einen Wert zu verleihen, der ein ganzzahliges Vielfaches mit der Multiplizität N > 1 der Periode R ist, und daß die Verriegelung darin besteht, wenigstens das obengenannte Taktsignal so einzustellen, daß es in bezug auf die Referenzflanken eine Verzögerung mit Wert (n + α)R aufweist, wobei α eine positive Zahl kleiner als 1 ist und n eine positive ganze Zahl oder Null ist, die für jedes Taktsignal verschieden ist, wobei das auf diese Weise verriegelte Taktsignal dazu verwendet wird, ein entsprechendes Bit des seriellen Datensignals abzutasten.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Referenzflanken Synchronisationsflanken sind.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Referenzflanken von einer in dem seriellen Datensignal enthaltenen Taktinformation (SE) stammen und der obengenannte Taktgenerator eine Taktrückgewinnungseinrichtung ist.

4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Referenzflanken wirkliche oder scheinbare Datenflanken sind.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß es außerdem darin besteht, die aus der Abtastung sich ergebenden Bits in der Weise zu ordnen, daß ein Ausgangssignal (Dout) wiederhergestellt wird, das mit dem ausgesendeten Datensignal (D5) völlig übereinstimmt.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Periode R veränderlich ist.

7. Abtastvorrichtung für rekurrente Daten mit einer Periode R in einem seriellen Datensignal (TS), das rekurrente Referenzflanken (SE) mit einer Periode T enthält, mit einem Generator (42) für wenigstens ein Taktsignal (CL0-CL9), das die Periode T besitzt, einer Schaltung (43) zur Verriegelung des Takts in bezug auf die Referenzflanken und einer Abtastschaltung (69), dadurch gekennzeichnet, daß die Verriegelungsschaltung (43) Mittel zum Einstellen wenigstens des obengenannten Taktsignals enthält, damit es in bezug auf jede Referenzflanke, deren Periode T ein ganzzahliges Vielfaches mit der Multiplizität N > 1 der Periode R ist, eine Verzögerung mit Wert (n + α)R aufweist, wobei α eine positive Zahl kleiner als 1 ist und n eine positive ganze Zahl oder Null ist, die für jedes Taktsignal verschieden ist, wobei das auf diese Weise verriegelte Taktsignal die Abtastschaltung steuert, um ein entsprechendes Bit des seriellen Datensignals abzutasten.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Referenzflanken Synchronisationsflanken sind.

9. Vorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Referenzflanken von einer in dem seriellen Datensignal enthaltenen Taktinformation (SE) stammen und der obengenannte Taktgenerator eine Taktrückgewinnungseinrichtung ist.

10. Vorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Referenzflanken wirkliche oder scheinbare Datenflanken sind.

11. Vorrichtung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß die Verriegelungsschaltung eine Phasenverriegelungsschaltung (57, 58) enthält.

12. Vorrichtung nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, daß die obengenannte Verzögerung des Taktsignals bezüglich der Referenzflanke die feste Verzögerung enthält, die der Laufzeitverzögerung des Signals in der Verriegelungsschaltung entspricht.

13. Vorrichtung nach einem der Ansprüche 7 bis 12, dadurch gekennzeichnet, daß die Abtastschaltung für jedes Taktsignal ein entsprechendes Register enthält.

14. Vorrichtung nach einem der Ansprüche 7 bis 13, dadurch gekennzeichnet, daß die Abtastschaltung einen Deserialisierer- Decodierer (19) bildet.

15. Vorrichtung nach einem der Ansprüche 7 bis 14, dadurch gekennzeichnet, daß sie eine Reihenfolgen-Rücksetzschaltung (20) für die aus der Abtastung sich ergebenden Bits enthält, derart, daß ein Ausgangssignal (Dout) wiederhergestellt wird, das mit dem ausgesendeten Datensignal (D5) völlig übereinstimmt.

16. Vorrichtung nach einem der Ansprüche 7 bis 15, dadurch gekennzeichnet, daß die Periode R veränderlich ist.

17. Digitales Datenübertragungssystem, mit: einem Sender (12) eines Signals (TS) von seriellen rekurrenten Daten mit einer Periode R, das Referenzflanken enthält; und einer Rückgewinnungseinrichtung (13), die eine durch einen der Ansprüche 7 bis 16 definierte Abtastvorrichtung enthält.