JPH02260936A

JPH02260936A - クロック抽出回路

Info

Publication number: JPH02260936A
Application number: JP1082779A
Authority: JP
Inventors: Eiji Otsuka; 英治大塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1990-10-23
Also published as: CA2013493A1; US5058142A; CA2013493C

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的〕（産業上の利用分野）本発明は”、ｌ５ＤＮ　（ａ合ディジタル通信網）など
のディジタル回線が収容される電子交換機に用いるクロ
ック抽出回路に関するものである。

（従来の技術）ＩＳＤＮの１次群インタフェースのように、従属同期方
式のインタフェースを有する電子交換機では、ｌ５ＤＮ
側から受信したデータ信号をサンプリングするために、
データ信号の中からデータ通信速度に対応した周期のク
ロック信号を抽出する必要がある。

第３図は、ｌ５ＤＮの１次群インタフェースの内部構成
を示すブロック図であり、この１次群インタフェース１
は図示しない網終端装置（ＤＳＵ）を介してｌ５ＤＮ回
線に接続される。

この１次群インタフェース１は、前記ＤＳＩＪに接続さ
れる送信トランス２および受信トランス３と、送信デー
タを送信するための送信回路４、ｌ５ＤＮ側からの受信
データを受信すると共に、受信データの中から該受信デ
ータをサンプリングするためのクロック信号ＣＬＫＳを
抽出する受信回路５、抽出したクロック信号ＣＬＫｓに
よって交換機内部の通話路ハイウェイ１０等との間の位
相差やジッタを吸収するための制御に用いる各種クロッ
ク信号φ１．φ２・・・や時分割スイッチに用いるクロ
ック信号ＣＬＫを作成するクロック作成回路６、交換機
内部の通話路ハイウェイ１０や制御ハイウェイ１１との
間でデータや制御情報を送受するレイヤ１のインタフェ
ース７、ｒ２３＋ＤＪやｒ３０Ｂ＋ＤＪのチャンネル構
造におけるＤチャンネルの情報を前記インタフェース７
から受け、レイヤ１より上位のプロトコル制御を行い、
制御ハイウェイ１１との間で制御情報の送受を行う中央
制御回路８１通話路ハイウェイ１０との間でデータの送
受を行う際のジッタや位相差を吸収するためのエラステ
ィックメモリ９を備えている。

ここで、送信トランス２を介して端子Ｔｘ　Ｔ。

ＴｘＲから送出されるデータおよび受信トランス３を介
して端子ＲＸ丁、Ｒｘ　Ｒから受信されるデータは論理
ｔｔ　Ｏ”と“１”が第４図（ａ）のように表現された
ＡＩＶＩＩ符号（ＡｌｔｅｒｍａｔｅＭａｒｋ　　Ｉｎ
ＶｅｒｔｉＯｎ）によって構成されている。

受信回路５は、受信トランス３を介して受信したＡＭＩ
符号構成のデータを受信したならば、第４図（ｂ）、（
ｃ）に示すように論理パ０″の区間に対応した信号Ｒｘ
　Ａ、Ｒｘ　Ｂを作成し、さらにこれらの信号ＲｘＡ、
Ｒ″ＸＢの論理和によって同図（ｄ）に示すような信号
ＣＬＫｉを作成する。

そして、論理和“１″に対応する区間ではデータの極性
の変化がないため、この区間でも所定周期で信号ＣＬ　
Ｋ　ｉｏが変化するように、所定周期の信号を挿入し、
同図（ｅ）に示すような信号ＣＬＫＳを作成し、この信
号ＣＬＫｓを抽出り０ツク信号としてクロック作成回路
６に入力する。

このようにデータをＡＭＩ符号で構成した場合には、論
理゛′１″に対応する区間でデータの極性の変化がない
ため、この間でも所定周期で変化する抽出クロック信号
ＣＬＫｓが得られるように受信回路５が構成されている
。

第５図は受信回路５とその中に配置されているり０ツク
抽出回路の従来構成を詳細に示したもので、受信トラン
ス３の２次側は中点が接地されている。そして、両側の
出力端には抵抗Ｒ１が並列接続されると共に、直列抵抗
Ｒ２，Ｒ３を介してトランジスタＴｒ１．　Ｔｒ２のベ
ースに接続されている。これらトランジスタＴｒ１．■
ｔ２のベースはコンデンサＣ１で結合され、エミッタは
接地されている。また、コレクタにはコレクタ抵抗Ｒ４
，Ｒ５が接続され、その各コレクタ出力はナンドゲ−１
・１２に入力されている。ナントゲート１２の出力はク
ロック抽出回路１３に入力されている。クロック抽出回
路１３は微分回路を構成する抵抗Ｒ６およびコンデンサ
Ｃ２と、並列共振回路を構成する可変インダクタンスＬ
とコンデンサＣ３および高ゲインｍ＠器１４によって構
成されている。

この構成において、受信トランス３の１次側の入力端子
Ｒｘ　Ｔ、Ｒｘ　Ｒに第４図（ａ）に示したように変化
するデータが入力されると、論理１１０１１の区間では
その極性に応じてトランジスタＴｒ１またはＴｒ２が導
通する。これによって、トランジスタＴｒ１，７ｒ２の
コレクタから第４図（ｂ）、＜Ｃ＞に示したような信号
Ｒｘ　Ａ、Ｒｘ　Ｂが得られる。

さらに、これらの信号Ｒｘ　Ａ、Ｒｘ　Ｂがナントゲー
ト１２に入力されることにより、該ナントゲート１２か
らは第４図（ｄ）に示したように信号ＲＸＡとＲｘＢの
論理和であるクロック信号ＣＬＫ１が得られる。クロッ
ク抽出回路１３では、前記クロック信号ＣＬＫｉの立上
り、立下りタイミングで同信号の微分信号を抵抗Ｒ６と
コンデンサＣ２とから成る微分回路によって作成し、こ
の微分信号をインダクタンスＬとコンデンサＣ３とから
成る並列共振回路に入力して並列共振させ、その共振出
力を高ゲイン増幅器１４で増幅し、第４図（ｅ）で示し
たような抽出クロック信号ＣＬＫｓとして出力する。

第３図のレイヤ１のインタフェース７はこのようにして
抽出されたクロック信号ＣＬＫｓに同期して受信データ
の中の同期ビットを分離し、この同期ビット以降の８チ
ヤンネルのデータビットについてはエラスティックメモ
リ９を介して通話路ハイウェイ１０に転送し、Ｄチャン
ネルのデータビットについては中央制御回路８に転送す
る。エラスティックメモリ９はりＯツク作成回路６で作
成されたクロック信号φ１．φ２・・・を用いて通話路
ハイウェイ１０との間のジッタや位相差が許容範囲内に
収まるようにＤチヤンネルのデータビットの出力タイミ
ングを調整し、通話路ハイウェイ１０に転送する。また
、中央制御回路８はＤチャンネルのデータビットで示さ
れるレイヤ２以上のプロトコルの制御を行う。通話路ハ
イウェイ１０に転送されたＤチヤンネルのデータビット
は図示しない時分割スイッチに入力され、ここでり０ツ
ク作成回路６から発生されたクロック信号ＣＬＫに同期
して時分別交換される。

ところで、第５図に示したクロック抽出回路は、ＬＧ共
振回路を用いるために比較的簡単に構成できるという利
点がある。しかし、分離クロック信号ＣＬＫｉの中でレ
ベル変化がない区間が長く続くと、すなわち論理“１ｎ
の区間が長く続くと、ＬＣ共Ｊｉｉ電圧が減衰するので
、このような場合には分離クロック信号ＣＬＫｉの不足
分を補う必要がある。

また、回線等に何等かの障害が発生した場合、その障害
の状態を相手側に送信する必要があるが、送信しようと
しても障害によって分離クロック信号ＣＬＫｉが得られ
ない、このため、このような場合にも分離クロック信号
ＣＬＫｉの不足分を補う必要がある。

そこで、第５図に示したクロック抽出回ｍ１３はＰＬＬ
回路（図示せず）とを組合せて使用し、ＰＬＬ回路から
分離クロック信号ＣＬＫｉの不足分を補うように構成さ
れることが多い。

ここで、ＰＬＬ回路が補う分離りＯツク信号ＣＬＫｉの
数は数１０Ｉｉ！であればよい。

すなわち、ＡＭＩ符号には、ＺＣ８（Ｚｅｒ。

Ｃｏｄｅ　　５ｕｐｐｒｅｓｓｉｏｎ）、Ｂ８ＺＳ（Ｂ
ｉｐＯｌａｒ　　８　　Ｚｅｒｏ　　３ｕｂｓｔｉ　ｔ
ｕ　１ｏｎ）などのバイオレーシミン方式があるが、ｚ
Ｃ８方式では論理゛１″が連続した場合には極性が変化
しないため１分離り０ツク信号ＣＬＫｉを抽出できない
。このため、ＢＢＺＳ方式が用いられる。このＢａＺＳ
方式は、論理“１″がＭＨして８ｍＭいた場合は特定の
パターンのＡＭＩ符号を発生し、分離クロック信号ＣＬ
Ｋｉが３１！続して８個以上抽出されなくなることを防
止するものである。従って、ＰＬＬ回路が補う分離り０
ツク信号ＣＬＫｉの補足数は１０個程度で充分であり、
第５図のクロック抽出回路１３のＬＣ共振回路の選択度
Ｑはこの数１０１！］の分離クロック信号ＣＬＫｉの不
足分を補う程度の幕度に調整しておけばよい。

（発明が解決しようとする課題）ところが、上述のようにしてＬＣ共振回路とＰＬＬ回路
とを組合せて受信データ抽出用の抽出クロック信号ＣＬ
Ｋｓを生成する構成においては１、可変インダクタンス
Ｌのインダクタンスの調整によってＬＣ共振回路の選択
度Ｑを受信データの伝送速度に対応させてｉａｍする必
要があり、さらに高周波の使用環境で使用される関係上
、可変インダクタンスＬの配Ｗ１＠所を選ぶことが困難
になるるという問題があるさらにＰＬＬ回路においては、その出力周波数が１次群
インタフェースにおいては１．５４４ＭＨｚまたは２．
０４５ＭＨｚになるため、このままでは１．５３６Ｋｂ
ｐｓ　（ｔ−ｔ１１チャンネル）ノ伝送速度データを取
扱う交換機の時分割スイッチのクロック信号としては用
いることはできない。

このため、別のＰＬＬ回路が必要となり、回路規模がさ
らに大きくなってしまう問題がある。

本発明は上記のような１８１題を解決し、面倒な回路調
整を行うことなく、しかも簡単な構成で受信データサン
プリング用のりＯツク信号を抽出することができるクロ
ック抽出回路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、データ通信速度に対応した周期のｎ＠（ｎ≧
２の整数）の周期の原クロック信号を発生する発振手段
と、この発振手段から発生される原クロック信号を分周
し、データ通信速度に対応した周期のクロック信号を生
成する分周手段と、この分周手段から発生されたクロッ
ク信号を遅延し、前記源り０ツク信号の一周期ずつ位相
の異なる複数の遅延クロック信号を生成する遅延手段と
、この遅延手段から発生されるＩＦ数の遅延クロック信
号のうちデータ信号の中から分離したクロック信号の位
相に接近した位相の遅延クロック信号を選択し、その選
択した遅延クロック信号を前記データ信号をサンプリン
グするクロック信号として出力する選択手段とを備える
ことにより構成される。

（作用）本発明では、遅延手段から発生される複数の遅延クロッ
ク信号のうちデータ信号の中から抽出したクロック信号
の位相に最も接近した位相の遅延クロック信号を選択し
、その選択した遅延クロック信号をデータ信号をサンプ
リングするためのクロック信号として出力するため、無
調整で受信データのサンプリングのための抽出クロック
信号を得ることができる。また、ＰＬＬ回路を用いる必
要がないため、回路規模も小さくて済み、集積化が可能
となる。

（実施例）第１図は本発明によるクロック抽出回路の一実施例を示
す回路図である。同図において、２０はｌ５ＤＮ回線の
データ伝送速度１．５４４ＭｂｐＳの８倍の周波数１２
．３５２ＭＨｚの原クロック信号φを発生するクロック
発振器、２１はクロック信号φを１／８分周して１．５
４４ＭＨｚのクロック信号φ１を出力端子Ｑｃ　（２３
の重み）から出力するカウンタ、２２はカウンタ２１の
分周値ｎをラッチするラッチ回路、２３はラッチ２２に
ラッチされた３ピツト構成の分周値ｎ（２進情報）をデ
コードするデコーダ、２４はクロック信号φを反転する
インバータ、２５は反転されたクロック信号によって第
５図のナントゲート１２から出力される分離りＯツク信
号ＣＬＫｉを取込み、そのセット出力信号をラッチ２２
のラッチタイミング信号ＬＴとして出力するＤ形フリッ
プフロップ、２６はカウンタ２７から出力される１゜５
４４Ｍ）Ｉ　ｚのクロック信号φ１を原クロック信号φ
の周期で順次に遅延し、φの１周期ずつ位相がずれた８
！！類の遅延クロック信号φ１１〜φ１８を生成するシ
フトレジスタ、２９は８個のアンドゲート２７Ａ〜２７
Ｈと１つのオアゲート２８とから成り、前記８種類の遅
延クロック信号φ１１〜φ１８のうちデコーダ２３のデ
コード出力ｄＡ〜ｄＨに対応した信号を選択するセレク
タ、３ｏはオアゲート２８から出力される遅延クロック
信号φ１；（ｉ−１〜８のいずれか）を１２．３５２Ｍ
Ｈｚの原りＯツク信号φによって取込み、受信データサ
ンプリング用の抽出クロック信号ＣＬＫｓとして出力す
るＤ形フリップフロップである。

以上の構成において、カウンタ２１はクロック発振器２
０から発生される１２．３５２ＭＨｚのクロック信号φ
を１／８分周することにより、そのＱｃ出力端子から１
．５４４ＭＨｚのクロック信号φ１を出力する。一方、
フリップフロップ２５は第５図のナントゲート１２から
分離クロック信号ＣＬＫｉが入力されると、この信号Ｃ
ＬＫｉをクロック信号φの立下りタイミングで取込み、
ラッチタイミング信号ＬＴとして出力する。そこで、ラ
ッチ回路２２はラッチタイミング信号ＬＴの発生タイミ
ングでカウンタ２２の分周値ｎをラッチする。すなわち
、第２図（ａ）に分離り０ツク信号ＣＬＫｉ　、（ｂ）
に１２．３５２ＭＨｚのクロック信号φ、（Ｃ）にカウ
ンタ２１の分周値ｎ、（ｄ）にラッチ２２のラッチ出力
ｎ　［ＣＬＫ］を示しているが、時刻ｔ１とｔ２どの間
で分離クロック信＠ＣＬＫｉが立上ると、フリップフロ
ップ２５はその直後に現われるクロック信号φの立下り
（時刻ｔ３）でラッチタイミング信号り丁を出力する。

そこで、カウンタ２１の分周値ｎが１０」となっていた
とすると、このｎ＝Ｑの分周値をラッチ回路２２はラッ
チする。一方、カウンタ２１は１２．３５２Ｍ）Ｉｚの
クロック信号φを１／８分周することにより、第２図（
Ｃ）に示すように１．５４４ＭＨｚの周期のクロック信
号φ１を０３出力端子から出力している。そして、シフ
トレジスタ２６はこのクロック信号φ１を１２．３５２
Ｍ）ｌｚのクロック信号φの立下りタイミングで取込み
、該り０ツク信号φが立下る都度、入力段ステージＱＡ
から最終段ステージＱＨに向けて１ステージずつシフト
する動作を行い１、第２図（ｆ）に示すようにＱＡ−Ｑ
Ｈの各ステージ出力喘子からクロック信号φ１がクロッ
ク信号φの１周期ずつずれた８！ｍＭの遅延クロック信
号φ１１〜φ１８を出力している。

一方、デコーダ２３はラッチ回Ｍ２２にラッチされた値
が「０」であるため、ｄＡ−ｄＨの出力のうちｄＡのみ
′１”レベルの信号を出力している。このデコード出力
ｄＡはセレクタ２９に入力されるが、セレクタ２９ｄＡ
＝“１″の時はシフトレジスタ２６のＭ延りＯツク信号
φ１１〜φ１８のうちφ１６を、ｄＢ＝”１”の時はφ
１７、ｄＣ＝“１″の時はφ１８、ｄＤ＝“１″の時は
φ１１、φＥ＝”１”の時はφ１２、ｄＦ＝“１″の時
はφ１３、ｄＧ＝”１”の時はφ１４、ｄＨ＝“１”の
時はφ１５をそれぞれ選択出力するように構成されてい
る。

従って、第２図のタイムチャートの例ではφ１６が選択
される。この選択された遅延クロック信号φ１６はフリ
ップフａツブ３０に１２．３５２Ｍ）ｌｚの原クロック
信号φによって取込まれ、第２図（ｇ）に示すように分
離りＯツク信号ＣＬＫｉのほぼ中心付近から立上るタイ
ミングの抽出クロック信号ＣＬＫｓとして出力される。

ここで、抽出り０ツク信号ＣＬＫｓは受信データの中心
付近、すなわち、分離クロック信号ＣＬＫｉの中心付近
のタイミングに厳密に一致して立上る必要はなく、分離
クロック信号ＣＬＫｉが“１″レベルを示している区間
の中のどこかで立上れば受信データを正確に取込むこと
ができる。

但し、中心付近から立上るようにした方が余裕度が高く
なることは言うまでもない。

また、ジッタが加わるとＣＬＫｉのパルス幅がさらに小
さくなることが考えられる。しかし抽出クロック信号Ｃ
ＬＫｓが立ち上がるのはｔ６であるので、ジッタによっ
てパルス幅小さくなった場合、ｔ６の直前まではデータ
を取出すことが可能である。すなわち、ｔ３〜ｔ６はＣ
ＬＫｉ　３／８を占めることと、ｔ１〜ｔ３はサンプリ
ングの誤差であるのでジッタの許されるべき範囲はＣＬ
Ｋの立ち上がり、立ち下がりに関して両者のジッタを加
えて３／８Ｘ１００＝３７．５％以下となることが要求
される。これはジッタが発生し、長いパルス幅のｃＬＫ
＋　Ｎ次に短いパルス幅のＣＬＫｉが発生した場合、Ｃ
ＬＫｉの長いパルス幅ではＣＬＫｉの中心より約側へ抽
出クロックＣＬＫＳの立ち上がりがずれ込んでしまい、
前側へずれ込み過ぎた場合には次に来るべきパルス幅の
短いＣＬＫｉが発生しないうちにＣＬＫｓが立ち上がっ
てしまう可能性いがある。しかし上記説明したようにジ
ッタはＣＬＫｉの立ち上がり、立ち下がりを加えて３７
．５％以下まで許される。通常ジッタは立ち上がり、立
ち下がりを加えて２０数％以下に規定されていることか
ら十分実用可能と考えられる。しかし、デジタル回線で
はデータを中継するごとにワンダシツタと呼ばれゐデー
タパルスの時間的ゆらぎが発生しパルス幅が変化してし
まう。

このため、本実施例ではＣＬＫｉのサンプリングてによ
り一定の時間をおいて抽出クロック信号ＣＬＫｉを発生
するようにしているのでジッタに対する影響を考える必
要がある。

まず第１に本実施例ではＣＬＫｓを発生するようにして
いるのでＣＬＫｉのサンプリング誤差は避けられない。

このサンプリング誤差はＣＬＫｉがデユーティ５０％時
にＣしＫｉが”ト１″の状態に対して最大クロックφ１
パルス分の誤差の発生となるので、ｎ＝８倍のサンプリ
ング周波数では２５％のサンプリング誤差となる。すな
わち、データとしてサンプリングすべき２５％の部分が
サンプリング誤差により失われることになる。ここで第
２図を用いて考えると、ＣＬＫ　ｉの立ち下がりｔｌの
直後にＣＬＫ　ｉが発生したとしてもｔ３でサンプリン
グされるまでＣＬＫｉのパルス幅の２５％となることか
ら、サンプリング誤差が２５％とみなし、パルス幅の有
効部分は７５％に減少したことが分る。

このようにして生成された抽出クロック信号ＣＬＫｓは
、分離クロック信号ＣＬＫｉが入力されない区間であっ
ても、ラッチ回路２２にカウンタ２１のカウント値ｎが
保持されているので、最新に入力された分離クロック信
号ＣＬＫｉの位相に対応した遅延クロック信号φ１ｉ（
ｉ＝１〜８のいずれか）が選択されることにより、持続
して出力される。

以上のように上記実施例では、シフトレジスタ２６から
発生される複数の遅延クロック信号φ１１〜φ１８のう
ちデータ信号の中から分離したクロック信号ＣＬＫｉの
位相に最も接近した位相の遅延クロック信号φ１１を選
択し、その選択した遅延りＯツク信号φ１１を抽出クロ
ック信＠ＣＬＫｓとして出力するため、無調整で受信デ
ータサンプリングのためのクロック信号を得ることがで
きる。また、ＰＬＬ回路を用いる必要がないため、回路
規模も小さくて済み、ｊｉ積化が可能となる。

なお、上記実施例において原クロック信号φは１２．３
５２ＭＨｚとし、またカウンタ２１の分周数は「８」、
シフトレジスタ２６のステージ数は「８」としているが
、これに限定されるものではなく、抽出クロック信号Ｃ
ＬＫｓの位相の粘度に応じて任意に選ぶことができる。

［発明の効果Ｊ以と説明したように本発明においては、遅延手段から発
生される複数の遅延クロック信号のうちデータ信号の中
から分離したクロック信号の位相に接近した位相の遅延
クロック信号を選択し、その選択した遅延クロック信号
をデータ信号サンプリングのためのクロック信号として
出力するため、無調整で受信データサンプリングのため
のクロック信号を得ることができる。また、ＰＬＬ回路
を用いる必要がないため、回路規模も小さくて済み、集
積化が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は実施
例の動作を示すタイムチャート、第３図はｌ５ＤＮの１
次群インタフェースの内部栴成図、第４図は１次群イン
タフェースで受信されるデータ信号と抽出クロック信号
の関係を説明するためのタイムチャート、第５図は１次
群インタフェースの従来における受信回路とクロック抽
出回路の構成を示す回路図である。１・・・１゛次群インタフェース、２・・・送信トラン
ス、３・・・受信トランス、４・・・送信回路、５・・
・受信回路、６・・・クロック作成回路、７・・・レイ
ヤ１のインタフェース、８・・・中央制御回路、９・・
・エラスティックメモリ、１０・・・通話路ハイウェイ
、＃Ｊｌハイウェイ、１３・・・クロック抽出回路、２
０・・・クロック発振器、２１・・・カウンタ、２２・
・・ラッチ回路、２３・・・デコーダ、２６・・・シフ
トレジスタ、２９・・・セレクタ。

Claims

【特許請求の範囲】ディジタル回線より受信したデータ信号の中からデータ
通信速度に対応した周期のクロック信号を分離し、該ク
ロック信号を前記データ信号をサンプリングするための
クロック信号として出力するクロック抽出回路において
、前記データ通信速度に対応した周期のｎ倍（ｎ≧２の整
数）の周期の原クロック信号を発生する発振手段と、この発振手段から発生される原クロック信号を分周し、
前記データ通信速度に対応した周期のクロック信号を生
成する分周手段と、この分周手段から発生されたクロック信号を遅延し、前
記原クロック信号の一周期ずつ位相の異なる複数の遅延
クロック信号を生成する遅延手段と、この遅延手段から発生される複数の遅延クロック信号の
うち前記データ信号の中から分離したクロック信号の位
相に接近した位相の遅延クロック信号を選択し、その選
択した遅延クロック信号を前記データ信号をサンプリン
グするためのクロック信号として出力する選択手段とを備えるクロック抽出回路。