SU1570013A1

SU1570013A1 - Устройство дл приема относительного биимпульсного сигнала

Info

Publication number: SU1570013A1
Application number: SU884407147A
Authority: SU
Inventors: Александр Григорьевич Бригинский; Сергей Михайлович Первушкин; Василий Алексеевич Титков
Original assignee: Предприятие П/Я А-1772
Priority date: 1988-04-11
Filing date: 1988-04-11
Publication date: 1990-06-07

Abstract

Изобретение относитс к электросв зи и может использоватьс в цифровых системах передачи информации. Цель изобретени - повышение помехоустойчивости при наличии дроблений принимаемого сигнала. Дл достижени указанной цели дешифратор 5 сигнала выполнен в виде трех логических блоков 7 - 9, блока 10 декодировани информации, блока 11 пам ти и формировател 12 импульсов фазировани . Блок 10 деподировани дешифратора 5 сигнала вырабатывает на первом своем выходе сигнал, определ ющий зону переходов сигнала, на втором выходе - декодированный сигнал, а на третьем выходе - сигнал ошибки. Эффективность подавлени дроблений увеличиваетс с увеличением частоты опорного колебани , поступающего на вход блока 11 пам ти. 2 ил.

Description

лител 1 импульсов вырабатываетс пос- вход регистра сдвига и выход первого

ле правильного приема трех последовательных элементов сигнала,

Дл нормальной работы устройства максимальна относительна рас- 40 стройка частоты сигнала и опорной тактовой последовательности должна быть Такова, чтобы за врем прохождени сигнала по регистру 6 сдвига временна ошибка, вызванна асинхронностью, 45 частот, не превышала один период опорной тактовой последовательности, что легко обеспечить использованием генераторов, стабилизируемых, кварцевыми резонаторами. Конкретна pea- 50 лизаци блоков дешифратора 5 сигнала определ етс выбираемой элементной базой и приводимыми выше уравнени ми.

Применение предлагаемого устройст- ее ва эффективно при использовании каналов св зи, подверженных дроблени м передаваемых сигналов и по мере увеличе- . ни интенсивности дроблений следует

триггера, тактовый вход которого подключен к выходу делител частоту вход которого соединен с выходом выделител импульсов.

2. Устройство по п„ 1, отлича ющеес тем, что дешифратор сигнала содержит три логических блока, блок декодировани информации, блок пам ти и формирователь импульсов фазировани , выход которого вл етс третьим выходом дешифратора сигнала, сигнальными и тактовым входами которого вл ютс соответствующие входа логических блоков и тактовый вход бло ка пам ти, выходы и сигнальный вход которого соединены с входами формировател импульсов фазировани и первым выходом блока декодировани инфор мации, входы которого подключены к соответствующим выходам логических блоков, при этом первым и вторым выходами дешифратора сигнала вл ютс второй и третий выходы блока декодировани информации.

2. Устройство по п„ 1, отличающеес тем, что дешифратор сигнала содержит три логических блока, блок декодировани информации, блок пам ти и формирователь импульсов фазировани , выход которого вл етс третьим выходом дешифратора сигнала, сигнальными и тактовым входами которого вл ютс соответствующие входа логических блоков и тактовый вход блока пам ти, выходы и сигнальный вход которого соединены с входами формировател импульсов фазировани и первым выходом блока декодировани инфор мации, входы которого подключены к соответствующим выходам логических блоков, при этом первым и вторым выходами дешифратора сигнала вл ютс второй и третий выходы блока декодировани информации.

ин1(рормацио#

ньшто

Тйкто- Вый&хой

сигнала ошибки

Инфо/моционйыи оыход

ТактоВый

Claims

Формула изобретения дешифратора сигнала, которого соединен с инвходом первого триггевыход делителя частоты

1. Устройство для приема относительного биимпульсного сигнала, содержащее вщцелитель импульсов, делитель частоты, первый и второй триггеры, дешифратор сигнала и регистр сдвига, выходы которого соединены с сигнальными входами первый выход формационным ра, при этом подключен к тактовому входу второго триггера и является тактовым выходом устройства, информационным выходом которого является выход второго триггера, о тличающееся тем, что, с целью повышения помехоустойчивости при наличии дроблений принимаемого сигнала, второй и третий выходы дешифратора сигнала соединены соответственно с информационным входом второго триггера и управляющим входом вьзделителя импульсов, тактовый ствия входного сигнала, либо в случае не предусмотренного для данного сигнала порядка чередования переходов

Данное устройство обеспечивает одновременно и малое время вхождения в синхронизм, Импульс фазировки выделителя 1 импульсов вырабатывается после правильного приема трех последовательных элементов сигнала.

f

Для нормальной работы устройства максимальная относительная расстройка частоты сигнала и опорной тактовой последовательности должна быть Такова, чтобы за время прохождения сигнала по регистру 6 сдвига времен-, ная ошибка, вызванная асинхронностью, частот, не превышала один период опорной тактовой последовательности, что легко обеспечить использованием ' генераторов, стабилизируемых, кварцевыми резонаторами. Конкретная реа- ; лизация блоков дешифратора 5 сигнала определяется выбираемой элементной базой и приводимыми выше уравнениями.

Применение предлагаемого устройст- _{ва эффективно при использовании каналов связи, подверженных дроблениям передаваемых сигналов и по мере увеличения интенсивности дроблений следует вход которого соединен с тактовыми jq входами дешифратора сигнала и регистра сдвига и является тактовым входом устройства, информационным входом и сигнальным выходом котррого являются соответственно информационный . вход регистра сдвига и выход первого триггера, тактовый вход которого подключен к выходу делителя частоты, вход которого соединен с выходом выделителя импульсов.
2. Устройство по π, 1, отличающееся тем, что дешифратор сигнала содержит три логических блока, блок декодирования информации, блок памяти и формирователь импульсов фазирования, выход которого является третьим выходом дешифратора сигнала, сигнальными и тактовым входами которого являются соответствующие входы логических блоков и тактовый вход блока памяти, выходы и сигнальный вход которого соединены с входами формирователя импульсов фазирования и первым выходом блока декодирования информации, входы которого подключены к соответствующим выходам логических блоков, при этом первым и вторым выходами дешифратора сигнала являются второй и третий выходы блока декодирования информации.

Фиг.1