JP3121448B2 - クロック発生回路 - Google Patents
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- H04N1/053—Detection, control or error compensation of scanning velocity or position in main scanning direction, e.g. synchronisation of line start or picture elements in a line
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- H04N2201/04—Scanning arrangements
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- H04N2201/04781—Controlling the phase of the signals
- H04N2201/04784—Controlling the phase of the signals using one or more clock signals selected from a number of clock signals of different phases
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- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Fax Reproducing Arrangements (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】〔発明の背景〕 本発明は、局所的に発生するデータと遠隔的に発生した
データの位相差を解消するための回路に関するものであ
り、とりわけ、いくつかのクロック位相を発生し、可視
的な遷移ラインを示さずに局所データと遠隔データの両
方に処理を施すクロック位相を選択するための回路に関
するものである。
データの位相差を解消するための回路に関するものであ
り、とりわけ、いくつかのクロック位相を発生し、可視
的な遷移ラインを示さずに局所データと遠隔データの両
方に処理を施すクロック位相を選択するための回路に関
するものである。
【０００２】走査システムの場合、局所的に発生するビ
デオと遠隔的に発生するビデオのデータ転送速度と開始
点をスキャナの速度に同期させない限り、結果生じるビ
デオには、かなりのジッタ及びノイズ・パターンが含ま
れることになる。このジッタの過酷さは、システムの総
合的なプリントの質によって判断される。システムの残
りの部分からより厳格なプレースメント及び質のプリン
トが得られるようになるにつれて、データ転送速度とス
キャナ速度の不一致によるジッタの影響は、重大にな
る。
デオと遠隔的に発生するビデオのデータ転送速度と開始
点をスキャナの速度に同期させない限り、結果生じるビ
デオには、かなりのジッタ及びノイズ・パターンが含ま
れることになる。このジッタの過酷さは、システムの総
合的なプリントの質によって判断される。システムの残
りの部分からより厳格なプレースメント及び質のプリン
トが得られるようになるにつれて、データ転送速度とス
キャナ速度の不一致によるジッタの影響は、重大にな
る。
【０００３】多面体スキャナを備えたラスター出力スキ
ャナ（ＲＯＳ）は、ほとんどの場合、位相ロックループ
（ＰＬＬ）を用いて、走査毎にデータ・パターンを同期
させる。これは、データの刻時に用いられるクロック
が、用いられる装置に依存して、モータ速度及び多面体
の小面（facet）毎の変化に応じて変化することを表し
ている。
ャナ（ＲＯＳ）は、ほとんどの場合、位相ロックループ
（ＰＬＬ）を用いて、走査毎にデータ・パターンを同期
させる。これは、データの刻時に用いられるクロック
が、用いられる装置に依存して、モータ速度及び多面体
の小面（facet）毎の変化に応じて変化することを表し
ている。
【０００４】ホストによって送られるデータが、適正に
受信され、モータ速度に変動に応じるように処理される
ことを保証するため、ＰＬＬによって発生するクロック
を送って、ホストからのデータをクロック・インするこ
とによって、ホストからのデータが読み取られる。この
アプローチによって、全てのデータがホストから送り込
まれる限り、各ピクセルが、走査線毎に、正確に同じ位
置につくことが保証される。
受信され、モータ速度に変動に応じるように処理される
ことを保証するため、ＰＬＬによって発生するクロック
を送って、ホストからのデータをクロック・インするこ
とによって、ホストからのデータが読み取られる。この
アプローチによって、全てのデータがホストから送り込
まれる限り、各ピクセルが、走査線毎に、正確に同じ位
置につくことが保証される。
【０００５】文書の生成に、内部で発生したデータと外
部で発生したデータの混合が必要になる場合、既存のア
プローチでは、２つのクロック位相を有するデータの処
理を行うことになるが、これらの位相差は、クロック
が、プリンタに戻される前に、通らなければならないケ
ーブルの長さ及び経路に基づくものである。
部で発生したデータの混合が必要になる場合、既存のア
プローチでは、２つのクロック位相を有するデータの処
理を行うことになるが、これらの位相差は、クロック
が、プリンタに戻される前に、通らなければならないケ
ーブルの長さ及び経路に基づくものである。
【０００６】あいにく、ケーブルの長さは、システム構
成毎に変化する可能性があり、クロック遅延経路は、基
板毎に変化する可能性があるので、位相遅延に関して可
能な近似及び予測による補償の余地は全くない。
成毎に変化する可能性があり、クロック遅延経路は、基
板毎に変化する可能性があるので、位相遅延に関して可
能な近似及び予測による補償の余地は全くない。
【０００７】本システムの特定の用途においては、内部
クロックを利用して、ホワイト・マージンを発生する
が、外部で発生したデータは、データが到着した時に引
き継ぐ、戻りクロックによってクロック・インされる。
マージンは、文書のプレースメントに関して、ＲＯＳの
内部変数を補償するため、プログラム可能である。既存
の先行技術によるアプローチを利用して、これを行う
と、内部で発生するデータと外部で発生するデータのイ
ンターフェイスにおいて、最大±１ピクセル分のジッタ
による不確実さを生じる結果になる。この結果、マージ
ンに部分的に露出したピクセルを生じることになる。
クロックを利用して、ホワイト・マージンを発生する
が、外部で発生したデータは、データが到着した時に引
き継ぐ、戻りクロックによってクロック・インされる。
マージンは、文書のプレースメントに関して、ＲＯＳの
内部変数を補償するため、プログラム可能である。既存
の先行技術によるアプローチを利用して、これを行う
と、内部で発生するデータと外部で発生するデータのイ
ンターフェイスにおいて、最大±１ピクセル分のジッタ
による不確実さを生じる結果になる。この結果、マージ
ンに部分的に露出したピクセルを生じることになる。
【０００８】白黒プリンタの場合には、これは重要では
ない。頁の最初の行または全ての行の最初のピクセル
が、鮮明な黒または白のピクセルではなく、グレイのシ
ェードがかかる。部分的に露出したピクセルのある行
は、例えば、別様であれば黒と白の文書にピンクの行と
して生じる可能性のある、２つの着色剤を用いた３状態
プリンタの場合、これは、明確に、システム・エラーと
して目にすることができる。実際、このカラー・エラー
は、頁の中間部分で生じる可能性もあるが、この場合、
ジッタによって、部分的に露出した、従って、オフ・カ
ラーのピクセルが生じる。
ない。頁の最初の行または全ての行の最初のピクセル
が、鮮明な黒または白のピクセルではなく、グレイのシ
ェードがかかる。部分的に露出したピクセルのある行
は、例えば、別様であれば黒と白の文書にピンクの行と
して生じる可能性のある、２つの着色剤を用いた３状態
プリンタの場合、これは、明確に、システム・エラーと
して目にすることができる。実際、このカラー・エラー
は、頁の中間部分で生じる可能性もあるが、この場合、
ジッタによって、部分的に露出した、従って、オフ・カ
ラーのピクセルが生じる。
【０００９】〔発明の概要〕 この問題は、内部クロックと戻りクロックの２つの基本
的な特性の関係を認識することによって解決する。１）
戻りクロックは、必ず、多少位相の遅延した内部クロッ
クであり、２）クロック速度の変動は、クロック速度に
比べて極めてわずかである。
的な特性の関係を認識することによって解決する。１）
戻りクロックは、必ず、多少位相の遅延した内部クロッ
クであり、２）クロック速度の変動は、クロック速度に
比べて極めてわずかである。
【００１０】モータがその通常速度に達することが可能
になった後、及び、全ての自己診断が、正常であるかチ
ェックされた後、あるいは、クロック受信またはデータ
崩壊に関連した故障を検出した時にはいつでも、同期信
号を発生し、回路のシフト・レジスタが、各出力が３６
０／Ｎ度だけ離れた、Ｎ個の位相のクロックを発生でき
るようにする。最初の戻り「外部クロック」を受信する
と、Ｎ個の位相のうち外部クロックに最も近い位相を選
択して、ラッチが施される。本書に解説の実施例では、
「外部クロック」に後続する位相を利用するが、「外部
クロック」の直前に位相を選択することも可能であり、
これは、外部データとクロックの関係しだいで、適合す
ることが可能である。
になった後、及び、全ての自己診断が、正常であるかチ
ェックされた後、あるいは、クロック受信またはデータ
崩壊に関連した故障を検出した時にはいつでも、同期信
号を発生し、回路のシフト・レジスタが、各出力が３６
０／Ｎ度だけ離れた、Ｎ個の位相のクロックを発生でき
るようにする。最初の戻り「外部クロック」を受信する
と、Ｎ個の位相のうち外部クロックに最も近い位相を選
択して、ラッチが施される。本書に解説の実施例では、
「外部クロック」に後続する位相を利用するが、「外部
クロック」の直前に位相を選択することも可能であり、
これは、外部データとクロックの関係しだいで、適合す
ることが可能である。
【００１１】このラッチされたクロック位相を利用し
て、内部データ・ストリームと外部データ・ストリーム
の処理が行われる。結果として、ＰＬＬを利用したモー
タ速度のトラッキングによって得られる利点を損なうこ
となく、内部で発生したものであれ、あるいは、外部で
発生したものであれ、任意のデータが正確に配置される
ので、目に見える欠陥のないように、外部データ・スト
リームと内部データ・ストリームのインターフェイスに
処理が施されることになる。
て、内部データ・ストリームと外部データ・ストリーム
の処理が行われる。結果として、ＰＬＬを利用したモー
タ速度のトラッキングによって得られる利点を損なうこ
となく、内部で発生したものであれ、あるいは、外部で
発生したものであれ、任意のデータが正確に配置される
ので、目に見える欠陥のないように、外部データ・スト
リームと内部データ・ストリームのインターフェイスに
処理が施されることになる。
【００１２】〔図面の簡単な説明〕 図１は回路のブロック図である。
【００１３】図２〜５は回路の概略図である。
【００１４】図６はタイミング図である。
【００１５】〔発明の詳細な説明〕 図１に示すように、内部クロック、すなわち、局所クロ
ックＩｎｔ Ｃｌｋが、それぞれ、所定の量だけ位相の
遅れる、任意の数の移相クロック・パルス列を発生する
ことができるシフト・レジスタ１１に加えられる。これ
らは、全て、論理回路１０に加えられ、これらの全て
が、外部クロック、すなわち、遠隔クロックＥｘｔ Ｃ
ｌｋと比較される。論理回路１０は、外部クロックに最
も位相の近い移相クロック・パルス列を選択して、外部
データと内部データの両方に用いるように構成されてい
る。最後に、回路１０からの選択クロックの制御下で、
両方のデータ集合が組み合わせ論理回路１２によって刻
時される。
ックＩｎｔ Ｃｌｋが、それぞれ、所定の量だけ位相の
遅れる、任意の数の移相クロック・パルス列を発生する
ことができるシフト・レジスタ１１に加えられる。これ
らは、全て、論理回路１０に加えられ、これらの全て
が、外部クロック、すなわち、遠隔クロックＥｘｔ Ｃ
ｌｋと比較される。論理回路１０は、外部クロックに最
も位相の近い移相クロック・パルス列を選択して、外部
データと内部データの両方に用いるように構成されてい
る。最後に、回路１０からの選択クロックの制御下で、
両方のデータ集合が組み合わせ論理回路１２によって刻
時される。
【００１６】図２〜５は、回路の詳細な概略図である。
システムの始動時、ラッチ３８のピン５が高にセットさ
れるので、ラッチ３８の出力は高にセットされる。ま
た、この時点において、ゲート４５の出力を強制的に高
にすると、ゲート４６から位相１が出力され、適合する
クロックが選択される時まで、ビデオ・クロックとして
用いることが可能になる。ゲート４６のピン１２に位相
１のクロック以外の信号を接続すれば、省略時位相とし
て、任意の位相を用いることが可能であるという点に留
意されたい。
システムの始動時、ラッチ３８のピン５が高にセットさ
れるので、ラッチ３８の出力は高にセットされる。ま
た、この時点において、ゲート４５の出力を強制的に高
にすると、ゲート４６から位相１が出力され、適合する
クロックが選択される時まで、ビデオ・クロックとして
用いることが可能になる。ゲート４６のピン１２に位相
１のクロック以外の信号を接続すれば、省略時位相とし
て、任意の位相を用いることが可能であるという点に留
意されたい。
【００１７】システムの予測可能に始動を確認した後、
ラッチ３８のピン５は、低レベルにされる。これによっ
て、ＲＯＳシステムにおけるクリティカルな全てのコン
ポーネントの機能性及び準備に関する内部チェックがト
リガされる。ラッチ３８のピン７は、これが行われた後
しか、「低」レベルに変わることができない。この回路
に適用すると、ピン７＝「低」は、ＰＬＬがロック状態
になり、モータが必要な速度に達したことを表してい
る。ピン７が「低」論理レベルにセットされると、ラッ
チ３８の出力の「低」から「高」への最初の遷移によっ
て、フリップ・フロップ２２のピン１３からリセットが
解除される。ピン１１において最初の外部クロックを受
信すると、即座に、フリップ・フロップ２２のピン１５
の「Ｑ」出力が、「低」から「高」に変化する。全ての
「同期バス」の信号が、「低」のため、ゲート２３〜２
６の出力は、全て、「高」になり、ゲート２７〜３０の
出力が、全て、高になる。また、ラッチ３１、３２は、
リセットされ、全ての出力が、低になる。この図の場
合、同期バスの３つのセクションが示されている。従っ
て、ラッチ３１、３２の出力が、ＯＲゲート３４〜３７
に結合されるので、高の出力を生じる。
ラッチ３８のピン５は、低レベルにされる。これによっ
て、ＲＯＳシステムにおけるクリティカルな全てのコン
ポーネントの機能性及び準備に関する内部チェックがト
リガされる。ラッチ３８のピン７は、これが行われた後
しか、「低」レベルに変わることができない。この回路
に適用すると、ピン７＝「低」は、ＰＬＬがロック状態
になり、モータが必要な速度に達したことを表してい
る。ピン７が「低」論理レベルにセットされると、ラッ
チ３８の出力の「低」から「高」への最初の遷移によっ
て、フリップ・フロップ２２のピン１３からリセットが
解除される。ピン１１において最初の外部クロックを受
信すると、即座に、フリップ・フロップ２２のピン１５
の「Ｑ」出力が、「低」から「高」に変化する。全ての
「同期バス」の信号が、「低」のため、ゲート２３〜２
６の出力は、全て、「高」になり、ゲート２７〜３０の
出力が、全て、高になる。また、ラッチ３１、３２は、
リセットされ、全ての出力が、低になる。この図の場
合、同期バスの３つのセクションが示されている。従っ
て、ラッチ３１、３２の出力が、ＯＲゲート３４〜３７
に結合されるので、高の出力を生じる。
【００１８】シフト・レジスタ２０に内部クロックを加
えると、４つの位相の異なる新しいクロックが生じ、こ
れらのクロックが、２つのパッケージ３１、３２内の４
つのラッチに加えられる。外部クロックが高になった
後、高になる、これらのクロックのうちの最初のクロッ
クによって、それが接続されているラッチがトリガさ
れ、その出力の１つが高になる。例えば、第２のクロッ
クが選択され、従って、第２のラッチ、すなわち、ラッ
チ３１の下半分が、高になったものと仮定する。この出
力は、ゲート３４、３６及び３７には接続されるが、ゲ
ート３５には接続されない。従って、ゲート３４、３６
及び３７は、低の出力になり、ゲート３５は、高の出力
になる唯一のゲートである。ゲート２３、２５、２７、
２９及び３０の出力は、低になり、ゲート２４及び２８
の出力は、高のままである。
えると、４つの位相の異なる新しいクロックが生じ、こ
れらのクロックが、２つのパッケージ３１、３２内の４
つのラッチに加えられる。外部クロックが高になった
後、高になる、これらのクロックのうちの最初のクロッ
クによって、それが接続されているラッチがトリガさ
れ、その出力の１つが高になる。例えば、第２のクロッ
クが選択され、従って、第２のラッチ、すなわち、ラッ
チ３１の下半分が、高になったものと仮定する。この出
力は、ゲート３４、３６及び３７には接続されるが、ゲ
ート３５には接続されない。従って、ゲート３４、３６
及び３７は、低の出力になり、ゲート３５は、高の出力
になる唯一のゲートである。ゲート２３、２５、２７、
２９及び３０の出力は、低になり、ゲート２４及び２８
の出力は、高のままである。
【００１９】発生した４つの位相の内部クロックが、全
て、ゲート４０〜４３に接続され、ラッチ３１、３２の
一方の高出力によって、これらのゲートのうちから、ゲ
ート５０を介してシステムの残りの部分に補正クロック
を出力するゲートが選択される。
て、ゲート４０〜４３に接続され、ラッチ３１、３２の
一方の高出力によって、これらのゲートのうちから、ゲ
ート５０を介してシステムの残りの部分に補正クロック
を出力するゲートが選択される。
【００２０】この概略図では、ＥＣＬ装置及び関連のプ
ル・ダウン抵抗器を利用しているが、これは、ＥＣＬ装
置は解放エミッタ・ドライバであり、論理「低」レベル
の駆動には、プル・ダウン抵抗器が必要になるためであ
る。
ル・ダウン抵抗器を利用しているが、これは、ＥＣＬ装
置は解放エミッタ・ドライバであり、論理「低」レベル
の駆動には、プル・ダウン抵抗器が必要になるためであ
る。
【００２１】図６には、各種信号のタイミング関係が示
されている。この図の場合、基本内部クロックは、内部
クロックに比べて１０倍高い周波数の高周波「Ｉｎｔ
Ｃｌｋ ＸＮ」を利用して、１０の位相に分割すること
ができる。これらの位相が、クロック位相２、３、及び
４、位相ｉ、及び最後の１つである位相Ｎとして詳細に
示されている。外部クロックは、図示のように、ランダ
ムな位相で到着し、その立ち上がり区間と立ち下がり区
間が、内部クロックＸＮのパルス間に位置している。次
に、該回路において、共通クロックとして示されてい
る、次の内部クロックＸＮで遷移するクロック位相が選
択される。この図には、データが高の値または低の値に
遷移する間の不安定な期間と、データが安定した高また
は低である時間から構成される、データも示されてい
る。データは、クロック・パルスが高から低に移行する
時間にクロック・インされる。内部データは、外部デー
タより所定の量だけ先に到着する可能性があるが、両方
とも、新たに生成された共通のクロックによって確実に
刻時される点に留意されたい。
されている。この図の場合、基本内部クロックは、内部
クロックに比べて１０倍高い周波数の高周波「Ｉｎｔ
Ｃｌｋ ＸＮ」を利用して、１０の位相に分割すること
ができる。これらの位相が、クロック位相２、３、及び
４、位相ｉ、及び最後の１つである位相Ｎとして詳細に
示されている。外部クロックは、図示のように、ランダ
ムな位相で到着し、その立ち上がり区間と立ち下がり区
間が、内部クロックＸＮのパルス間に位置している。次
に、該回路において、共通クロックとして示されてい
る、次の内部クロックＸＮで遷移するクロック位相が選
択される。この図には、データが高の値または低の値に
遷移する間の不安定な期間と、データが安定した高また
は低である時間から構成される、データも示されてい
る。データは、クロック・パルスが高から低に移行する
時間にクロック・インされる。内部データは、外部デー
タより所定の量だけ先に到着する可能性があるが、両方
とも、新たに生成された共通のクロックによって確実に
刻時される点に留意されたい。
【００２２】概略を示した実施例の場合、内部クロック
は、１２ＭＨｚであり、従って、４×１２ＭＨｚ＝４８
ＭＨｚのクロックを利用して、シフト・レジスタ２０の
クロック入力が駆動される。このシフト・レジスタから
の出力は、１２ＭＨｚであり、位相の遅延は、９０度の
倍数である。
は、１２ＭＨｚであり、従って、４×１２ＭＨｚ＝４８
ＭＨｚのクロックを利用して、シフト・レジスタ２０の
クロック入力が駆動される。このシフト・レジスタから
の出力は、１２ＭＨｚであり、位相の遅延は、９０度の
倍数である。
【００２３】このデータ回復に対する革新的なアプロー
チによって、前述の課題が解決される。さらに、それに
よって、下記の利点が得られる。
チによって、前述の課題が解決される。さらに、それに
よって、下記の利点が得られる。
【００２４】（１）いったん、ある位相が、データの刻
時にとって最適の位置決めになるものと識別されてしま
えば、戻りクロックの刻時に崩れが生じても、本質的に
無害である。
時にとって最適の位置決めになるものと識別されてしま
えば、戻りクロックの刻時に崩れが生じても、本質的に
無害である。
【００２５】（２）この考え方は、送信クロック速度よ
り高い周波数のクロックで、入力データに対する複数の
サンプリングが行われる、非同期通信装置に利用するこ
とが可能であり、多数決のポーリングを利用して、論理
レベルがどうかが決定される。
り高い周波数のクロックで、入力データに対する複数の
サンプリングが行われる、非同期通信装置に利用するこ
とが可能であり、多数決のポーリングを利用して、論理
レベルがどうかが決定される。
【００２６】こうした装置の場合、回路のこの部分を利
用して、複数の位相遅延を伴う入力データを調べ、デー
タ・フレームの中心を判定する。これがすむと、単一刻
時アプローチまたはより少ないサンプリング・アプロー
チを行うことが可能になる。
用して、複数の位相遅延を伴う入力データを調べ、デー
タ・フレームの中心を判定する。これがすむと、単一刻
時アプローチまたはより少ないサンプリング・アプロー
チを行うことが可能になる。
【００２７】こうした構成に用いた場合、パターン感度
及び遷移ジッタが、解消された。
及び遷移ジッタが、解消された。
【００２８】本発明の説明は、特定の実施例に関連して
行ってきたが、当該技術の熟練者には明らかなように、
本発明の真の精神及び範囲を逸脱することなく、各種変
更を施したり、その要素の代わりに同等物を用いること
も可能である。さらに、本発明の本質的な教示を逸脱す
ることなく、多くの修正を加えることも可能である。
行ってきたが、当該技術の熟練者には明らかなように、
本発明の真の精神及び範囲を逸脱することなく、各種変
更を施したり、その要素の代わりに同等物を用いること
も可能である。さらに、本発明の本質的な教示を逸脱す
ることなく、多くの修正を加えることも可能である。
【図１】 回路のブロック図である。
【図２】 回路の概略図の１である。
【図３】 回路の概略図の２である。
【図４】 回路の概略図の３である。
【図５】 回路の概略図の４である。
【図６】 タイミング図である。
１０ 論理回路、１１，２０ シフト・レジスタ、１２
組み合わせ論理回路、２２ フリップ・フロップ、２
３〜３０，４５，４６，５０ ゲート、３１，３２，３
８ ラッチ、３４〜３７ ＯＲゲート
組み合わせ論理回路、２２ フリップ・フロップ、２
３〜３０，４５，４６，５０ ゲート、３１，３２，３
８ ラッチ、３４〜３７ ＯＲゲート
フロントページの続き (72)発明者 ピーター・ケイ・ウー アメリカ合衆国 カリフォルニア州 90703 ラパルマ サンフラワーレーン 7901 (72)発明者 ハーミック・サリアン アメリカ合衆国 カリフォルニア州 91356 ターザーナ ガイザーアベニュ ー 5726 (56)参考文献 特開 昭63−80672（ＪＰ，Ａ) 特開 昭61−150566（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/00 430 H04L 7/00 H04L 7/02 H04N 1/23
Claims (1)
- 【請求項１】 次のものをふくむ、同じ周波数である
が、位相の異なる２組の入力データを刻時するためのク
ロック発生回路：前記２組の入力データ に関する第１及び第２のクロック
を発生するための手段、 前記第１のクロックから、それぞれ、第１のクロックと
同じ周波数であるが、 それぞれ、位相の異なるいくつかのクロックを発生する
ための手段、 前記いくつかのクロックを第２のクロックと比較して、
前記いくつかのクロックのうち、前記第２のクロックと
最も位相の近いものを識別するための手段、及び前記２
組の入力データの刻時に用いられる前記識別されたクロ
ックを出力するための手段。
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