JP2814629B2 - 走査回路 - Google Patents
走査回路Info
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- JP2814629B2 JP2814629B2 JP1328913A JP32891389A JP2814629B2 JP 2814629 B2 JP2814629 B2 JP 2814629B2 JP 1328913 A JP1328913 A JP 1328913A JP 32891389 A JP32891389 A JP 32891389A JP 2814629 B2 JP2814629 B2 JP 2814629B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶ディスプレイ装置等の駆動に用いられる
走査回路に関する。
走査回路に関する。
本発明は走査回路に関し、信号の転送を行うインバー
タの電源路にスイッチ手段を設け、このスイッチ手段を
所定の期間にオフすることによって、クロックの位相誤
差による信号の貫通を防止し、装置の信頼性を向上させ
ると共に、安定度の高い走査信号を得ることができるよ
うにするものである。
タの電源路にスイッチ手段を設け、このスイッチ手段を
所定の期間にオフすることによって、クロックの位相誤
差による信号の貫通を防止し、装置の信頼性を向上させ
ると共に、安定度の高い走査信号を得ることができるよ
うにするものである。
液晶ディスプレイ装置等の駆動を行う回路として、例
えば第11図に示すような走査回路が提案されている（特
願昭63−163806号等参照）。
えば第11図に示すような走査回路が提案されている（特
願昭63−163806号等参照）。
すなわち図において、VDD,VSSへの電源のライン間に
インバータを構成する素子IP,INと、それぞれクロック
信号で駆動されるスイッチング素子P,Nの設けられたク
ロックドインバータが用意される。なおこの例ではスイ
ッチング素子P,Nがインバータを構成する素子IP,INの内
側を設けられているが、動作は上記の先行技術の回路と
同じである。
インバータを構成する素子IP,INと、それぞれクロック
信号で駆動されるスイッチング素子P,Nの設けられたク
ロックドインバータが用意される。なおこの例ではスイ
ッチング素子P,Nがインバータを構成する素子IP,INの内
側を設けられているが、動作は上記の先行技術の回路と
同じである。
そして例えば水平走査に用いる場合には、スイッチン
グ素子P,Nに水平画像クロック信号HC及び▲▼が供
給されると共に、入力スタート信号HSがクロック信号
HC,▲▼に同期して駆動される初段のクロックドイ
ンバータI10に供給される。さらにこのインバータI10の
出力が通常構成のインバータI11を介して次段に供給さ
れると共に、インバータI11の出力がインバータI10の駆
動と反転で駆動されるクロックドインバータI12を介し
てインバータI10出力に帰還される。これによってイン
バータI10〜I12にて１クロック期間のラッチが行われ
る。このラッチされた信号が出力信号φH1として取さ
れ、この出力信号φH1が例えば入力ビデオ信号V1Nの水
平方向のサンプリングを行うスイッチング素子S1のゲー
トに供給される。
グ素子P,Nに水平画像クロック信号HC及び▲▼が供
給されると共に、入力スタート信号HSがクロック信号
HC,▲▼に同期して駆動される初段のクロックドイ
ンバータI10に供給される。さらにこのインバータI10の
出力が通常構成のインバータI11を介して次段に供給さ
れると共に、インバータI11の出力がインバータI10の駆
動と反転で駆動されるクロックドインバータI12を介し
てインバータI10出力に帰還される。これによってイン
バータI10〜I12にて１クロック期間のラッチが行われ
る。このラッチされた信号が出力信号φH1として取さ
れ、この出力信号φH1が例えば入力ビデオ信号V1Nの水
平方向のサンプリングを行うスイッチング素子S1のゲー
トに供給される。
さらに次段以降、上述の回路が繰り返し設けられると
共に、これらの回路には一段毎にクロック信号HC,▲
▼が反転されて供給されるように構成される。
共に、これらの回路には一段毎にクロック信号HC,▲
▼が反転されて供給されるように構成される。
従ってこの回路に第12図A,Bに示すようなクロック信
号HC,▲▼が供給され、同時Ｃに示すような入力ス
タート信号HSが供給されると、各段からはそれぞれ同図
D,E‥‥に示すような出力信号φH1,φH2‥‥が取出され
る。そしてこれらの信号がスイッチング素子S1,S2‥‥
の各ゲートに供給されることによって、入力ビデオ信号
V1Nの水平方向のサンプリグが行われる。
号HC,▲▼が供給され、同時Ｃに示すような入力ス
タート信号HSが供給されると、各段からはそれぞれ同図
D,E‥‥に示すような出力信号φH1,φH2‥‥が取出され
る。そしてこれらの信号がスイッチング素子S1,S2‥‥
の各ゲートに供給されることによって、入力ビデオ信号
V1Nの水平方向のサンプリグが行われる。
ところで上述の走査回路において、クロック信号HC,
▲▼は本来は互いに反転の信号が用いられる。しか
しながら現実には、外部のクロック発生器で正確な反転
信号を得るのは困難であり、そのための回路構成も大き
なものが必要になる。
▲▼は本来は互いに反転の信号が用いられる。しか
しながら現実には、外部のクロック発生器で正確な反転
信号を得るのは困難であり、そのための回路構成も大き
なものが必要になる。
そこで例えば第13図A,Bに示すように不完全な逆相ク
ロック信号HC,HCXを用いることになるが、この場合には
入力信号がクロック信号でゲートされず、次段以降に伝
達されて、いわゆるレーシングが生じるおそれがあっ
た。
ロック信号HC,HCXを用いることになるが、この場合には
入力信号がクロック信号でゲートされず、次段以降に伝
達されて、いわゆるレーシングが生じるおそれがあっ
た。
すなわち図中のハッチングを附した範囲がレーシング
を起こし易い部分である。そして例えば同図Ｃに示すよ
うな入力スタート信号HSが回路図の点に供給される
と、この信号はクロック信号HCの立上がりでゲートされ
て，点の電位は同図D,Eに示すようになり、出力信
号φH1が取出される。ところがこのとき、点の電位が
高電位になった時点でクロック信号HC,HCXは共に高電位
である。このためこの信号HCXの高電位が次段のクロッ
クインバータI20を導通させてしまい、，点に同時
F,Gに示すようなレーシングを生じてしまう。さらにこ
のレージングは同図Ｈ〜Ｋに示すように〜点にまで
発生する。
を起こし易い部分である。そして例えば同図Ｃに示すよ
うな入力スタート信号HSが回路図の点に供給される
と、この信号はクロック信号HCの立上がりでゲートされ
て，点の電位は同図D,Eに示すようになり、出力信
号φH1が取出される。ところがこのとき、点の電位が
高電位になった時点でクロック信号HC,HCXは共に高電位
である。このためこの信号HCXの高電位が次段のクロッ
クインバータI20を導通させてしまい、，点に同時
F,Gに示すようなレーシングを生じてしまう。さらにこ
のレージングは同図Ｈ〜Ｋに示すように〜点にまで
発生する。
これに対して従来は、上述のようにクロック信号HC,H
CXの位相を正確にするか、クロック信号の周波数を低く
することが行われているが、回路規模の増加や、動作速
度が遅くなるなどの問題を生じていた。
CXの位相を正確にするか、クロック信号の周波数を低く
することが行われているが、回路規模の増加や、動作速
度が遅くなるなどの問題を生じていた。
なおこのようなレージングは、信号HC,HCXが共に低電
位になったときにも発生する。また第14図はこのレージ
ングの様子をシミュレーションによって求めたもので、
この例では〜点にまでレーシングを生じている。図
中の破線は本来必要な波形を示す。
位になったときにも発生する。また第14図はこのレージ
ングの様子をシミュレーションによって求めたもので、
この例では〜点にまでレーシングを生じている。図
中の破線は本来必要な波形を示す。
この結果、動作速度の高速化が困難となり、液晶ディ
スプレイ装置では高解像度化の障害となると共に、外部
に設けらるクロック発生器等の回路規模も増大すること
から、特に液晶ディスプレイ装置の用途を考慮した場合
には不都合の原因となってしまうものであった。
スプレイ装置では高解像度化の障害となると共に、外部
に設けらるクロック発生器等の回路規模も増大すること
から、特に液晶ディスプレイ装置の用途を考慮した場合
には不都合の原因となってしまうものであった。
この出願はこのような点に鑑みてなされたものであ
る。
る。
本発明は、入力信号を第１のクロック信号に同期して
駆動される第１のインバータ（IP10,IN10）と通常構成
の第２のイバータ（IP11,IN11）の直列回路を介して次
段に供給すると共に、この次段に供給される信号を上記
第１のインバータの駆動と反転で駆動される第３のイン
バータ（IP12,IN12）を介して上記第１のインバータの
出力に帰還して１クロック期間のラッチを行うようにし
た走査回路において、上記第２のインバータの電源路に
直列にスイッチ手段（MP11,MP12）を設け、このスイッ
チ手段を用いて少くとも上記第３のインバータの動作期
間に上記第２のインバータが不動作となるようにしたこ
とを特徴とする走査回路である。
駆動される第１のインバータ（IP10,IN10）と通常構成
の第２のイバータ（IP11,IN11）の直列回路を介して次
段に供給すると共に、この次段に供給される信号を上記
第１のインバータの駆動と反転で駆動される第３のイン
バータ（IP12,IN12）を介して上記第１のインバータの
出力に帰還して１クロック期間のラッチを行うようにし
た走査回路において、上記第２のインバータの電源路に
直列にスイッチ手段（MP11,MP12）を設け、このスイッ
チ手段を用いて少くとも上記第３のインバータの動作期
間に上記第２のインバータが不動作となるようにしたこ
とを特徴とする走査回路である。
これによれば、第２のインバータの電源路に設けられ
たスイッチ手段が第３のイバータの動作期間にオフされ
るいことによって、次段への信号の流出が阻止され、レ
ーシグが防止されて動作速度を向上させることができる
と共に、外部の回路構成等も大幅に削減することができ
る。
たスイッチ手段が第３のイバータの動作期間にオフされ
るいことによって、次段への信号の流出が阻止され、レ
ーシグが防止されて動作速度を向上させることができる
と共に、外部の回路構成等も大幅に削減することができ
る。
第１図において、インバータI11を構成する素子IP11,
IN11の各電源入力端と電源VDD,VSSとの間にスイッチ手
段となるスイッチング素子MP11及びMN11が直列に設けら
れる。そしてこれらのスイッチング素子MP11,MN11のゲ
ートが、インバータI12のスイッチング素子P12,N12のゲ
ートと逆転のクロック信号HC,HCXに接続される。
IN11の各電源入力端と電源VDD,VSSとの間にスイッチ手
段となるスイッチング素子MP11及びMN11が直列に設けら
れる。そしてこれらのスイッチング素子MP11,MN11のゲ
ートが、インバータI12のスイッチング素子P12,N12のゲ
ートと逆転のクロック信号HC,HCXに接続される。
さらに同様のスイッチング素子MP21,MN21,MP31,MN31
‥‥が各段ごとに設けられる。
‥‥が各段ごとに設けられる。
従ってこの回路において、例えば第２図A,Bに示すよ
うなクロック信号HC,HCXが供給され、同図Ｃに示すよう
な入力スタート信号HSが点に供給されると、この信号
HSはクロック信号HCの立上がりでゲートされて点には
同図Ｄに示すような信号が取出される。しかしこのとき
クロック信号HCXが高電位であることからインバータI11
は不動作であり、点への信号HSの伝達は同図Ｅに示す
ようにクロック信号HCXが立上るまで待たされる。
うなクロック信号HC,HCXが供給され、同図Ｃに示すよう
な入力スタート信号HSが点に供給されると、この信号
HSはクロック信号HCの立上がりでゲートされて点には
同図Ｄに示すような信号が取出される。しかしこのとき
クロック信号HCXが高電位であることからインバータI11
は不動作であり、点への信号HSの伝達は同図Ｅに示す
ようにクロック信号HCXが立上るまで待たされる。
これによってクロック信号HC,HCXが共に高電位の期間
に信号が次段への流出が素子され、レーシングの発生を
防止することができる。
に信号が次段への流出が素子され、レーシングの発生を
防止することができる。
なお上述の装置において、タイミングチャートのF,G,
J,Kに示すようにクロック信号HC,HCXが共に低電位の期
間においても同様に信号の伝達が待たされ、この期間に
おいてもレーシングの発生が防止される。
J,Kに示すようにクロック信号HC,HCXが共に低電位の期
間においても同様に信号の伝達が待たされ、この期間に
おいてもレーシングの発生が防止される。
また上述の説明はクロック信号HCXが遅相している場
合について示したが、この回路はクロック信号HCXが進
相している場合にも同様に有効なものである。すなわち
第３図、第４図はシミュレーションによって求められた
波形図であって、図から明らかなように、遅相している
場合（第３図）にも、進相している場合（第４図）にも
レーシングの防止が行われるようになっている。
合について示したが、この回路はクロック信号HCXが進
相している場合にも同様に有効なものである。すなわち
第３図、第４図はシミュレーションによって求められた
波形図であって、図から明らかなように、遅相している
場合（第３図）にも、進相している場合（第４図）にも
レーシングの防止が行われるようになっている。
こうして上述の回路によれば、第２のインバータの電
源路に設けられたスイッチ手段が第３のインバータの動
作期間にオフされることによって、次段への信号の流出
が阻止され、レージングが防止されて動作速度を向上さ
せることができると共に、外部の回路構成等も大幅に削
減することができるものである。
源路に設けられたスイッチ手段が第３のインバータの動
作期間にオフされることによって、次段への信号の流出
が阻止され、レージングが防止されて動作速度を向上さ
せることができると共に、外部の回路構成等も大幅に削
減することができるものである。
従ってこの装置を液晶ディスプレイ装置に適用した場
合には、表示の高解像度化を容易に実現することができ
る。
合には、表示の高解像度化を容易に実現することができ
る。
なお上述の装置において、クロック信号HC,HCXの位相
関係は通常決定されている場合が多い。そこで例えばク
ロック信号HCXが必ず遅相している場合には、第５図に
示すようにスイッチング素子MN11‥‥を除いてスイッチ
ング素子MP11‥‥のみを設けるだけでもレーシングの発
生を防止することができる。
関係は通常決定されている場合が多い。そこで例えばク
ロック信号HCXが必ず遅相している場合には、第５図に
示すようにスイッチング素子MN11‥‥を除いてスイッチ
ング素子MP11‥‥のみを設けるだけでもレーシングの発
生を防止することができる。
また上述の回路においては、クロック信号HC,HCXが同
電位となる期間以外でもスイッチング素子MP11,MN11‥
‥が共にオフとなり、出力信号φH1‥‥が高インピーダ
ンスとなる場合が生じる。そこで第６図はスイッチンッ
グ素子11,MN11‥‥を２重に設けて、同電位期間以外で
は常にいずれかが導通するようにして、出力信号が高イ
ンピーダンスとならないようにして出力信号の安定化を
図ったものである。なお第７図にこの回路のシミュレー
ションによる波形図を示す。
電位となる期間以外でもスイッチング素子MP11,MN11‥
‥が共にオフとなり、出力信号φH1‥‥が高インピーダ
ンスとなる場合が生じる。そこで第６図はスイッチンッ
グ素子11,MN11‥‥を２重に設けて、同電位期間以外で
は常にいずれかが導通するようにして、出力信号が高イ
ンピーダンスとならないようにして出力信号の安定化を
図ったものである。なお第７図にこの回路のシミュレー
ションによる波形図を示す。
しかしながらこの回路では依然として同電位期間で出
力信号が高インピーダンスになっている。そこでさらに
第８図においては、スイッチング素子MP13,MN13‥‥を
設けて、この期間の高インピーダンス化も防止したもの
である。また第９図にこの回路のシミュレーションによ
る波形図を示す。
力信号が高インピーダンスになっている。そこでさらに
第８図においては、スイッチング素子MP13,MN13‥‥を
設けて、この期間の高インピーダンス化も防止したもの
である。また第９図にこの回路のシミュレーションによ
る波形図を示す。
ところで上述のシミュレーションの波形図において、
出力パルス波形の後続にいずれも不要な波形乱が生じて
いる。この波形を検討すると、これは次段からの逆流に
よって生じるものと考えられる。そこでこの波形乱を除
くためには、第10図に示すように各段間に２段のインバ
ータI13,I14‥‥を設けることによって逆流を阻止する
ことができるものである。
出力パルス波形の後続にいずれも不要な波形乱が生じて
いる。この波形を検討すると、これは次段からの逆流に
よって生じるものと考えられる。そこでこの波形乱を除
くためには、第10図に示すように各段間に２段のインバ
ータI13,I14‥‥を設けることによって逆流を阻止する
ことができるものである。
この発明によれば、第２のインバータの電源路に設け
られたスイッチ手段が第３図のインバータの動作期間に
オフされることによって、次段への信号の流出が阻止さ
れ、レージグが防止されて動作速度を向上させることが
できると共に、外部の回路構成等も大幅に削減すること
ができるようになった。
られたスイッチ手段が第３図のインバータの動作期間に
オフされることによって、次段への信号の流出が阻止さ
れ、レージグが防止されて動作速度を向上させることが
できると共に、外部の回路構成等も大幅に削減すること
ができるようになった。
第１図は本発明による走査回路の一例の構成図、第２図
はタイミグチャート図、第３図、第４図はシミュレーシ
ョンによる波形図、第５図、第６図は他の例の構成図、
第７図はシミュレーションによる波形図、第８図は他の
例の構成図、第９図はシミュレーションによる波形図、
第10図は他の例の構成図、第11図は従来の回路の構成
図、第12図、第13図はタイミングチャート図、第14図は
シミュレーションによる波形図である。 IP,INはインバータを構成する素子、P,N,MP,MNはスイッ
チング素子である。
はタイミグチャート図、第３図、第４図はシミュレーシ
ョンによる波形図、第５図、第６図は他の例の構成図、
第７図はシミュレーションによる波形図、第８図は他の
例の構成図、第９図はシミュレーションによる波形図、
第10図は他の例の構成図、第11図は従来の回路の構成
図、第12図、第13図はタイミングチャート図、第14図は
シミュレーションによる波形図である。 IP,INはインバータを構成する素子、P,N,MP,MNはスイッ
チング素子である。
Claims (1)
- 【請求項１】入力信号を第１のクロック信号に同期して
駆動される第１のインバータと通常構成の第２のインバ
ータの直列回路を介して次段に供給すると共に、 この次段に供給される信号を上記第１のインバータの駆
動と反転で駆動される第３のインバータを介して上記第
１のインバータを出力に帰還して１クロック期間のラッ
チを行うようにした走査回路において、 上記第２のインバータの電源路に直列にスイッチ手段を
設け、 このスイッチ手段を用いて少くとも上記第３のインバー
タの動作期間に上記第２のインバータが不動作となるよ
うにしたことを特徴とする走査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328913A JP2814629B2 (ja) | 1989-12-19 | 1989-12-19 | 走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1328913A JP2814629B2 (ja) | 1989-12-19 | 1989-12-19 | 走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03189619A JPH03189619A (ja) | 1991-08-19 |
| JP2814629B2 true JP2814629B2 (ja) | 1998-10-27 |
Family
ID=18215495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1328913A Expired - Fee Related JP2814629B2 (ja) | 1989-12-19 | 1989-12-19 | 走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814629B2 (ja) |
-
1989
- 1989-12-19 JP JP1328913A patent/JP2814629B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03189619A (ja) | 1991-08-19 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |