JPH03189619A - 走査回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶デイスプレィ装置等の駆動に用いられる走
査回路に関する。

〔発明の概要〕

本発明は走査回路に関し、信号の転送を行うインバータ
の電源路にスイッチ手段を設け、このスイッチ手段を所
定の期間にオフとすることによって、クロックの位相誤
差による信号の貫通を防止し、装置の信顛性を向上させ
ると共に、安定度の高い走査信号を得ることができるよ
うにするものである。

〔従来の技術〕

液晶デイスプレィ装置等の駆動を行う回路として、例え
ば第１１図に示すような走査回路が提案されている（特
願昭６３−１６３８０６号等参照）。

すなわち図において、■ＤＩｌｉ　　Ｖ３Ｓへの電源ラ
イン間にインバータを構成する素子ＩＰ、ＩＮと、それ
ぞれクロック信号で駆動されるスイッチング素子Ｐ、Ｎ
の設けられたクロックドインバータが用意される。なお
この例ではスイッチング素子Ｐ。

Ｎがインバータを構成する素子ＩＰ、ＩＮの内側を設け
られているが、動作は上記の先行技術の回路と同じであ
る。

そして例えば水平走査に用いる場合には、スイッチング
素子Ｐ、Ｎに水平画像クロック信号Ｉｉｃ及びＩ　Ｃが
供給されると共に、入カスタード信号ｔｉｓがクロック
信号Ｈｃ、Ｈｃに同期して駆動される初段のクロックド
インバータＩ　ｔｏに供給される。さらにこのインハー
ク１１０の出力が通常構成のインバータＩ　１１を介し
て次段に供給されると共に、インバータ１．の出力がイ
ンバータｒｈｏの駆動と反転で駆動されるクロックドイ
ンバータ１１２を介してインバータ１１０の出力に帰還
される。これによってインバータＩ　ｔｏ〜１１□にて
ｌクロック信号のランチが行われる。このランチされた
信号が出力信号φ８．とじて取され、この出力信号φ８
が例えば入力ビデオ信号■、の水平方向のサンプリング
を行うスイッチング素子Ｓ１のゲートに供給される。

さらに次段以降、上述の回路が繰り返し設けられると共
に、これらの回路には一段毎にクロック信号Ｈｃ、Ｈｅ
が反転されて供給されるように構成される。

従ってこの回路に第１２図Ａ、Ｂに示すようなりロック
信号Ｈｃ、ＨＣが供給され、同図Ｃに示すような入カス
タード信号Ｈ，が供給されると、各段からはそれぞれ同
図り、　　Ｅ・・・・に示すような出力信号φイ３．φ
□２・・・・が取出される。そしてこれらの信号がスイ
ッチング素子Ｓ、、Ｓ２・・・・の各ゲートに供給され
ることによって、入力ビデオ信号ＶＩＮの水平方向のサ
ンプリングが行われる。

［発明が解決しようとする課題］ ところで上述の走査回路において、クロック信号Ｈｃ、
Ｈｃは本来は互いに反転の信号が用いられる。しかしな
がら現実には、外部のクロック発生器で正確な反転信号
を得るのは困難であり、そのための回路構成も大きなも
のが必要になる。

そこで例えば第１３図Ａ、Ｂに示すように不完全な逆相
クロック信号！（ｃ、Ｈｃｘを用いることになるが、こ
の場合には入力信号がクロック信号でゲートされず、次
段以降に伝達されて、いわゆるレーシングが生じるおそ
れがあった。

すなわら図中のハツチングを附した範囲がレーシングを
起こし易い部分である。そして例えば同図Ｃに示すよう
な入カスタード信号Ｈ５が回路図の０点に供給されると
、この信号はクロック信号ＩＩ、の立上がりでゲートさ
れて０．０点の電位は同図り、　　Ｅに示すようになり
、出力信号φ１１１が取出される。ところがこのとき、
０点の電位が高電位になった時点でクロック信号Ｈｃ、
Ｈｃｘは共に高電位である。このためこの信号ＨｅＸ０
高電位が次段のクロックインバータ１□。を導通させて
しまい、■、■点に同図Ｆ、Ｇに示すようなレーシング
を生してしまう。さらにこのレーシングは同図１ｉ〜Ｋ
に示すように［Ｆ］〜■点にまで発生する。

これに対して従来は、上述のようにクロック信号Ｉ（。

、Ｈｃ、の位相を正確にするか、クロック信号の周波数
を低くすることが行われているが、回路規模の増加や、
動作速度が遅くなるなどの問題を生じていた。

なおこのようなレーシングは、信号Ｈｅ、Ｈｃｘが共に
低電位になったときにも発生する。また第１４図はこの
レーシングの様子をシミュレーションによって求めたも
ので、この例では０〜０点にまでレーシングを生じてい
る。図中の破線は本来必要な波形を示す。

この結果、動作速度の高速化が困難となり、液晶デイス
プレィ装置では高解像度化の障害となると共に、外部に
設けられるクロック発生器等の回路規模も増大すること
から、特に液晶デイスプレィ装置の用途を考慮した場合
には不都合の原因となってしまうものであった。

この出願はこのような点に鑑みてなされたものである。

〔課題を解決するための手段］ 本発明は、入力信号を第１のクロック信号に同期して駆
動される第１のインパーク（ＩＰ、、。

ＩＮ、。）と通常構成の第２のインバータ（ＩＰ、、。

ＩＮ、、）の直列回路を介して次段に供給すると共に、
この次段に供給される信号を上記第１のインバータの駆
動と反転で駆動される第３のインバータ（ＩＰ、２．Ｉ
Ｎ、□）を介して一ヒ記第１のインバータの出力に帰還
して１クロック期間のラッチを行うようにした走査回路
において、上記第２のインバータの電源路に直列にスイ
ッチ手段（ＭＰｚ。

Ｍ　Ｐ　＋□）を設け、このスイッチ手段を用いて少く
とも上記第３のインバータの動作期間に上記第２のイン
バータが不動作となるようにしたことを特徴とする走査
回路である。

〔作用］ これによれば、第２のインバータの電源路に設けられた
スイッチ手段が第３のインバータの動作期間にオフされ
ることによって、次段への信号の流出が阻止され、レー
シングが防止されて動作速度を向上させることができる
と共に、外部の回路構成等も大幅に削減することができ
る。

〔実施例〕

第１図において、インバータＩ１１を構成する素子ＩＰ
、、、ＩＮ、、の各電源入力端と電源■Ｄ　Ｄ　＊ＶＳ
Ｓとの間にスイッチ手段となるスイッチング素子ＭＰ、
、及びＭＮ、、が直列に設けられる。そしてこれらのス
イッチング素子ＭＰ、、、ＭＮ、、のゲートが、インバ
ータ１．ｚのスイッチング素子Ｐ、２゜ＮＩ２のゲート
と逆転のクロック信号Ｈｃ　、Ｈｃｘに接続される。

さらに同様のスイッチング素子Ｍ　Ｐ　ｚ　ｒ　、　Ｍ
　Ｎ　ｚ、Ｍ　Ｐ　３、Ｍ　Ｎ３＋・・・・が各段ごと
に設けられる。

従ってこの回路において、例えば第２図Ａ、　　Ｂに示
すようなりロック信号ＨＣ＋　　ＨＣＸが供給され、同
図Ｃに示すような入カスタード信号Ｈ８が０点に供給さ
れると、この信号Ｈ５はクロック信号Ｈｃの立上がりで
ゲートされて０点には同図りに示すような信号が取出さ
れる。しかしこのときクロック信号）１ｃｘが高電位で
あることからインバータＩｌｌは不動作であり、０点へ
の信号Ｈｓの伝達は同図Ｅに示すようにクロック信号Ｈ
ｃｘが立上るまで待たされる。

これによってクロック信号Ｈｃ　、Ｈｃｘが共に高電位
の期間に信号が次段への流出が阻止され、レーシングの
発生を防止することができる。

なお上述の装置において、タイミングチャートのＦ、Ｇ
、Ｊ、Ｋに示すようにクロック信号ＨＣｌ１（ｃｘが共
に低電位の期間においても同様に信号の伝達が待たされ
、この期間においてもレーシングの発生が防止される。

また上述の説明はクロック信号ＨｃＸが遅相している場
合について示したが、この回路はクロック信号Ｈｃｘが
進相している場合にも同様に有効なものである。すなわ
ち第３図、第４図はシミュレーションによって求められ
た波形図であって、図から明らかなように、遅相してい
る場合（第３図）にも、進相している場合（第４図）に
もレーンジグの防止が行われるようになっている。

こうして上述の回路によれば、第２のインバータの電源
路に設けられたスイッチ手段が第３のインバータの動作
期間にオフされることによって、次段への信号の流出が
阻止され、レーシングが防止されて動作速度を向上させ
ることができると共に、外部の回路構成等も大幅に削減
することができるものである。

従ってこの装置を液晶デイスプレィ装置に適用した場合
には、表示の高解像度化を容易に実現することができる
。

なお上述の装置において、クロック信号Ｈｃ。

）Ｉｃｘの位相関係は通常決定されている場合が多い。

そこで例えばクロック信号ＨＣＸが必ず遅相している場
合には、第５図に示すようにスイッチング素子ＭＮＩＩ
・・・・を除いてスイッチング素子ＭＰ、、・・・・の
みを設けるだけでもレーシングの発生を防止することが
できる。

また上述の回路においては、クロック信号Ｈｃ。

ＭＣ１１が同電位となる期間以外でもスイッチング素子
ＭＰ、、、ＭＮ、、・・・・が共にオフとなり、出力信
号φ、・・・・が高インピーダンスとなる場合が生じる
。そこで第６図はスイッチング素子ＭＰ、。

ＭＮ、、・・・・を２重に設けて、同電位期間以外では
常にいずれかが導通するようにして、出力信号が高イン
ピーダンスとならないようにして出力信号の安定化を図
ったものである。なお第７図にこの回路のシミュレーシ
ョンによる波形図を示す。

しかしながらこの回路では依然として同電位期間で出力
信号が高インピーダンスになっている。

そこでさらに第８図においては、スイッチング素子ＭＰ
＋３．　ＭＮＩ３・・・・を設けて、この期間の高イン
ピーダンス化も防止したものである。また第９図にこの
回路のシミュレーションによる波形図を示す。

ところで」二連のシミュレーションの波形図において、
出力パルス波形の後続にいずれも不要な波形乱が生じて
いる。この波形を検討すると、これは次段からの逆流に
よって生しるものと考えられる。そこでこの波形乱を除
くためには、第１０図に示すように各段間に２段のイン
バータ１１３＋　　１１４・・・・を設けることによっ
て逆流を阻止することができるものである。

〔発明の効果〕

この発明によれば、第２のインバータの電源路に設けら
れたスイッチ手段が第３のインバータの動作期間にオフ
されることによって、次段への信号の流出が阻止され、
レーシングが防止されて動作速度を向上させることがで
きると共に、外部の回路構成等も大幅に削減することが
できるようになった。

【図面の簡単な説明】

第１図は本発明による走査回路の一例の構成図、第２図
はタイミングチャート図、第３図、第４図はシミュレー
ションによる波形図、第５図、第６図は他の例の構成図
、第７図はシミュレーションによる波形図、第８図は他
の例の構成図、第９図はシミュレーションによる波形図
、第１０図は他の例の構成図、第１１図は従来の回路の
構成図、第１２図、第１３図はタイミングチャート図、
第１４図はシミュレーションによる波形図である。 ＩＰ、ＩＮはインパークを構成する素子、Ｐ。 Ｎ、ＭＰ、ＭＮはスイッチング素子である。 シミュし−ション浪形圓 第４図 第５図 第９図

Claims (1)

1. 【特許請求の範囲】 入力信号を第１のクロック信号に同期して駆動される第
   １のインバータと通常構成の第２のインバータの直列回
   路を介して次段に供給すると共に、この次段に供給され
   る信号を上記第１のインバータの駆動と反転で駆動され
   る第３のインバータを介して上記第１のインバータの出
   力に帰還して１クロック期間のラッチを行うようにした
   走査回路において、 上記第２のインバータの電源路に直列にスイッチ手段を
   設け、 このスイッチ手段を用いて少くとも上記第３のインバー
   タの動作期間に上記第２のインバータが不動作となるよ
   うにしたことを特徴とする走査回路。