KR0169400B1 - 래치로 구성한 데이터 저장 회로 - Google Patents

Abstract

이 발명은 래치로 구성된 데이터 저장 회로에 관한 것으로, 제1클럭 신호에 따라 다수의 데이터를 수신하여 제1클럭 신호에 따라 이들의 데이터를 각각 래치한 뒤 출력하는 제1레지스터 수단과 제2클럭 신호에 따라 제1레지스터 수단의 출력 신호들을 받아 이들 각각을 래치한 뒤 출력하는 제2레지스터 수단으로 이루어진 데이터를 전송하는 블록에서 연속적으로 세트, 리세트 하는 기능을 수행하면서 플립플롭으로 구성된 데이터 저장 회로보다 티알 수가 1/2인 래치 회로를 사용하여 집적 회로(IC) 구현 시 칩의 크기를 줄일 수 있도록 구성한 데이터 저장 회로에 관한 것이다.

Description

래치로 구성한 데이터 저장 회로

제1도는 래치로 구성한 데이터 저장 회로이다.

제2도는 래치의 구성이다.

제3도는 종래의 플립플롭으로 구성한 데이터 저장 회로이다.

제4도는 플립플롭의 구성도이다.

본 발명은 데이터 저장 회로에 관한 것으로서, 더욱 상세하게 말하자면 액정디스플레이 구동회로에 사용되는 데이터 저장 회로에 관한 것이다.

제3도는 플립플롭으로 구성된 종래의 데이터 저장 회로,

제4도는 플립플롭의 구성도이다.

제3도의 종래의 데이터 저장 회로는 제1클럭 신호에 따라 다수의 데이터를 수신하여 제1클럭 신호에 따라 이들의 데이터를 각각 저장한 뒤 출력하는 다수의 플립플롭(31-3N)로 구성된 제1레지스터 수단, 제2클럭 신호에 따라 제1레지스터 수단의 출력 신호들을 받아 이들을 각각 저장한 뒤 출력하는 다수의 플립플롭(41-4N)으로 구성된 제2레지스터 수단으로 구성된다.

제4도의 상기한 플립플롭은 입력신호를 수신하여 클럭 신호의 레벨에 따라 신호를 출력하거나 오프시키는 제1통로수단(10), 상기의 제1통로수단(10)의 출력 신호를 수신하여 이를 반전시켜 출력하는 제1인버터 수단(20), 상기의 클럭에 따라 상기한 제1인버터 수단(20)의 출력신호를 수신하여 클럭에 따라 상기의 제1인버터 수단(20)의 입력으로 귀환시키거나 하이임피던스 상태를 갖는 트라이스테이트인버터(30), 상기의 제1인버터 수단(20)의 출력신호를 수신하는 제2통로수단(21)과, 상기한 제2통로수단(21)의 출력 신호를 입력받아 플립 플롭의 출력 신호로 출력하는 제2인버터(22)과, 상기한 제2인버터(22)의 출력을 입력받아 클럭에 따라 상기한 제2인버터(22)로 귀환시키거나 하이임피던스 상태인 제2트라이스테이트인버터(23)로 이루어진다.

상기의 구성에 의한 종래의 데이터 저장 회로의 동작은 다음과 같다.

1부터 N까지의 데이터는 제 1클럭에 따라 제1레지스터 수단에서 제2레지스터수단으로 N개의 라인을 따라 출력된다. 이 출력된 데이터 값들을 다시 제2클럭에 따라 제2레지스터 수단에서 출력하게 된다. 각 플립플롭 소자들은 클럭의 음의에지(1에서 0으로 전이)에서 상태가 변화되고, 데이터의 값이 변화가 있다고 하더라도, 출력은 일단은 그 상태를 유지하고 있다가 클럭이 한 번 튈 때 클럭의 음의 에지에서 출력 상태가 변하므로 데이터 값을 지연하게 된다. 따라서 이렇게 지연된 데이터를 클럭에 따라 일시에, 그리고 연속적으로 세트 리세트 하는 것이 가능한 데이터 저장 회로이다.

종래의 데이터 저장 회로는 데이터를 전송하는 경우 많은 수의 플립플롭이 필요하므로 집적 회로 구현시 레이 아웃 면적이 커진다. 이는 특히 박막트랜지스터를 구동하기 위한 액정 디스플레이 구동회로의 경우에는 많은 수의 플립플롭을 칩에 내장하게 되므로, 칩사이즈에 미치는 영향은 매우 크다.

본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 데이터를 전송하는 블록에서 연속적으로 세트, 리세트 하는 기능을 수행하면서 플립플롭으로 구성된 데이터 저장 회로보다 트랜지스터의 수가 반인 래치 회로를 사용하여 집적회로 구현에 있어서 칩사이즈를 플립플롭을 사용한 데이터 저장 회로의 크기보다 1/2이 감소할 수 있는 데이터 저장 회로를 제공하고자 하는데 있다.

상기 목적을 달성하기 위한 수단으로서 본 발명의 데이터 저장 회로는,

제1클럭 신호에 따라 다수의 데이터를 수신하여 제1클럭 신호에 따라 이들의 데이터를 각각 래치한 뒤 출력하는 제1레지스터 수단(100)과 제2클럭 신호에 따라 제1레지스터 수단의 출력 신호들을 받아 이들 각각을 래치한 뒤 출력하는 제2레지스터 수단(200)으로 구성된 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 데이터 저장 회로를 상세히 설명하고자 한다.

제1도는 본 발명의 데이터 저장 회로로, 상기한 제1레지스터 수단(100)과 제2레지스터 수단(200)은 각각 데이터의 수에 따른 다수의 래치로 구성된다.

제1클럭 신호에 따라 다수의 데이터를 수신하여 제1클럭 신호에 따라 이들의 데이터를 각각 래치한 뒤 출력하는 제1레지스터 수단(100)과 제2클럭 신호에 따라 제1레지스터 수단의 출력 신호들을 받아 이들 각각을 래치한 뒤출력하는 제2레지스터 수단(200)으로 구성된다. 상기의 제1, 제2레지스터 수단(100, 200)들은 제2도의 래치들로 입력신호를 수신하여 클럭 신호의 레벨에 따라 제1신호를 출력하거나 오프시키는 통로 수단(101), 상기의 제1신호를 수신하여 이를 반전시켜 제2신호를 출력하는 인버터 수단(102)과 상기의 클럭에 따라 상기 제2신호를 수신하여 이와 반전된 신호를 출력하거나 하이임피던스 상태를 갖는 상기의 인버터 수단의 입력으로 귀환되는 트라이스테이트 인버터 수단(103)으로 구성된다.

상기한 트라이스테이트 인버터 수단(103)은 상기의 제2신호를 수신하여 클럭이 로우일 때 제2신호를 반전하여 출력하고, 클럭이 하이일 때 하이임피던스 상태를 갖는 것을 특징으로 한다.

상기의 구성에 따른 본 발명의 데이터 저장 회로의 동작을 상세히 설명하고자 한다.

제1도의 데이터 저장 회로는 제1레지스터 수단으로 데이터의 수인 N개의 래치(11∼1N)를 사용하였고, 제1레지스터 수단과 제2레지스터 수단은 데이터의 수인 N개의 데이터 라인으로 연결되어 있으며, 제2레지스터 수단은 제1레지스터 출력단과 같은 수이며, 입력 데이터의 수인 N개의 래치(21∼2N)를 사용하였다.

제2도는 상기의 각 래치회로로, 클럭 신호 CK에 따라 입력 데이터를 전송하는 전송 게이트(101), 전송 게이트의 출력을 반전시키는 인버터(102), 클럭 신호CK에 따라 인버터(102)의 출력을 수신하여 이를 반전시키는 트라이스테이트 인버터(103)로 구성되어 있다.

상기 구성에 의한 이 발명의 실시예에 따른 래치로 구성한 데이터 저장 회로의 작용은 다음과 같다.

클럭신호CK가 하이일 때, 전송게이트(101)는 데이터를 인버터(102)로 전송한다. 인버터(102)는 전송게이트(101)로부터 수신한 값을 반전하여 출력하며, 트라이스테이트 인버터(103)는 오프된다. 클럭신호CK가 로우일 때, 전송게이트(101)는 오프되므로 트라이스테이트 인버터(103)는 온되어 전 상태의 값을 출력한다. 다시 클럭신호 ck가 하이이면, 트라이스테이트 인버터(103)는 하이임피던스 상태가 되고, 전송게이트가 도통하므로 입력되는 데이터 값을 수신하여, 데이터 값이 변화되면 출력값이 따라서 변화된다. 이런 동작을 하는 래치로 구성된 데이터 저장 회로는 클럭 신호에 따라 N개의 래치회로에서 나온 N개의 데이터를 동시에 세트·리세트 시킨다.

그러므로, 상기와 같이 동작하는 이 발명의 효과는 데이터를 전송하는 블록에서 연속적으로 세트, 리세트 하는 기능을 수행하면서, 플립플롭으로 구성된 데이터 저장 회로보다 트랜지스터의 수가 1/2인 래치 회로를 사용하여 집적회로 구현에 있어서 칩사이즈가 플립플롭을 사용한 데이터 저장 회로의 크기보다 1/2이 감소할 수 있다. 데이터가 적을 경우엔 그 크기의 1/2차이는 미미하지만 방대한 데이터 라인을 가지게 되는 경우엔 커다란 차이를 가지게 된다.

Claims (3)

1. 데이터를 연속적으로 세트·리세트 하는 액정 구동 회로의 데이터 저장 회로에 있어서, 제1클럭 신호에 따라 다수의 데이터를 수신하여 제1클럭 신호에 따라 이들의 데이터를 각각 래치한 뒤 출력하는 제1레지스터 수단; 및 제2클럭 신호에 따라 제1레지스터 수단의 출력 신호들을 받아 이들 각각을 래치한 뒤 출력하는 제2레지스터 수단으로 이루어진 것을 특징으로 하며, 상기 제1레지스터 수단과 제2레지스터 수단은 각각 데이터의 수에 따른 다수의 래치로 구성되는 것을 특징으로 하는 데이터 저장회로.
2. 제1항에 있어서, 상기한 래치는 입력 데이터를 수신하여 클럭 신호에 따라 입력데이터를 출력하거나 오프시키는 통로 수단; 상기의 통로 수단의 출력을 수신하여 이를 반전시켜 출력하는 인버터 수단; 상기의 클럭신호에 따라 인버터 수단의 출력을 수신하여 이와 반전된 신호를 출력, 하이임피던스 상태를 갖으며, 상기의 인버터 수단의 입력으로 귀환되는 트라이스테이트 인버터 수단으로 구성된 것을 특징으로 하는 데이터 저장 회로.
3. 제2항에 있어서, 상기한 트라이스테이트 인버터 수단은 클럭 신호가 로우일 때 상기의 인버터 수단의 출력을 반전하여 출력하고, 클럭 신호가 하이일 때 하이임피던스 상태를 갖는 것을 특징으로 하는 데이터 저장 회로.