JP2006163424A - 高速データ・サンプリング・システム - Google Patents

Abstract

【課題】相対的に低速の回路を利用して相対的に高レートでアナログまたはディジタル・データ信号をサンプリングするシステムを提供する。
【解決手段】システム４０はデータ信号を受信する複数のサンプル・アンド・ホールド回路４２〜５０を含んでいる。これらサンプル・アンド・ホールド回路は同一周波数であるが、相互に対して等位相でずれている、それぞれのクロック信号Φ_１ …Φ_ｎ によってクロックがとられている。サンプル・アンド・ホールド回路の各々は一連のシフト・レジスタ６２〜７０に接続されている。これらのシフト・レジスタは、それぞれのサンプル・アンド・ホールド回路によってとられたサンプルＳ_１ …Ｓ_ｎ を順次に格納するように動作する。シフト・レジスタの出力８２〜９０を、マトリックス・ディスプレイの列ドライバに印加する。
【選択図】図３

Description

本発明はアナログまたはディジタル・データをサンプリングするシステムに関し、さらに具体的には、アナログまたはディジタル・データを高速レートでサンプリングし、これらのサンプルを格納しておき、そのあとで、マトリックス・ ディスプレイや他のデバイスで使用するためにそのサンプルを同時に出力するシステムに関する。

アナログまたはディジタル・データをサンプリングすることは、さまざまな分野でしばしば必要である。一般的には、データを含んでいるアナログまたはディジタル信号は周期的レートでサンプリングされ、その信号の振幅に対応するサンプルが時間的に等間隔に離れた時点で得られている。そのあと、これらのサンプルは例えば、将来の使用に備えてサンプルを格納しておくことによって処理されている。ある場合には、これらのサンプルは格納された後順番に処理され、他の場合には、格納された後同時に処理されている。

アナログまたはディジタル・データを含んでいる信号がサンプリングされ、そのあと同時に処理される従来のサンプリング・システムの一例としては、電界放出ディスプレイなどのマトリックス・ディスプレイ用の駆動回路で使用されているものがある。マトリックス・ディスプレイは、ディスプレイ・スクリーン上で相互に直交する行(row) と列(column)の配列に構成されているのが代表的である。一般的に、各行は順番に選択され、選択された行の各列は、その選択された行および対応する列の交点に置かれている対応するピクセルの輝度(intensity) を制御するように変調されている。従って、例えば、ビデオ信号の５００個の等間隔サンプルをとり、それらのサンプルをＮｘ５００マトリックス・ディスプレイの５００個のそれぞれの列を変調するために使用することができる。ビデオ信号の最初のサンプルは選択された行の左端ピクセルの輝度を制御するために使用されるのに対し、ビデオ信号の最後のサンプルは選択された行の右端ピクセルの輝度を制御するために使用されている。

ビデオ信号のサンプルを得るために使用できるサンプリング・システム１０の１つのタイプは図１に示されている。図１に示すシステム１０は、入力ライン１３、出力ライン１４およびクロック入力ライン１６をもつサンプル・アンド・ホールド回路(sample and hold circuit) １２を含んでいる。アナログまたはディジタル・データ信号は入力ライン１３に入力される。サンプル・アンド・ホールド回路１２は、クロック入力ライン１６に印加されるクロック信号Φの各立上りごとに、データ信号のサンプルをライン１４上に出力する。ライン１４上のサンプルは一連のシフト・レジスタ２０〜２８に入力される。シフト・レジスタ２０〜２８の各々は、サンプル・アンド・ホールド回路１２をライン１６を通して駆動するのと同じクロック信号φで同時に駆動されるクロック入力ライン３０をもっている。シフト・レジスタの各々は入力ライン３２と出力ライン３４をもっている。サンプリング回路１０は以下で説明するように、サンプル・アンド・ホールド回路１２の入力ライン１３に印加されたデータ信号のそれぞれのサンプルＳ_１ ，Ｓ_２ ，Ｓ_３ …Ｓ_Ｎ−１ およびＳ_Ｎ を出力ライン３４上に同時に出力する。

図１に示すサンプリング回路の動作の理解を容易にするために、図２を参照して説明する。図２の上部はアナログ・データ信号を示し、図２の下部はクロック信号Φを示している。図２に示すように、クロック信号は周波数が１００ＭＨｚであり、これは１０ナノ秒のクロック周期に対応している。上述したように、サンプル・アンド・ホールド回路１２はクロック信号Φの各立上りでデータ信号のサンプルをとる。従って、サンプル・アンド・ホールド回路１２は時刻ｔ_１ ，ｔ_２ ，ｔ_３ …ｔ_Ｎ−１ およびｔ_Ｎ にデータ入力信号をサンプリングする。時刻ｔ_１ にとられたサンプルＳ_１ は最初に第１シフト・レジスタ２０にシフトされる。時刻ｔ_２ に、第１サンプルＳ_１ は第２シフト・レジスタ２２にシフトされ、その間に第２サンプルＳ_２ は第１シフト・レジスタ２０にシフトされる。サンプリング回路１０は、時刻ｔ_１ にとられた第１サンプルＳ_１ が最後のシフト・レジスタ２８にシフトされるまで上記のように動作を続ける。その時刻に、サンプルＳ_１ はシフト・レジスタ２８から出力され、第２サンプルＳ_２ はＮ−１シフト・レジスタ２６から出力され、第３サンプルＳ_３ はＮ−２シフト・レジスタ２４から出力され、最後から二番目のサンプルは第２シフト・レジスタ２２から出力され、最後のサンプルＳ_Ｎ は第１シフト・レジスタ２０から出力される。サンプルＳ_１ 〜Ｓ_Ｎ はマトリックス・ディスプレイの列を駆動するために使用できるので、ディスプレイの選択された行の左側ピクセルは時刻ｔ_１ のデータ信号の振幅に対応する輝度をもつことになる。同様に、ディスプレイの選択された行の右側ピクセルは、時刻ｔ_Ｎ のデータ信号の振幅に対応する輝度をもつことになる。選択された行の終端ピクセル間のピクセルの輝度は、選択された行に置かれているその位置に対応する時点のデータ信号の振幅に対応する輝度をもつことになる。サンプリング回路１０は、当然のことであるが、マトリックス・ディスプレイを駆動する以外の、他の種々の目的に使用することが可能である。

図１および図２に示す従来のアプローチは、一般的には、現在までは問題なくうまくいっていた。しかし、図２の上部に示すデータ信号などの、データ信号は高解像度のマトリックス・ディスプレイ上に表示されることが頻繁になっている。これらの高解像度ディスプレイが高解像度になっているのは、マトリックス配列内の列の数が多いためである。上述したように、データ信号のサンプルはマトリックス・ディスプレイの各列ごとに得なければならない。従って、高解像度マトリックス・ディスプレイは、データは対応するより高いレートでサンプリングする必要がある。例えば、「リフレッシュ・レート(refresh rate)」、つまり、ディスプレイ内のピクセルのすべてが変調されるときのレートは６０Ｈｚであるのが普通である。従来のＶＧＡディスプレイは４８０行および６４０列になっている。従って、４８０行は毎秒６０回処理しなければならないので、各行を処理するために必要な時間は３４．７マイクロ秒（つまり、６０＊４８０の逆数）である。この３４．７マイクロ秒の間に、データ信号の６４０サンプルをとらなければならないので、サンプル・レートは約５４ナノ秒になる。図１および図２に示すアプローチは、一般的には、そのレートでサンプルをとる能力をもっている。しかし、高解像度ＸＧＡディスプレイは７６８行および１０２４列になっている。６０Ｈｚのリフレッシュ・レートでは、各行は２１．７マイクロ秒の時間で処理しなければならない。その２１．７マイクロ秒の期間に、１０２４サンプルをとらなければならないので、サンプル・レートは２１．２ナノ秒になる。現時点では、図１および図２に示すアプローチを使用して、このより高いレートでサンプリングすることは経済的に実現可能ではない。さらに、マトリックス・ディスプレイの解像度は増大を続けているので、将来にはもっと高速のサンプル・レートが要求される可能性がある。したがって、データ信号をサンプリングしてマトリックス・ディスプレイを駆動する従来のアプローチは、最新の高解像度マトリックス・ディスプレイでは不適切である。

本発明の目的は、アナログまたはディジタル・データ信号を、相対的に低周波数で動作するコンポーネントを使用して相対的に高周波数でサンプリングするシステムおよび方法を提供することにある。

本発明を適用したシステムは相互に異なる位相をもつ複数のクロック信号をそれぞれの出力において生成するクロック回路を含んでいる。これらの位相の差は一様である必要はないが、クロック信号は相互に一様間隔の位相をもっていることが好ましい。その場合には、クロック信号はそれぞれの位相が３６０／Ｘ度となる。ただし、Ｘ＝１，２，…Ｎであり、Ｎはクロック回路によって生成されるクロック信号の数である。また、サンプリング・システムは複数のサンプル回路も含んでおり、その各々はデータ信号を受信するデータ入力端と、クロック信号をそれぞれ１つ受信するクロック入力端とをもっている。サンプル回路の各々はそれぞれのクロック信号に応答してデータ信号をサンプリングし、そのサンプルを出力端に印加する。また、サンプリング・システムは複数のセットのシフト・レジスタ群も含んでおり、その各々はデータ入力端、データ出力端、およびクロック入力端をもっている。各セット内のシフト・レジスタは直列に接続され、各セット内の最初のシフト・レジスタはその入力端がそれぞれのサンプル回路の出力端に接続されている。各セット内のすべてのシフト・レジスタのクロック入力端は相互に結合されると共に、クロック信号の１つに結合されているので、シフト・レジスタは同時に動作するようになっている。データ信号がアナログ信号である場合には、サンプル回路とシフト・レジスタはアナログ・デバイスである。データ信号がディジタル信号である場合には、ディジタル・サンプリング回路とシフト・レジスタを使用することが可能である。クロック信号の周波数がｆ_０ であれば、データ信号は相対的に高周波数のＮｆ_０ でサンプリングされる。従って、あるサンプリング周波数が与えられているとき、システム・コンポーネントの動作周波数はＮ、つまり、サンプル・アンド・ホールド回路の数を大きくすることで所望に応じて減少することができる。本発明のサンプリング・システムおよび方法は種々の目的に使用できるが、複数の行入力と複数の列入力をもつ従来のマトリックス・ディスプレイの場合に列変調信号を生成するために使用できるという利点がある。

本発明のサンプリング・システムの動作原理の理解を容易にするために、図３および図４を参照して説明する。図３に示すように、サンプリング・システム４０は複数のサンプル・アンド・ホールド回路４２−５０を含み、これらはＳ／Ｈ_１ ，Ｓ／Ｈ_２ ，…Ｓ／Ｈ_Ｎ とラベルづけされている。サンプル・アンド・ホールド回路４２〜５０の各々は相互に同一であり、図１のサンプル・アンド・ホールド回路で使用されているものと同一タイプである。サンプル・アンド・ホールド回路４２〜５０のすべては、図４の上部に示すデータ信号をそれぞれのデータ入力ライン５２上に受信する。サンプル・アンド・ホールド回路４２〜５０は、相互に対して等しく位相ずれしているクロック信号Φ_１ ，Φ_２ …Φ_Ｎ をそれぞれのクロック入力ライン５４上に受信する。従って、クロック信号Φ_２ の位相はクロック信号Φ_１ の位相から３６０°／Ｎずれている。クロック信号の各々は図４に示されている。サンプル・アンド・ホールド回路４２〜５０の出力は出力ライン５６を通してそれぞれのレジスタ６２−７０の入力端に印加され、これらのレジスタも、対応するクロック信号Φ_１ 〜Φ_Ｎ をそれぞれのクロック入力ライン７２から受信している。レジスタ６２〜７０の各々はサンプルＳ_１ 〜Ｓ_Ｎ をそれぞれの出力ライン８２〜９０上に出力する。

図４に示されるように、サンプル・アンド・ホールド回路４２−５０の各々はそれぞれのクロック信号Φ_１ 〜Φ_Ｎ の立上りでデータ信号をサンプリングする。クロック信号はサンプルをそれぞれのレジスタ６２−７０の出力にもラッチする。従って、時刻τ_１ において、最初のクロックΦ_１ の立ち上がりエッジは、サンプル・アンド・ホールド回路４２にデータ信号のサンプルＳ_１ をとらせ、レジスタ６２にもそのサンプルを出力ライン８２上に出力させる。同様に、時刻τ_２ において、第２クロックΦ _２の立ち上がりエッジは、サンプル・アンド・ホールド回路４４にデータ信号の第２のサンプルＳ_２ をとらせる。この第２クロック信号Φ_２ はまた、そのサンプルＳ_２ を出力ライン８４に与えるようにレジスタ６４をトリガする。この動作はクロック信号Φ_Ｎ が、サンプル・アンド・ホールド回路Ｓ／Ｈ_Ｎ ５０に時刻τ_Ｎ においてサンプルをとらせるまで上述したように続けられる。また、このクロックΦ_Ｎ はそのサンプルＳ_Ｎ を出力ライン９０上に出力するようにレジスタ７０をトリガする。この時点で、サンプルＳ_１ ，Ｓ_２ …Ｓ_Ｎ はすべてがそれぞれの出力ライン８２〜９０上に現れている。

図３に示されるシステムの動作で重要なことは、レジスタ６２〜７０のすべてが１０ナノ秒のサンプリング・レート（つまり、１００ＭＨｚ）より実質的に低い周波数で動作する場合であっても、データ信号は１０ナノ秒のインターバルでサンプリングされるということである。Ｎ個のサンプル・アンド・ホールド回路をもつサンプリング・システムでは、データはｆ_０ ／Ｎの周波数で連続的にサンプリングすることができる。ただし、ｆ_０ はサンプリング周波数（上例では１００ＭＨｚ）である。従って、例えば、５個のサンプル・アンド・ホールド回路をもつサンプリング・システムは、システムのコンポーネントが２０ＭＨｚの周波数のみで動作する場合であっても１００ＭＨｚのレートでデータ信号をサンプリングすることができる。

相対的に低周波数で動作する回路を使用して相対的に高周波数でサンプリングできることの重要性は、マトリックス・ディスプレイの列を駆動するために使用される本発明のサンプリング・システム１０８の一実施の形態の概要ブロック図を見ればより明らかである。図５に関して、サンプリング・システムはＮ個のサンプル・アンド・ホールド回路を含み、これらは図３のサンプル・アンド・ホールド回路４２〜５０と同一であるので、同一番号が付けられている。サンプル・アンド・ホールド回路４２〜５０の各々はそれぞれのクロック信号Φ_１ ，Φ_２ …Φ_Ｎ によってトリガされる。クロック信号Φ_１ 〜Φ_Ｎ は、従来のクロック回路１０２によって生成されたマスタ・クロック信号から従来の分相(phase splitter) １００によって生成される。この分野の精通者には周知であるように、この分相器１００は従来のカウンタとデコーダを含む種々の回路を使用して実現することが可能である。サンプリング・システム１０８がシングル集積回路上に実装される場合には、クロック回路１０２および／または分相器は、好ましくは、集積回路から離れた位置に置かれているが、必ずしもそうする必要はない。クロック信号Φ_１ ，Φ_２ …Φ_Ｎ は好ましくは、クロック回路１０２からのマスタ・クロック信号の周波数とクロック信号の数Ｎとの比に等しい周波数をもっている。クロック信号Φ_１ ，Φ_２ …Φ_Ｎ の位相は、好ましくは、相互に対して等間隔に離れている。

各サンプル・アンド・ホールド回路４２〜５０の出力に現れたサンプルは、Ｍ個の直列接続のシフト・レジスタ１１２〜１２０に入力される。各シリーズ１１２，１１４，１１６または１２０内のシフト・レジスタの各々は同一クロック信号、つまり、分相器１００からのそれぞれのクロック信号によってクロックがとられている。従って、例えば、シフト・レジスタ１１２ａ〜ｍはすべてΦ_１ クロック信号によってクロックがとられる。同様に、最後のセットのシフト・レジスタ１２０ａ〜ｍはすべてΦ_Ｎ クロックによってクロックがとられる。

以下で詳しく説明するように、すべてのシフト・レジスタ１１２ａ〜１２０ｍの出力は、従来の列ドライバ(column driver) 回路１３０のそれぞれの入力端に印加される。この列ドライバ回路１３０は適当な列ドライバ信号を生成し、これらの信号は電界放出ディスプレイなどの、マトリックス・ディスプレイ１３２のそれぞれの列入力端に印加される。この分野では周知のように、マトリックス・ディスプレイ１３２は、従来の行ドライバ(row driver)回路１３４からの行入力信号も受信する。

図５に示すサンプリング・システム１０８の動作の理解を容易にするために、図６を参照して説明する。データ信号は図６にアナログ・データ信号として示されているが、当然に理解されるように、信号は２入力レベルのどちらかをもつディジタル・データ信号にすることも可能である。図５に示されるサンプリング・システムの動作を図６を参照して説明するが、そこでは、図５の一般化されたブロック図中の数“Ｎ”は４である（つまり、４サンプル・アンド・ホールド回路４２〜５０が存在する）。時刻τ_１ に、最初のクロック信号Φ_１ は第１サンプルＳ_１ をとるようにサンプル・アンド・ホールド回路４２をトリガする。この第１クロック信号Φ_１ はそのサンプルを第１シフト・レジスタ１１２ａの出力にもシフトする。時刻τ_２ において、第２クロック信号Φ_２ は、第２サンプル・アンド・ホールド回路４４にデータ信号をサンプリングさせて、そのサンプルＳ_２ を第２セット内の最初のレジスタ１１４ａの出力にシフトさせる。この動作は、最後のクロック信号Φ_Ｎ が、第４（Ｎ＝４）サンプル・アンド・ホールド回路５０に時刻τ_４ にデータ信号をサンプリングさせ、そのサンプルＳ_４ をそのセット内の最初のシフト・レジスタ１２０ａの出力にシフトさせるまで上記のように続けられる。時刻τ_５ に、クロックΦ_１ は、第２サンプル・アンド・ホールド回路１１２ｂに最初のサンプルＳ_１ を最初のシフト・レジスタ１１２ａの出力から第２シフト・レジスタ１１２ｂの出力へシフトさせる。時刻τ_５ にクロック信号Φ_１ は、サンプル・アンド・ホールド回路４２はもう一度データ信号をサンプリングさせてサンプルＳ_５ を得させ、そのサンプルＳ_５ をシフト・レジスタ１１２ａの出力にシフトさせる（実際には、データは異なる時間にシフト・レジスタ１１２〜１２０の中へシフト・イン(shift into)されおよび中からシフト・アウト(shift out) されるが、説明の理解を容易にするために、ここではシフト・レジスタ１１２〜１２０は新しいデータのシフト・インと古いデータのシフト・アウトを同時に行うことができるものとして説明されている）。追加のサンプルは、第４サンプル・アンド・ホールド回路５０が時刻τ_７ にもう一度データ信号をサンプリングするまで、時刻τ_５ に第２サンプル・アンド・ホールド回路４４によって、時刻τ_６ に第３サンプル・アンド・ホールド回路４８によってとられる。そのあと、第１サンプル・アンド・ホールド回路４２は時刻τ_８ に第３サンプルＳ_９ をとる。同時に、Φ_１ クロック信号は第１サンプルＳ_１ をシフト・レジスタ１１２ｂから下流のシフト・レジスタにシフト・インし、サンプルＳ_５ を第２シフト・レジスタ１１２ｂにシフト・インし、サンプルＳ_９ をシフト・レジスタ１１２ａにシフト・インする。この動作は、第１サンプルＳ_１ がＭシフト・レジスタ１１２ｍにシフトされ、第４サンプルＳ_４ がシフト・レジスタ１２０ｍにシフトされるまで同じように続けられる。その時点で、最後から４番目のサンプルＳ_{４（Ｍ−１）−１}はシフト・レジスタ１１２ａにシフトされており、最後から２番目のサンプルＳ_{４（Ｍ−１）−２}は第２シフト・レジスタ１１４ａにシフトされており（以下同様）、最後のサンプルＳ_４Ｍはシフト・レジスタ１２０ａにシフトされている。この時点で、これらのサンプルＳ_１ 〜Ｓ_４Ｍのすべては列ドライバ回路１３０によって処理され、そこから適当な信号がマトリックス・ディスプレイ１３２の列信号に印加される。そのあと、ディスプレイ１３２は列と、行ドライバ回路１３４によって選択された行とのオーバラップに対応するロケーション で、それぞれのサンプルの振幅に対応する輝度でピクセルをイルミネートする。なお、ここで注意すべきことは第１サンプルＳ_１ は列ドライバ回路１３０の左端列入力端に印加されるのに対し、最後の信号Ｓ_ＮＭは列ドライバ回路１３０の右端列入力端に印加されることである。これらのサンプルがこの順序で列ドライバ回路１３０に印加されるのは、約束により、ビデオ信号を受信するマトリックス・ディスプレイは、ビデオ信号の最初の部分をディスプレイ・スクリーンの左側に、ビデオ信号の最後の部分をディスプレイ・スクリーンの右側に表示する、ことなっているからである。しかし、サンプルを表示する順序は所望により逆にできることはもちろんである。

図６に示すように、クロック信号Φ_１ 〜Φ_４ は、上述したようにデータ信号がサンプリングされるときの周波数の１／４の周波数になっている。従って、データ信号が相対的に高レート、つまり、１００ＭＨｚでサンプリングされる場合であっても、シフト・レジスタ１１２〜１２０は相対的に低周波数、つまり、２５ＭＨｚで動作することができる。クロック信号の数およびサンプル・アンド・ホールドとシフト・レジスタのセットを増加させると、シフト・レジスタ１１２〜１２０の動作周波数はサンプリング周波数を減少させることなくさらに減少させることができる。例えば、クロック信号を８個利用し、サンプル・アンド・ ホールド回路４２−５０とシフト・レジスタ１１２〜１２０のセットを８個利用すると、データ信号はシフト・レジスタが１２．５ＭＨｚで動作している場合でも、１００ＭＨｚでサンプリングすることができる。

図５に示す一般化されたサンプリング・システム１０８の特定の実施の形態の１つは図７に示されている。図７に示されるサンプリング・システムは、アナログ信号またはディジタル信号のどちらでもサンプリングするように実現することが可能であるが、図７に示される実施の形態はディジタル信号をサンプリングするために使用されている。図５に示されるシステム１０８と同様に、図７に示されるシステム１４０は分相器(phase splitter)１００を使用してマスタ・クロック１０２から一連のクロック信号を生成している。これらのクロック信号は０°、４５°、９０°および１３５°の位相になっており、１３５°と３６０°との間の残りの角は４５°刻みで、以下に説明するように分相器１００からのクロック信号を反転することにより生成される。クロック信号は一般的に１５０ で示されているそれぞれのサンプリング回路とシフト・レジスタに、一般的に１５２で示されているインバータのセットから印加される。具体的に説明すると、分相器１００からの０°クロック信号は、ペアのインバータ１８０、１８２からサンプリング・アンド・シフト・レジスタ(sampling and shift register) 回路１５０ｈに印加されるので、回路１５０ｈのクロック入力端は０°の位相になる。分相器１００からの０°クロック信号は、インバータ１８４からサンプル・アンド・シフト・レジスタ回路１５０ｆにも印加されるので、回路１５０ｆは１８０°位相のクロック信号を受信することになる。同じように、分相器１００からの４５°クロック信号は、ペアのインバータ１８６、１８８からサンプリング・アンド・シフト・レジスタ回路１５０ｄに印加されるので、サンプリング・アンド・シフト・レジスタ回路１５０ｄのクロック入力端は４５°クロック信号を受信することになる。４５°クロック信号はシングル・インバータ１９０からサンプリング・アンド・シフト回路１５０ｂにも印加されるので、サンプリング・アンド・シフト・レジスタ回路１５０ｂのクロック入力端は２２５°位相のクロック信号を受信することになる。同じように、分相器１００からの９０°クロック信号は、ペアのインバータ１９２、１９４からサンプリング・シフト・アンド・レジスタ回路１５０ｅに、シングル・インバータ１９６からサンプリング・アンド・シフト・レジスタ回路１５０ｇに印加される。従って、サンプリング・アンド・シフト・レジスタ回路１５０ｅは、９０°位相のクロック信号を受信し、サンプリング・アンド・シフト・レジスタ回路１５０ｇは２７０°位相の信号を受信する。最後に、分相器１００からの１３５°クロック信号は、ペアのインバータ２００，２０２からサンプリング・アンド・シフト・レジスタ回路１５０ａに、シングル・インバータ２０４からサンプリング・アンド・シフト・レジスタ１５０ｃに印加される。従って、サンプリング・アンド・シフト・レジスタ回路１５０ａは１３５°位相のクロック信号を受信し、サンプリング・アンド・シフト・レジスタ回路１５０ｃは３１５°位相のクロック信号を受信する。以上を要約すると、サンプリング・アンド・シフト・レジスタ回路１５０ａ−ｈのクロック入力端は、相互に離れた４５°位相の８個の別々のクロック信号を受信することになる。サンプリング・アンド・シフト・レジスタ回路１５０の出力は、一般的に参照符号２０８で示されている直列接続シフト・レジスタのそれぞれのセットを駆動する。

サンプリング・アンド・シフト・レジスタ回路１５０ａ−ｈは、図８に詳細に示されている。回路１５０は、サンプリング回路２１０とシフト・レジスタ回路２０８を含んでいる。サンプリング回路はＰＭＯＳトランジスタ２１６とＮＭＯＳトランジスタ２１８を含み、トランジスタ２１６，２１８のソースが共にデータ信号入力端に接続され、トランジスタ２１６，２１８のドレインが共に共通出力端に接続されるように相互に並列に接続されている。ＰＭＯＳトランジスタ２１６のゲートは第１イネーブル入力端“ｅｎｐ”に接続され、ＮＭＯＳトランジスタ２１８のゲートは第２イネーブル入力端“ｅｎｎ”に接続されている。ＰＭＯＳトランジスタ２１６は論理“０”信号によって導通状態にスイッチングされ、ＮＭＯＳトランジスタは論理“１”信号によって導通状態にスイッチングされる。トランジスタ２１６、２１８が非導通状態にスイッチングされると、その時のデータ信号の振幅がキャパシタ２２０にストアされる。このキャパシタ２２０上のサンプルはシフト・レジスタ２０８のデータ入力端に印加される。

シフト・レジスタ２０８は図９に詳細に示される。データ信号は第１ＮＡＮＤゲート２３０には直接に印加され、第２ＮＡＮＤゲート２３４にはインバータ２３２経由で印加される。クロック信号はインバータ２３６経由でＮＡＮＤゲート２３０，２３４の両方の入力端に印加される。従って、ＮＡＮＤゲート２３０，２４０はクロック信号の立下り（つまり、高から低へ移るとき）でイネーブルされる。データ入力がその時論理“１”にあれば、ＮＡＮＤゲート２３４の入力端に印加された論理“０”はＮＡＮＤゲート２４０，２４２で構成されたフリップフロップをセットするので、ＮＡＮＤゲート２４２は論理“１”を出力する。これと同時に、ＮＡＮＤゲート２４０は論理“０”を出力するので、ＮＡＮＤゲート２４２の出力が論理“１”にホールドされる。データ入力がクロック信号の立ち下がりエッジで低にあれば、ＮＡＮＤゲート２４０，２４２で構成されたフリップフロップはリセットされるので、ＮＡＮＤゲート２４０は論理「高」を出力し、ＮＡＮＤゲート２４２は論理「０」を出力する。従って、データ・サンプルはクロック信号の立ち下がりエッジでクロックがとられて、シフト・レジスタ２０８に入れられる。

クロック信号は、その出力端がペアのＮＡＮＤゲート２７０，２７２に接続されているペアのＮＡＮＤゲート２６０，２６２にも直接に印加される。ＮＡＮＤゲート２６０，２６２はＮＡＮＤゲート２３０，２３４と同じように働き、ＮＡＮＤゲート２７０，２７２はＮＡＮＤゲート２４０，２４２と同じようにフリップフロップとして働く。従って、ＮＡＮＤゲート２６０，２６２は立ち上がりエッジ（つまり、クロック信号の「低から高への遷移」）でイネーブルされるので、ＮＡＮＤゲート２４０，２４２からの出力を反転したものがＮＡＮＤゲート２７０，２７２に印加される。クロック信号の直前の立ち下がりエッジでデータ信号が論理「１」になっていれば、ＮＡＮＤゲート２４２の出力端の論理「０」は、ＮＡＮＤゲート２６２の出力をクロック信号の立ち上がりエッジで高にさせる。逆に、ＮＡＮＤゲート２４０の出力端の論理「１」は、ＮＡＮＤゲート２６０に論理「０」を出力させるので、ＮＡＮＤゲート２７０，２７２で構成されたフリップフロップがリセットされる。ＮＡＮＤゲート２７０は論理「１」を出力し、これはペアのインバータ２７８，２８０によって２回反転された後、論理「１」になる。データ信号がクロック信号の立ち下がりエッジで論理「０」になっていれば、クロック信号の次の立ち上がりエッジで論理「０」がインバータ２８０を通してシフト・アウトされる。以上を要約すると、データはクロック信号の立ち下がりエッジでレジスタにシフト・インされ、同じデータはクロック信号の後続立ち上がりエッジでレジスタからシフト・アウトされる。

図７乃至図９に示すサンプリング回路１４０の動作は、０°クロック信号を受信するレジスタ１５０ｈの場合について図１０を参照して最も良く説明される。回路１５０ｈのｅｎｎイネーブル入力端は、９０°クロック信号を受信し、ｅｎｐイネーブル入力端は、反転したクロック信号、つまり、２７０°クロック信号を受信する。従って、時刻τ_１ に、データ信号のサンプルがとられ、キャパシタ２２０にストアされる。そのあと、０°クロック信号の立下りでτ_２ に、キャパシタ２２０にストアされたサンプルが回路１５８ｈ内のシフト・レジスタ２０８にラッチ・インされる。時刻τ_３ に０°クロック信号の次の立上りエッジにおいて、データは回路１５０ｈ内のシフト・レジスタ２０８の出力にラッチされる。時刻τ_４ に、データ信号の別のサンプルがとられる。時刻τ_５ に、時刻τ_４ でとられた第２サンプルが回路１５０ｈのシフト・レジスタ２０８にラッチ・インされ、その間に時刻τ_１ でとられた第１サンプルが第２シフト・レジスタ２０８にラッチ・インされる。各セットのシフト・レジスタ２０８の動作は、データが直列内の最後のシフト・レジスタにシフト・インされるまで、上述したように続けられる。

図７に示す回路のすべての動作は図１１のタイミング図に示されている。クロック信号が示されているほかに、図１１のタイミング図は、サンプリング・アンド・シフト・レジスタ回路１５０に印加されるディジタル・データ信号を、回路１５０内の第１シフト・レジスタ２０８から出力されるデータと共に示す。シフト・レジスタ２０８から出力される信号がクロック信号の立ち上がりエッジから遅延しているのは、シフト・レジスタ２０８を通過する時の伝播信号遅延によるものである。

以上の説明から理解されるように、本発明のサンプリング・システムは、相対的に低速だけでなく相対的に低周波数で動作するサンプリング回路も使用して、非常に高速レートでアナログまたはディジタル・データをサンプリングする能力を備えている。理解を容易にする目的で本発明の具体的実施の形態を上述してきたが、これらの実施の形態は本発明の精神と範囲を逸脱しない限り種々態様に変更することが可能であることはもちろんである。例えば、データ信号はサンプル・アンド・ホールド回路によってサンプリングされるものとして示されているが、複数のメモリ・デバイスのように、相互に対して位相差をもつそれぞれのクロックでイネーブルされる他のデバイスを使用できることはもちろんである。そのような場合には、シフト・レジスタを使用して非常に多数のサンプルを格納する代わりに、異なる位相のクロック信号でクロックされるそれぞれのカウンタを使用して、サンプルの各々を順次アドレスに格納するようにメモリをアドレッシングすることができる。従って、本発明は請求の範囲以外によって限定されるものではない。

データ信号のサンプルを得て、ストアしておくための従来のシステムを示すブロック図である。 図１のシステムの動作を説明するための波形およびタイミング図である。 本発明のサンプリング・システムの動作原理を説明するためのブロック図である。 図３のシステムの動作を説明するための波形およびタイミング図である。 本発明のサンプリング・システムの一実施の形態を一般化して示すブロック図である。 ４＊Ｍマトリックス・ディスプレイをもつ、図５のシステムの動作を示す波形およびタイミング図である。 図５に示した本発明のシステムの一実施の形態を示す論理図である。 図７の論理図に示したサンプル・アンド・ホールド回路とシフト・レジスタの概略論理図である。 図８の論理図に示したシフト・レジスタの詳細論理図である。 図７ないし図９の実施の形態で使用されているコンポーネントの一部の動作を示すタイミング図である。 コンポーネント実施の形態で使用されているコンポーネントのほぼすべての動作を示すタイミング図である。

Claims (8)

1. 相対的に低周波数を有するクロックを使用して相対的に高周波数でデータ信号をサンプリングするシステムにおいて、
   前記相対的に低周波数を有する複数のクロック信号を生成するオシレータであって、前記クロック信号は相互に対して異なるそれぞれの位相を有する、オシレータと、
   前記データ信号を受信するサンプリング・デバイスであって、該サンプリング・デバイスは前記クロック信号の各々に応答して前記データ信号のそれぞれのサンプルを前記相対的に低周波数で得て、その結果、複数のサンプルが前記クロック信号のすべてから前記相対的に高周波数で得られるようにする、サンプリング・デバイスと、
   縦続接続された複数のシフト・レジスタを１セットとして、該１セットのシフト・レジスタを複数セットだけ備えたシフト・レジスタであって、該複数のシフト・レジスタを有する各セットは、それぞれの前記クロック信号に応答して得られる１組のサンプルを受信するために前記サンプリング・デバイスに接続されており、各１セットのシフト・レジスタに含まれている各シフト・レジスタを同一の前記クロック信号によりクロックすることにより、それぞれのセットにおける前記サンプルをシフトさせて各セットのシフト・レジスタを通過させ、これにより、それぞれの前記クロック信号に対応して時間順に並べられた１組のサンプルを得る、複数セットのシフト・レジスタと、
   を備えたことを特徴とするシステム。
2. 請求項１に記載のシステムにおいて、前記オシレータはそれぞれの位相が相互に等間隔である各位相を有するＮ個のクロック信号を生成し、その結果、該クロック信号が３６０／Ｘ度、ただし、Ｘ＝１，２，…Ｎであるそれぞれの位相を有するようにし、前記サンプリング・デバイスはＮ＊ｆ_０ 、ただし、ｆ_０ は前記相対的に低周波数の周波数である周波数で前記データ信号をサンプリングする、ことを特徴とするシステム。
3. 請求項２に記載のシステムにおいて、前記シフト・レジスタの各セットは、前記１組のサンプルにおける各サンプルに対してＭ個のサンプルを保存しておき、前記データ信号のＮ＊Ｍサンプルを（Ｍ／ｆ_０ ）秒ごとに得る、ことを特徴とするシステム。
4. 請求項３に記載のシステムにおいて、前記シフト・レジスタの各セットはＭ個のシフト・レジスタを含むことを特徴とするシステム。
5. 請求項１に記載のシステムにおいて、前記サンプリング・デバイスはサンプル・アンド・ホールド回路であることを特徴とするシステム。
6. 相対的に低周波数を有するクロックを使用して、相対的に高周波数でデータ信号をサンプリングする方法であって、該方法は、
   前記相対的に低周波数を有する複数のクロック信号を生成するステップであって、前記クロック信号は相互に対して異なるそれぞれの位相を有するものと、
   前記クロック信号の各々に応答して前記データ信号をサンプリングして、それぞれのサンプルを前記相対的に低周波数で該クロック信号の各々から得て、その結果、複数のサンプルが前記クロック信号のすべてから前記相対的に高周波数で得られるようにするステップと、
   前記データ信号のサンプルをシフトすることにより、縦続接続されたシフト・レジスタを有する複数セットのシフト・レジスタ内を通過させ、縦続接続されたシフト・レジスタを有するそれぞれのセットはそれぞれのクロック信号に応答して動作し、それぞれのクロック信号に応答して得られた前記データ信号のサンプルを対応するセット内に保存し、各セット内のサンプルを該サンプルが得られたときの順序で保存しておき、その結果、時間順に並んだ１組のサンプルを前記クロック信号の各々に対応して得るステップと、
   を備えたことを特徴とする方法。
7. 請求項１に記載の方法において、相互に対して等間隔であるそれぞれの位相を有するＮ個のクロック信号が生成され、その結果、該クロック信号が３６０／Ｘ度、ただし、Ｘ＝１，２，…Ｎであるそれぞれの位相を有するようにし、前記データ信号はＮ＊ｆ_０ 、ただし、ｆ_０ は前記相対的に低周波数の周波数である周波数でサンプリングされる、ことを特徴とする方法。
8. 請求項７に記載の方法において、前記１組のサンプル毎にＭサンプルを保存し、前記データ信号のＮ＊Ｍサンプルが（Ｍ／ｆ_０ ）秒ごとに得られるようにしたことを特徴とする方法。
   

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