JP2957799B2 - 表示装置の表示駆動用サンプルホールド回路 - Google Patents
表示装置の表示駆動用サンプルホールド回路Info
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Description
サンプルホールド回路に関し、より詳細には、液晶パネ
ル用ソースドライバ等に用いられるサンプルホールド回
路に関する。
いられるサンプルホールド回路の一例を駆動される液晶
パネルとともに図5に示す。図中、51,52がサンプ
ルホールド回路であり、液晶パネル53に画像信号を供
給するために用いられている。各サンプルホールド回路
51,52はそれぞれ、2つの双方向シフトレジスタ5
11,512および521,522と、サンプルホール
ド部513および523と、出力部514および524
を備えている。
21,522の入力はシリアルで、出力はパラレルであ
る。各シフトレジスタはサンプリングパルスSP1,S
P2,SP1’,SP2’を取り込み、それを各シフト
クロックφ1,φ2,φ1’,φ2’に同期して指定さ
れた方向にシフトし、その結果を各段より出力する。
れぞれ複数のサンプルホールド素子によって構成されて
おり、各サンプルホールド部の複数のサンプルホールド
素子はサンプルホールドすべき信号としてアナログ信号
VAが入力される第1群と、サンプルホールドすべき信
号としてアナログ信号VBが入力される第2群とに分割
される。そして、サンプルホールド部513の第1群に
属する各素子には、シフトレジスタ511の各段からの
出力パルスがそれぞれ入力されており、サンプルホール
ド部513の第2群に属する各素子にはシフトレジスタ
512の各段からの出力パルスがそれぞれ入力されてい
る。また、サンプルホールド部523の第1群に属する
各素子には、シフトレジスタ521の各段からの出力パ
ルスがそれぞれ入力されており、サンプルホールド部5
23の第2群に属する各素子にはシフトレジスタ522
の各段からの出力パルスがそれぞれ入力されている。そ
して、各サンプルホールド素子はシフトレジスタからパ
ルスが入力されたとき、アナログ信号VA,VBを取り
込んで保持する。図においては、第1群に属する素子と
第2群に属する素子は交互に配列されており、2つのシ
フトレジスタの同一の段からの出力が入力される各群の
サンプルホールド素子が隣接して一対を構成している。
らなる複数の出力回路によって構成されており、各サン
プルホールド部の各サンプルホールド素子が保持する信
号VA,VBは出力部514,524の各出力回路を通
じて液晶パネル53に供給される。なお、出力部514
の各出力回路には、シフトレジスタ511とシフトレジ
スタ512の同一段からの出力パルスが入力されている
2つのサンプルホールド素子の出力信号VA及びVBが
入力されており、同様に出力部524の各出力回路に
は、シフトレジスタ521とシフトレジスタ522の同
一段からの出力パルスが入力されている一対の2つのサ
ンプルホールド素子の出力信号VA及びVBが入力され
ている。各出力回路はそれら2つの信号の内の一方を、
制御信号CNTに従って選択し、出力する。
531を並べて構成した複数の絵素ラインによって構成
されている。そして、上から数えて奇数番目のラインに
はアナログ信号VAが与えられ、偶数番目のラインには
アナログ信号VBが与えられる。アナログ信号VA,V
Bの切り替えは上述のように制御信号CNTによって行
われる。アナログ信号VA,VBによってどのラインを
駆動するかは、ゲートドライバ54による制御によって
決められる。また、各ラインの左から数えて奇数番目の
絵素はサンプルホールド回路51からのアナログ信号V
A,VBによって駆動され、一方、各ラインの左から数
えて偶数番目の絵素はサンプルホールド回路52からの
アナログ信号VA,VBによって駆動されるように構成
されている。そして、偶数番目のラインはその上の奇数
番目のラインに対して図のように水平方向に左に1/2
絵素分だけずらせて配置されている。
供給されるシフトクロックφ1,φ2,φ1’,φ2’
のタイミングチャートを示す。いまシフトレジスタがい
ずれもライトシフトモードで動作しており、例えば、ク
ロックφ1の立ち上がりであるタイミングT2で、シフ
トレジスタ511がサンプリングパルスSP1を取り込
んだとすると、そのタイミングでシフトレジスタ511
の左端の出力端子からサンプリングパルスが出力され
る。その結果、サンプルホールド部513の第1群に属
する左端のサンプルホールド素子がアナログ信号VAを
取り込んで保持する。その信号は、出力部514を通じ
て最初のラインの左端の絵素に供給される。タイミング
T2より1/2クロック周期分後のタイミングT4で
は、クロックφ1’が立ち上がり、サンプリングパルス
SP1’がシフトレジスタ521に取り込まれ、そのタ
イミングでシフトレジスタ521の第1群に属する左端
の出力端子からサンプリングパルスが出力される。その
結果、サンプルホールド部523の左端のサンプルホー
ルド素子がアナログ信号VAを取り込んで保持する。そ
の信号は、出力部524を通じて最初のラインの2番目
の絵素に供給される。
立ち上がると、サンプリングパルスSP2がシフトレジ
スタ512に取り込まれ、そのタイミングでシフトレジ
スタ512の左端の出力端子からサンプリングパルスが
出力される。その結果、サンプルホールド部513の第
2群に属する左から2番目のサンプルホールド素子がア
ナログ信号VBを取り込んで保持する。その信号は、出
力部514を通じて2番目のラインの左端の絵素に供給
される。そして、タイミングT3でクロックφ2’が立
ち上がると、サンプリングパルスSP2’がシフトレジ
スタ522に取り込まれ、そのタイミングでシフトレジ
スタ522の左端の出力端子からサンプリングパルスが
出力される。その結果、サンプルホールド部523の第
2群に属する左から2番目のサンプルホールド素子がア
ナログ信号VBを取り込んで保持する。その信号は、出
力部524を通じて2番目のラインの左から2番目の絵
素に供給される。以下同様に、各シフトクロックの立ち
上がりのタイミングごとに、サンプリングパルスがシフ
トレジスタ内でシフトされ、アナログ信号VA,VBが
順次サンプルホールドされ、各絵素に供給される。
を用いた表示装置では、表示画像の左右を反転させるこ
とが必要となる場合がある。そのような反転表示は、ア
ナログ信号VA、VBのサンプルホールドを、上記サン
プルホールド部の左端のサンプルホールド素子からでは
なく、右端のサンプルホールド素子から行わせることに
より実現できる。そして、そのためにはシフトレジスタ
におけるサンプリングパルスのシフト方向を反対方向に
切り替えると共に図4に示すようにシフトクロックφ
1、φ1'およびシフトクロックφ2、φ2'の位相関係
を反対にすればよい。
の位相の変更を、外部回路を設けて行っていたため、装
置が全体として極めて複雑になっていた。
し、外部回路を用いることなくシフトクロックの位相変
更を容易に行えるようにした表示装置の表示駆動用サン
プルホールド回路を提供することにある。
れば、行毎に画素が1/2だけずれて配置された表示パ
ネルを有し、行毎にサンプルタイミングを変えてアナロ
グ映像信号をサンプリングする表示装置の表示駆動用サ
ンプルホールド回路において、入力されたサンプリング
パルスを第1のシフトクロックに同期してシフトして出
力するシリアルイン・パラレルアウトの第1のシフトレ
ジスタと、入力されたサンプリングパルスを前記第1の
シフトクロックに対して所定の位相角だけ異なる第2の
シフトクロックに同期してシフトして出力するシリアル
イン・パラレルアウトの第2のシフトレジスタと、前記
第1のシフトレジスタからの出力に同期してアナログ信
号をサンプリングする複数のサンプルホールド素子から
なる第1のサンプルホールド素子群と、前記第2のシフ
トレジスタからの出力に同期してアナログ信号をサンプ
リングする複数のサンプルホールド素子からなる第2の
サンプルホールド素子群と、左右反転制御信号に応じ
て、前記第1のシフトクロックと前記第2のシフトクロ
ックとの位相関係を、前記第1のシフトクロックが先行
する第1の位相関係と、前記第2のシフトクロックが先
行する第2の位相関係とに切り替え制御する位相切替回
路とを具備してなる表示装置の表示駆動用サンプルホー
ルド回路によって達成される。
に同期してサンプリングパルスをシフトし、パラレルア
ウトとして複数の出力端子から出力する。各群に属する
複数のサンプルホールド素子は各シフトレジスタの複数
の出力端子からの出力に同期して、アナログ信号をサン
プリングする。この際、各シフトレジスタに入力される
シフトクロックは、位相切替回路により、左右反転制御
信号に応じて、第1のシフトクロックが先行する第1の
位相関係と、第2のシフトクロックが先行する第2の位
相関係とを切替え、これにより、シフトレジスタがパル
スを出力する順序を容易に切り替えることができるよう
になり、第1、第2のサンプルホールド素子群間で各サ
ンプルホールド素子がアナログ信号をサンプリングする
順序を変更することが可能となる。
説明する。図1に本発明による表示装置の表示駆動用サ
ンプルホールド回路の一例を示す。図中、101、10
2が本発明による表示装置の表示駆動用サンプルホール
ド回路であり、これらの回路が図5のサンプルホールド
回路と異なるのは、位相切り替え回路111、121を
それぞれ設け、位相切り替え回路111、121を通じ
て各シフトレジスタにシフトクロックおよびサンプリン
グパルスを供給するようにした点である。位相切り替え
回路111、121にはそれぞれシフトクロックφA、
φB、反転制御信号INV、ならびにサンプリングパル
スSPOが入力され、さらに、位相切り替え回路111
には上下切り替え信号U/Lが、位相切り替え回路12
1には位相切り替え信号U/L’が入力されている。そ
して、位相切り替え回路111はシフトクロックφ1、
φ2をそれぞれシフトレジスタ511、512に出力
し、サンプリングパルスSPをシフトレジスタ511、
512に出力する。また、位相切り替え回路121はシ
フトクロックφ1’、φ2’をそれぞれシフトレジスタ
521、522に出力し、サンプリングパルスSP’を
シフトレジスタ521、522に出力する。
回路図を示す。切り替え回路111,121の構成は全
く同じであるため、以下切り替え回路111について説
明する。ゲート回路6〜8は第1のセレクタを構成して
おり、シフトクロックφAまたは反転回路2により反転
したシフトクロックφAのいずれかを選択し、反転させ
てシフトクロックφ1として出力する。ゲート回路9〜
11は第2のセレクタを構成しており、シフトクロック
φBまたは反転回路5により反転したシフトクロックφ
Bのいずれかを選択し、反転させて出力する。ゲート回
路12〜14は第3のセレクタを構成しており、シフト
クロックφBまたは反転回路5により反転したシフトク
ロックφBのいずれかを選択し、反転させてシフトクロ
ックφ2として出力する。
NVと上下切り替え信号U/Lとが入力されており、そ
の出力は上記第1および第2のセレクタに選択信号とし
て入力されている。また、論理和回路1の出力を反転回
路3により反転させた信号も、第1および第2のセレク
タにもう1つの選択信号として入力されている。そし
て、論理和回路1の出力信号がハイレベルのとき、第1
のセレクタはシフトクロックφAを選択し、第2のセレ
クタは反転させたシフトクロックφBを選択する。
切り替え信号U/Lを反転回路4によって反転させた信
号は共に第3のセレクタに選択信号として入力されてい
る。そして、上下切り替え信号U/Lがハイレベルのと
き、第3のセレクタは反転させたシフトクロックφBを
選択する。
パルスSP0を第2のセレクタの出力信号に同期化し、
サンプリングパルスSPを出力する。
ルホールド回路101に設けられている切り替え回路1
11にはハイレベルの上下切り替え信号U/Lを与え、
一方、下側のサンプルホールド回路102に設けられて
いる切り替え回路121にはローレベルの上下切り替え
信号U/L’を与える。そして、液晶パネル53におけ
る表示を左右反転させない場合には、ハイレベルの反転
制御信号INVを入力する。また、シフトクロックφ
A,φBは図6に示したシフトクロックφ1,φ2をそ
れぞれ反転させたものであるとする。
和回路1は、ローレベルの信号を出力するので、第1の
セレクタは反転されたシフトクロックφAを選択し、反
転させてシフトクロックφ1として出力し、一方、第3
のセレクタも反転されたシフトクロックφBを選択し、
反転させてシフトクロックφ2として出力する。このと
き、シフトクロックφ1,φ2の位相関係は図6に示す
ようなものとなる。また、第2のセレクタはシフトクロ
ックφBを選択するので、フリップフロップ15が出力
するサンプリングパルスSPは反転させたシフトクロッ
クφBに同期したものとなる。
路1は、ハイレベルの信号を出力するので、第1のセレ
クタはシフトクロックφAを選択し、反転させてシフト
クロックφ1’として出力し、一方、第3のセレクタは
シフトクロックφBを選択し、反転させてシフトクロッ
クφ2’として出力する。このとき、シフトクロックφ
1’,φ2’の位相関係は図6に示すようなものとな
る。また、第2のセレクタは反転されたシフトクロック
φBを選択するので、フリップフロップ15が出力する
サンプリングパルスSPはシフトクロックφBに同期し
たものとなる。
ベルのときは、従来どうりの位相関係のシフトクロック
φ1,φ2,φ1’,φ2’が各シフトレジスタ51
1,512,521,522に供給され、従って、液晶
パネルにおける表示は非反転となる。
すると、切り替え回路111では、論理和回路1は、ハ
イレベルの信号を出力するので、第1のセレクタはシフ
トクロックφAを選択し、反転させてシフトクロックφ
1として出力し、一方、第3のセレクタは反転されたシ
フトクロックφBを選択し、反転させてシフトクロック
φ2として出力する。このとき、シフトクロックφ1,
φ2の位相関係は図3に示すようなものとなり、図4に
示した反転表示に必要な位相関係に一致する。また、第
2のセレクタは反転シフトクロックφBを選択するの
で、フリップフロップ15が出力するサンプリングパル
スSPはシフトクロックφBに同期したものとなる。
路1は、ローレベルの信号を出力するので、第1のセレ
クタは反転されたシフトクロックφAを選択し、反転さ
せてシフトクロックφ1’として出力し、一方、第3の
セレクタはシフトクロックφBを選択し、反転させてシ
フトクロックφ2’として出力する。このとき、シフト
クロックφ1’,φ2’の位相関係は図3に示すような
ものとなり、図4に示した反転表示に必要な位相関係に
一致する。また、第2のセレクタはシフトクロックφB
を選択するので、フリップフロップ15が出力するサン
プリングパルスSPは反転させたシフトクロックφBに
同期したものとなる。
回路では、反転制御信号INVの論理レベルを反転させ
るだけで、シフトクロックの位相が切り替えられ、液晶
パネル53における左右反転表示が可能となる。
装置の表示駆動用サンプルホールド回路では、各シフト
レジスタは、サンプリングパルスを取り込み、それをシ
フトクロックに同期してシフトし、パラレルアウトとし
て複数の出力端子から順番に出力する。そして、各サン
プルホールド素子群は対応するシフトレジスタからそれ
ぞれのサンプリングパルスを受け取り、サンプルホール
ド素子群の各サンプルホールド素子はそれぞれ対応する
サンプリングパルスに同期してアナログ信号をサンプリ
ングする。従って、各サンプルホールド素子がアナログ
信号をサンプリングするタイミングはシフトレジスタに
与えられるシフトクロックの位相によって決り、位相切
替回路は、第1のシフトクロックと第2のシフトクロッ
クとの位相関係を、左右反転制御信号に応じて、第1の
シフトクロックが先行する第1の位相関係と、第2のシ
フトクロックが先行する第2の位相関係とを切り替え制
御する。
サンプルホールド回路では、位相切替回路により、第1
のシフトクロックと第2のシフトクロックとの位相関係
を、左右反転制御信号に応じて、第1のシフトクロック
が先行する第1の位相関係と、第2のシフトクロックが
先行する第2の位相関係とを切り替え制御することによ
って、シフトレジスタがパルスを出力する順序を切り替
え、サンプルホールド素子群間での各サンプルホールド
素子のサンプリングの順序を容易に切り替えることがで
きる。その結果、本発明の表示装置の表示駆動用サンプ
ルホールド回路を液晶パネルに用いた場合には、簡単な
回路構成で、画面の左右反転を容易に行うことができ
る。
ールド回路の一例を示すブロック図である。
り替え回路を示す回路図である。
ためのタイミングチャートである。
トクロックの位相関係を示すタイミングチャートであ
る。
ック図である。
ためのタイミングチャートである。
Claims (1)
- 【請求項1】 行毎に画素が1/2だけずれて配置され
た表示パネルを有し、行毎にサンプルタイミングを変え
てアナログ映像信号をサンプリングする表示装置の表示
駆動用サンプルホールド回路において、 入力されたサンプリングパルスを第1のシフトクロック
に同期してシフトして出力するシリアルイン・パラレル
アウトの第1のシフトレジスタと、入力されたサンプリ
ングパルスを前記第1のシフトクロックに対して所定の
位相角だけ異なる第2のシフトクロックに同期してシフ
トして出力するシリアルイン・パラレルアウトの第2の
シフトレジスタと、前記第1のシフトレジスタからの出
力に同期してアナログ信号をサンプリングする複数のサ
ンプルホールド素子からなる第1のサンプルホールド素
子群と、前記第2のシフトレジスタからの出力に同期し
てアナログ信号をサンプリングする複数のサンプルホー
ルド素子からなる第2のサンプルホールド素子群と、左
右反転制御信号に応じて、前記第1のシフトクロックと
前記第2のシフトクロックとの位相関係を、前記第1の
シフトクロックが先行する第1の位相関係と、前記第2
のシフトクロックが先行する第2の位相関係とに切り替
え制御する位相切替回路とを具備してなる表示装置の表
示駆動用サンプルホールド回路。
Priority Applications (2)
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Applications Claiming Priority (1)
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JP4076941A JP2957799B2 (ja) | 1992-03-31 | 1992-03-31 | 表示装置の表示駆動用サンプルホールド回路 |
Publications (2)
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Family
ID=13619775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (2)
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