JPH04350894A - 表示素子の駆動用集積回路 - Google Patents
表示素子の駆動用集積回路Info
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- JPH04350894A JPH04350894A JP3126044A JP12604491A JPH04350894A JP H04350894 A JPH04350894 A JP H04350894A JP 3126044 A JP3126044 A JP 3126044A JP 12604491 A JP12604491 A JP 12604491A JP H04350894 A JPH04350894 A JP H04350894A
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- 239000004973 liquid crystal related substance Substances 0.000 description 29
- 238000010586 diagram Methods 0.000 description 10
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
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- Liquid Crystal (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えばアクティブマト
リクス方式の液晶表示素子、ＥＬ（エレトクロルミネセ
ンス）表示素子など、マトリクス型の表示素子の走査電
極を駆動するための駆動用集積回路に関するものである
。
リクス方式の液晶表示素子、ＥＬ（エレトクロルミネセ
ンス）表示素子など、マトリクス型の表示素子の走査電
極を駆動するための駆動用集積回路に関するものである
。
【０００２】
【従来の技術】このような表示素子は、液晶テレビ、各
種表示装置などに広く利用することができる。
種表示装置などに広く利用することができる。
【０００３】図７に従来の液晶表示素子の走査電極の駆
動用集積回路の一例を示す。
動用集積回路の一例を示す。
【０００４】同図において、コントロールゲート２１は
、図８に示すように、一定周期のクロック信号Ｃ０と、
そのクロック信号の１周期の間ハイレベルとなるパルス
信号ａ１を出力する。Ｄフリップフロップ２２は、この
コントロ−ルゲート２１から信号ａ１を、クロック信号
Ｃ０の立上りで取り込んで保持し、制御信号ｂ１として
出力する。シフトレジスタ２４は、クロック信号Ｃ０を
シフトクロックとして、シリアル信号である制御信号ｂ
１を取り込み、パラレル信号として出力する。ナンド回
路２５はシフトレジスタ２４からのパラレル信号の夫々
に、クロック信号Ｃ０を反転回路２３によって反転させ
た信号ｃによりゲートをかける。レベルシフタ２６はナ
ンド回路２５の各出力信号のレベルを必要なレベルに変
換し、出力バッファ２７はそれらを駆動パルスｐとして
出力端子２８を構成する各端子から出力する。従って、
制御信号ｂ１がシフトレジスタ２４に一度取り込まれる
と、それはシフトクロックに同期して順次、シフトレジ
スタ内を移動し、それに応じて出力端子２８の各端子か
ら順番に駆動パルスｐが出力される。
、図８に示すように、一定周期のクロック信号Ｃ０と、
そのクロック信号の１周期の間ハイレベルとなるパルス
信号ａ１を出力する。Ｄフリップフロップ２２は、この
コントロ−ルゲート２１から信号ａ１を、クロック信号
Ｃ０の立上りで取り込んで保持し、制御信号ｂ１として
出力する。シフトレジスタ２４は、クロック信号Ｃ０を
シフトクロックとして、シリアル信号である制御信号ｂ
１を取り込み、パラレル信号として出力する。ナンド回
路２５はシフトレジスタ２４からのパラレル信号の夫々
に、クロック信号Ｃ０を反転回路２３によって反転させ
た信号ｃによりゲートをかける。レベルシフタ２６はナ
ンド回路２５の各出力信号のレベルを必要なレベルに変
換し、出力バッファ２７はそれらを駆動パルスｐとして
出力端子２８を構成する各端子から出力する。従って、
制御信号ｂ１がシフトレジスタ２４に一度取り込まれる
と、それはシフトクロックに同期して順次、シフトレジ
スタ内を移動し、それに応じて出力端子２８の各端子か
ら順番に駆動パルスｐが出力される。
【０００５】図９はこのような駆動用集積回路によって
液晶表示素子がどのように駆動されるかを示すものであ
る。図９（ａ）に示すように、液晶表示素子は複数の走
査電極Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮＥｎを含んで構成さ
れている。ここで図９（ｂ）に示すように、各走査電極
Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮＥｎに図７の駆動用集積回
路の出力端子２８から順番に駆動パルスｐが与えられる
ことによって、各走査電極Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮ
Ｅｎはこの順で順次駆動される。尚、走査電極Ｄ．ＬＩ
ＮＥ１が駆動されて走査電極Ｄ．ＬＩＮＥｎが駆動され
るまでの期間を１動作期間ということにする。即ち、一
動作期間で液晶表示素子の画面全体が走査され、図示し
ない複数配列された信号電極に供給される映像信号に応
じて液晶表示素子に一画面が形成される。かかる画面形
成処理を順次繰り返すことにより、液晶表示素子に動画
を形成することが可能となり、即ち液晶テレビを構成す
ることもできる。
液晶表示素子がどのように駆動されるかを示すものであ
る。図９（ａ）に示すように、液晶表示素子は複数の走
査電極Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮＥｎを含んで構成さ
れている。ここで図９（ｂ）に示すように、各走査電極
Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮＥｎに図７の駆動用集積回
路の出力端子２８から順番に駆動パルスｐが与えられる
ことによって、各走査電極Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮ
Ｅｎはこの順で順次駆動される。尚、走査電極Ｄ．ＬＩ
ＮＥ１が駆動されて走査電極Ｄ．ＬＩＮＥｎが駆動され
るまでの期間を１動作期間ということにする。即ち、一
動作期間で液晶表示素子の画面全体が走査され、図示し
ない複数配列された信号電極に供給される映像信号に応
じて液晶表示素子に一画面が形成される。かかる画面形
成処理を順次繰り返すことにより、液晶表示素子に動画
を形成することが可能となり、即ち液晶テレビを構成す
ることもできる。
【０００６】
【発明が解決しようとする課題】ところで、例えばＴＦ
Ｔ内蔵液晶パネルを高速で駆動する場合には、その際生
じるコントラストの低下を防止するため、表示素子の各
走査電極を一動作期間中に複数回ずつ連続して選択する
必要がある。しかし、上述した従来の駆動用集積回路で
は、１動作期間中に、各出力端子からは１つの駆動パル
スしか出力できない。従って、各走査電極を例えば２回
ずつ連続して選択する場合には、図１０（ａ），（ｂ）
に示すように、出力する駆動パルスのタイミングがずれ
た２つの駆動用集積回路ＬＳＩ１，ＬＳＩ２を設け、そ
れらの出力をパラレルに使用する必要がある。しかし、
液晶表示素子に対して、このような駆動用集積回路を２
つ、あるいはそれ以上実装し、即ちそれらの出力をパラ
レルに使用するように回路配置、電気的接続等すること
は実際上極めて困難である。
Ｔ内蔵液晶パネルを高速で駆動する場合には、その際生
じるコントラストの低下を防止するため、表示素子の各
走査電極を一動作期間中に複数回ずつ連続して選択する
必要がある。しかし、上述した従来の駆動用集積回路で
は、１動作期間中に、各出力端子からは１つの駆動パル
スしか出力できない。従って、各走査電極を例えば２回
ずつ連続して選択する場合には、図１０（ａ），（ｂ）
に示すように、出力する駆動パルスのタイミングがずれ
た２つの駆動用集積回路ＬＳＩ１，ＬＳＩ２を設け、そ
れらの出力をパラレルに使用する必要がある。しかし、
液晶表示素子に対して、このような駆動用集積回路を２
つ、あるいはそれ以上実装し、即ちそれらの出力をパラ
レルに使用するように回路配置、電気的接続等すること
は実際上極めて困難である。
【０００７】本発明は上述の問題点に鑑み成されたもの
であり、マトリクス型の表示素子に対して容易に実装す
ることができ、該表示素子の各走査電極を一動作期間中
に複数回選択して駆動することができる表示素子の駆動
用集積回路を提供することを課題とする。
であり、マトリクス型の表示素子に対して容易に実装す
ることができ、該表示素子の各走査電極を一動作期間中
に複数回選択して駆動することができる表示素子の駆動
用集積回路を提供することを課題とする。
【０００８】
【課題を解決するための手段】本発明の表示素子の駆動
用集積回路は上述の課題を達成すべく、マトリクス型の
表示素子の走査電極を駆動するための駆動用集積回路で
あって、一動作期間で表示素子の画面全体を走査すべく
走査電極に夫々接続される複数の出力端子から駆動パル
スを所定のクロック信号に基づいて順番に出力する駆動
パルス発生手段と、一動作期間中に出力端子の一つにつ
き駆動パルスを複数発生させるように駆動パルス発生手
段に制御信号を与える制御手段とを備えたことを特徴と
する。
用集積回路は上述の課題を達成すべく、マトリクス型の
表示素子の走査電極を駆動するための駆動用集積回路で
あって、一動作期間で表示素子の画面全体を走査すべく
走査電極に夫々接続される複数の出力端子から駆動パル
スを所定のクロック信号に基づいて順番に出力する駆動
パルス発生手段と、一動作期間中に出力端子の一つにつ
き駆動パルスを複数発生させるように駆動パルス発生手
段に制御信号を与える制御手段とを備えたことを特徴と
する。
【０００９】
【作用】本発明の表示素子の駆動用集積回路を用いてマ
トリクス型の表示素子の走査電極を駆動する際には、駆
動パルス発生手段の複数の出力端子が走査電極に夫々接
続される。制御手段は、一動作期間中に出力端子の一つ
につき駆動パルスを複数発生させるように駆動パルス発
生手段に制御信号を与え、これを受けて駆動パルス発生
手段は、複数の出力端子から駆動パルスを所定のクロッ
ク信号に基づいて順番に出力する。このため、本発明の
駆動用集積回路を用いた場合には、１つの駆動用集積回
路により、一動作期間中に一つの走査電極を複数回選択
することができる。また、本発明にかかる出力端子につ
いてはその数、形状等が従来と同様であるので、表示素
子への実装も従来同様に容易に行うことができる。
トリクス型の表示素子の走査電極を駆動する際には、駆
動パルス発生手段の複数の出力端子が走査電極に夫々接
続される。制御手段は、一動作期間中に出力端子の一つ
につき駆動パルスを複数発生させるように駆動パルス発
生手段に制御信号を与え、これを受けて駆動パルス発生
手段は、複数の出力端子から駆動パルスを所定のクロッ
ク信号に基づいて順番に出力する。このため、本発明の
駆動用集積回路を用いた場合には、１つの駆動用集積回
路により、一動作期間中に一つの走査電極を複数回選択
することができる。また、本発明にかかる出力端子につ
いてはその数、形状等が従来と同様であるので、表示素
子への実装も従来同様に容易に行うことができる。
【００１０】次に示す本発明の実施例から、本発明のこ
のような作用がより明らかにされ、更に本発明の他の作
用が明らかにされよう。
のような作用がより明らかにされ、更に本発明の他の作
用が明らかにされよう。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明の一実施例である液晶表示素子
の駆動用集積回路を示す。
説明する。図１に本発明の一実施例である液晶表示素子
の駆動用集積回路を示す。
【００１２】同図において、駆動用集積回路１００ は
、制御手段の一例を構成するコントロールゲート１、Ｄ
フリップフロップ２、Ｄフリップフロップ３、反転回路
４、５、ノア回路６、アンド回路７、８、ノア回路９、
及び反転回路１０、１１を備えている。
、制御手段の一例を構成するコントロールゲート１、Ｄ
フリップフロップ２、Ｄフリップフロップ３、反転回路
４、５、ノア回路６、アンド回路７、８、ノア回路９、
及び反転回路１０、１１を備えている。
【００１３】コントロールゲート１は、図２に示すよう
に、一定周期のクロック信号Ｃ０と、クロック信号Ｃ０
の２周期分の期間、ハイレベルとなる信号ａを出力する
。Ｄフリップフロップ２は、このゲート１から信号ａを
、クロック信号Ｃ０の立上りで取り込んで保持する。 Ｄフリップフロップ３は、さらにフリップフロップ２の
出力信号をクロック信号Ｃ０の立上りで取り込み、それ
を反転させて信号ｂとして出力する。ノア回路６は、フ
リップフロップ２が取り込み、反転させて出力する信号
ｃと、フリップフロップ３からの信号ｂとの論理和をと
り、結果を反転させて信号ｄとして出力する。一方、反
転回路５はフリップフロップ２からの信号ｃを反転させ
て信号ｅとして出力する。
に、一定周期のクロック信号Ｃ０と、クロック信号Ｃ０
の２周期分の期間、ハイレベルとなる信号ａを出力する
。Ｄフリップフロップ２は、このゲート１から信号ａを
、クロック信号Ｃ０の立上りで取り込んで保持する。 Ｄフリップフロップ３は、さらにフリップフロップ２の
出力信号をクロック信号Ｃ０の立上りで取り込み、それ
を反転させて信号ｂとして出力する。ノア回路６は、フ
リップフロップ２が取り込み、反転させて出力する信号
ｃと、フリップフロップ３からの信号ｂとの論理和をと
り、結果を反転させて信号ｄとして出力する。一方、反
転回路５はフリップフロップ２からの信号ｃを反転させ
て信号ｅとして出力する。
【００１４】反転回路４、アンド回路７，８、ノア回路
９、ならびに反転回路１０はセレクタ回路を構成してい
る。即ち、選択信号ＭＯＤＥがハイレベルのときは、信
号ｅが反転回路１０から制御信号ｇとして出力され、一
方、選択信号ＭＯＤＥがローレベルのときは、信号ｄが
反転回路１０から制御信号ｇとして出力される。
９、ならびに反転回路１０はセレクタ回路を構成してい
る。即ち、選択信号ＭＯＤＥがハイレベルのときは、信
号ｅが反転回路１０から制御信号ｇとして出力され、一
方、選択信号ＭＯＤＥがローレベルのときは、信号ｄが
反転回路１０から制御信号ｇとして出力される。
【００１５】駆動用集積回路１００ は更に、制御信号
ｇを受けて駆動パルスｐを発生する駆動パルス発生手段
の一例を構成するシフトレジスタ１２、複数のナンド回
路１３、レベルシフタ１４、出力バッファ１５及び複数
の出力端子１６を備えている。
ｇを受けて駆動パルスｐを発生する駆動パルス発生手段
の一例を構成するシフトレジスタ１２、複数のナンド回
路１３、レベルシフタ１４、出力バッファ１５及び複数
の出力端子１６を備えている。
【００１６】シフトレジスタ１２は、信号ｅ又は信号ｄ
である制御信号ｇを反転回路１０からシリアル信号とし
て受け取り、受け取った信号をクロック信号Ｃ０をシフ
トクロックとして取り込んで保持し、そしてシフトクロ
ックに同期してシフトする。シフトレジスタ１２は取り
込んだシリアル信号をパラレル信号として出力し、ナン
ド回路１３はそのパラレル信号を構成する各信号を夫々
受け取り、それらに対して、信号Ｃ０を反転回路１１に
よって反転させた信号ｆによりゲートをかける。
である制御信号ｇを反転回路１０からシリアル信号とし
て受け取り、受け取った信号をクロック信号Ｃ０をシフ
トクロックとして取り込んで保持し、そしてシフトクロ
ックに同期してシフトする。シフトレジスタ１２は取り
込んだシリアル信号をパラレル信号として出力し、ナン
ド回路１３はそのパラレル信号を構成する各信号を夫々
受け取り、それらに対して、信号Ｃ０を反転回路１１に
よって反転させた信号ｆによりゲートをかける。
【００１７】レベルシフタ１４はナンド回路１３の各出
力信号のレベルを必要なレベルに変換し、出力バッファ
１５はそれらを駆動パルスｐとして複数の出力端子１６
から出力する。
力信号のレベルを必要なレベルに変換し、出力バッファ
１５はそれらを駆動パルスｐとして複数の出力端子１６
から出力する。
【００１８】次に以上のように構成された駆動用集積回
路１００ の動作について説明する。
路１００ の動作について説明する。
【００１９】選択信号ＭＯＤＥをローレベルとした場合
には、従来の駆動用集積回路と同様、出力端子１６の各
端子から１度に１つの駆動パルスが出力される。即ち、
この場合には反転回路４の出力がハイレベルとなるので
、クロック信号Ｃ０の１周期分の期間、ハイレベルとな
る信号ｄがセレクタ回路により制御信号ｇとして選択さ
れ、シリアル信号としてシフトレジスタ１２に入力され
る。シフトレジスタ１２はこの制御信号ｇを取り込み、
シフトクロックが入力されるごとに移動させ、パラレル
信号を各出力端子から順次出力する。そしてシフトレジ
スタ１２が出力するパラレル信号は、ナンド回路１３に
おいてクロック信号Ｃ０を反転させた信号ｆによりゲー
トがかけられるので、信号ｆがハイレベルの期間のみハ
イレベルのパルスとなる。レベルシフタ１４はナンド回
路１３の各出力信号のレベルを必要なレベルに変換し、
出力バッファ１５はそれらを駆動パルスｐ１として出力
端子１６を構成する各端子から出力する。
には、従来の駆動用集積回路と同様、出力端子１６の各
端子から１度に１つの駆動パルスが出力される。即ち、
この場合には反転回路４の出力がハイレベルとなるので
、クロック信号Ｃ０の１周期分の期間、ハイレベルとな
る信号ｄがセレクタ回路により制御信号ｇとして選択さ
れ、シリアル信号としてシフトレジスタ１２に入力され
る。シフトレジスタ１２はこの制御信号ｇを取り込み、
シフトクロックが入力されるごとに移動させ、パラレル
信号を各出力端子から順次出力する。そしてシフトレジ
スタ１２が出力するパラレル信号は、ナンド回路１３に
おいてクロック信号Ｃ０を反転させた信号ｆによりゲー
トがかけられるので、信号ｆがハイレベルの期間のみハ
イレベルのパルスとなる。レベルシフタ１４はナンド回
路１３の各出力信号のレベルを必要なレベルに変換し、
出力バッファ１５はそれらを駆動パルスｐ１として出力
端子１６を構成する各端子から出力する。
【００２０】一方、選択信号ＭＯＤＥをハイレベルとし
た場合には、１度に２つの駆動パルスが続けて出力され
る。即ち、この場合にはハイレベルのＭＯＤＥ信号がア
ンド回路８に供給されるので、クロック信号Ｃ０の２周
期分の期間、ハイレベルとなる信号ｅがセレクタ回路に
より制御信号ｇとして選択され、シフトレジスタ１２に
入力される。シフトレジスタ１２はこの制御信号ｇを取
り込み、クロック信号Ｃ０ごとにシフトさせるが、この
場合には制御信号ｇのパルス幅はクロック信号Ｃ０の２
周期分であるため、１つのパラレル信号の出力端子から
はクロック信号Ｃ０の２周期分の期間、ハイレベルの信
号が出力される。従って、各ナンド回路１３は続けて２
つのパルスを出力し、出力端子１６の各端子からは図２
に示すような駆動パルスｐ２が出力される。
た場合には、１度に２つの駆動パルスが続けて出力され
る。即ち、この場合にはハイレベルのＭＯＤＥ信号がア
ンド回路８に供給されるので、クロック信号Ｃ０の２周
期分の期間、ハイレベルとなる信号ｅがセレクタ回路に
より制御信号ｇとして選択され、シフトレジスタ１２に
入力される。シフトレジスタ１２はこの制御信号ｇを取
り込み、クロック信号Ｃ０ごとにシフトさせるが、この
場合には制御信号ｇのパルス幅はクロック信号Ｃ０の２
周期分であるため、１つのパラレル信号の出力端子から
はクロック信号Ｃ０の２周期分の期間、ハイレベルの信
号が出力される。従って、各ナンド回路１３は続けて２
つのパルスを出力し、出力端子１６の各端子からは図２
に示すような駆動パルスｐ２が出力される。
【００２１】図３に、以上のように動作する駆動用集積
回路１００ を液晶表示素子に接続して構成した液晶表
示装置の概略的な構成を示す。
回路１００ を液晶表示素子に接続して構成した液晶表
示装置の概略的な構成を示す。
【００２２】同図において、液晶表示素子１０１ は、
駆動用集積回路１００ の出力端子に夫々接続された走
査電極Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮＥｎと、映像信号ホ
−ルド用回路１０２ の各出力端子に夫々接続された信
号電極Ｓ．ＬＩＮＥ１〜Ｓ．ＬＩＮＥｍとを有しており
、アクティブマトリクス方式の液晶表示素子として構成
されている。映像信号ホ−ルド用回路１０２ は、映像
信号制御装置１０３ からの映像信号を各信号電極Ｓ．
ＬＩＮＥ１〜Ｓ．ＬＩＮＥｍに対応した映像信号として
保持し、所定のタイミングで、各信号電極Ｓ．ＬＩＮＥ
１〜Ｓ．ＬＩＮＥｍに出力する。他方、映像信号制御装
置１０３ は、選択信号ＭＯＤＥを駆動用集積回路１０
０ に与えて、セレクタ回路において信号ｄ及び信号ｅ
のどちらを制御信号ｇとして選択するかを指示する。
駆動用集積回路１００ の出力端子に夫々接続された走
査電極Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮＥｎと、映像信号ホ
−ルド用回路１０２ の各出力端子に夫々接続された信
号電極Ｓ．ＬＩＮＥ１〜Ｓ．ＬＩＮＥｍとを有しており
、アクティブマトリクス方式の液晶表示素子として構成
されている。映像信号ホ−ルド用回路１０２ は、映像
信号制御装置１０３ からの映像信号を各信号電極Ｓ．
ＬＩＮＥ１〜Ｓ．ＬＩＮＥｍに対応した映像信号として
保持し、所定のタイミングで、各信号電極Ｓ．ＬＩＮＥ
１〜Ｓ．ＬＩＮＥｍに出力する。他方、映像信号制御装
置１０３ は、選択信号ＭＯＤＥを駆動用集積回路１０
０ に与えて、セレクタ回路において信号ｄ及び信号ｅ
のどちらを制御信号ｇとして選択するかを指示する。
【００２３】図４は、このように構成されたな駆動用集
積回路１００ によって液晶表示素子１０１ がどのよ
うに駆動されるかを示すものである。
積回路１００ によって液晶表示素子１０１ がどのよ
うに駆動されるかを示すものである。
【００２４】図４（ａ）に示す液晶表示素子１０１ の
走査電極Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮＥｎには、図４（
ｂ）に示すように、駆動用集積回路の出力端子１６の各
端子から順番に１回に２つのパルスが続けて与えられる
。このため、各走査電極を１度に２回ずづ選択して駆動
することができる。
走査電極Ｄ．ＬＩＮＥ１〜Ｄ．ＬＩＮＥｎには、図４（
ｂ）に示すように、駆動用集積回路の出力端子１６の各
端子から順番に１回に２つのパルスが続けて与えられる
。このため、各走査電極を１度に２回ずづ選択して駆動
することができる。
【００２５】尚、以上の実施例では出力端子１６の各端
子から一回に２つの駆動パルスを出力するようにしたが
、一回に出力する駆動パルスの数を図５に示すように増
やすことは容易であり、その場合には、シフトレジスタ
１２に制御信号ｇとして供給する信号ｅのパルス幅を変
えればよい。また、図６に示すように走査電極ごとに駆
動パルスの間隔を変えることも可能であり、その場合に
は、シフトレジスタ１２に制御信号ｇとして供給する信
号ｅのパルス幅、及びナンド回路１３に供給する信号ｆ
の周期を走査電極ごとに変えればよい。
子から一回に２つの駆動パルスを出力するようにしたが
、一回に出力する駆動パルスの数を図５に示すように増
やすことは容易であり、その場合には、シフトレジスタ
１２に制御信号ｇとして供給する信号ｅのパルス幅を変
えればよい。また、図６に示すように走査電極ごとに駆
動パルスの間隔を変えることも可能であり、その場合に
は、シフトレジスタ１２に制御信号ｇとして供給する信
号ｅのパルス幅、及びナンド回路１３に供給する信号ｆ
の周期を走査電極ごとに変えればよい。
【００２６】
【発明の効果】以上詳細に説明したように本発明の表示
素子の駆動用集積回路によれば、制御手段は、一動作期
間中に出力端子の一つにつき駆動パルスを複数発生させ
るように駆動パルス発生手段に制御信号を与え、これを
受けて駆動パルス発生手段は、複数の出力端子から駆動
パルスを所定のクロック信号に基づいて順番に出力する
ので、１つの駆動用集積回路により、一動作期間中に一
つの走査電極を複数回選択することができ、表示素子へ
の実装も従来同様に容易に行うことができる。この結果
、比較的容易な構成にして、例えばＴＦＴ内蔵液晶パネ
ルを高速で駆動する場合にその際に生じるコントラスト
の低下を効果的に防止することができる駆動用集積回路
を実現できる。
素子の駆動用集積回路によれば、制御手段は、一動作期
間中に出力端子の一つにつき駆動パルスを複数発生させ
るように駆動パルス発生手段に制御信号を与え、これを
受けて駆動パルス発生手段は、複数の出力端子から駆動
パルスを所定のクロック信号に基づいて順番に出力する
ので、１つの駆動用集積回路により、一動作期間中に一
つの走査電極を複数回選択することができ、表示素子へ
の実装も従来同様に容易に行うことができる。この結果
、比較的容易な構成にして、例えばＴＦＴ内蔵液晶パネ
ルを高速で駆動する場合にその際に生じるコントラスト
の低下を効果的に防止することができる駆動用集積回路
を実現できる。
【図１】本発明の一実施例である液晶表示素子の駆動用
集積回路を示す回路図である。
集積回路を示す回路図である。
【図２】図１の駆動用集積回路の各部における信号波形
を示す図である。
を示す図である。
【図３】図１の駆動用集積回路を液晶表示素子に接続し
て構成した液晶表示装置の概略的なブロック図である。
て構成した液晶表示装置の概略的なブロック図である。
【図４】図１の駆動用集積回路によって液晶表示素子の
各走査電極に供給される駆動パルスを示す図である。
各走査電極に供給される駆動パルスを示す図である。
【図５】本発明の他の実施例によって液晶表示素子の各
走査電極に供給される駆動パルスを示す図である。
走査電極に供給される駆動パルスを示す図である。
【図６】本発明の更に他の実施例によって液晶表示素子
の各走査電極に供給される駆動パルスを示す図である。
の各走査電極に供給される駆動パルスを示す図である。
【図７】従来の液晶表示素子の駆動用集積回路の一例を
示す回路図である。
示す回路図である。
【図８】図７の駆動用集積回路の各部における信号波形
を示す図である。
を示す図である。
【図９】図７の駆動用集積回路によって液晶表示素子の
各走査電極に供給される駆動パルスを示す図である。
各走査電極に供給される駆動パルスを示す図である。
【図１０】図７の駆動用集積回路によって液晶表示素子
の各走査電極を夫々連続して２回駆動する場合の駆動パ
ルスを示す図である。
の各走査電極を夫々連続して２回駆動する場合の駆動パ
ルスを示す図である。
１ コントロールゲート
２，３ Ｄフリップフロップ
４，５，１０，１１ 反転回路
６，９ ノア回路
７，８ アンド回路
１２ シフトレジスタ
１３ ナンド回路
１４ レベルシフタ
１５ 出力バッファ
１６ 出力端子
１００ 駆動用集積回路
１０１ 液晶表示素子
１０２ 映像信号ホ−ルド用回路
１０３ 映像信号制御装置
Claims (1)
- 【請求項１】 マトリクス型の表示素子の走査電極を
駆動するための駆動用集積回路であって、一動作期間で
前記表示素子の画面全体を走査すべく前記走査電極に夫
々接続される複数の出力端子から駆動パルスを所定のク
ロック信号に基づいて順番に出力する駆動パルス発生手
段と、前記一動作期間中に前記出力端子の一つにつき前
記駆動パルスを複数発生させるように前記駆動パルス発
生手段に制御信号を与える制御手段とを備えたことを特
徴とする表示素子の駆動用集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126044A JP2760670B2 (ja) | 1991-05-29 | 1991-05-29 | 表示素子の駆動用集積回路 |
| US07/886,393 US5315315A (en) | 1991-05-29 | 1992-05-21 | Integrated circuit for driving display element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126044A JP2760670B2 (ja) | 1991-05-29 | 1991-05-29 | 表示素子の駆動用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04350894A true JPH04350894A (ja) | 1992-12-04 |
| JP2760670B2 JP2760670B2 (ja) | 1998-06-04 |
Family
ID=14925270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126044A Expired - Fee Related JP2760670B2 (ja) | 1991-05-29 | 1991-05-29 | 表示素子の駆動用集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5315315A (ja) |
| JP (1) | JP2760670B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012027476A (ja) * | 2005-09-28 | 2012-02-09 | Toshiba Mobile Display Co Ltd | 液晶表示装置 |
| US9286842B2 (en) | 2005-09-28 | 2016-03-15 | Japan Display Inc. | Liquid crystal display device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5532712A (en) * | 1993-04-13 | 1996-07-02 | Kabushiki Kaisha Komatsu Seisakusho | Drive circuit for use with transmissive scattered liquid crystal display device |
| KR100265767B1 (ko) * | 1998-04-20 | 2000-09-15 | 윤종용 | 저전력 구동회로 및 구동방법 |
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| KR101129426B1 (ko) * | 2005-07-28 | 2012-03-27 | 삼성전자주식회사 | 표시장치용 스캔구동장치, 이를 포함하는 표시장치 및표시장치 구동방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4554539A (en) * | 1982-11-08 | 1985-11-19 | Rockwell International Corporation | Driver circuit for an electroluminescent matrix-addressed display |
| JPS6249399A (ja) * | 1985-08-29 | 1987-03-04 | キヤノン株式会社 | 表示装置 |
| US4836656A (en) * | 1985-12-25 | 1989-06-06 | Canon Kabushiki Kaisha | Driving method for optical modulation device |
| EP0237809B1 (en) * | 1986-02-17 | 1993-10-06 | Canon Kabushiki Kaisha | Driving apparatus |
| JPH0746185B2 (ja) * | 1986-04-07 | 1995-05-17 | キヤノン株式会社 | 強誘電性液晶素子の駆動法 |
| JPH0742346B2 (ja) * | 1987-02-25 | 1995-05-10 | 帝人株式会社 | 熱硬化樹脂の製造方法 |
| JP2612267B2 (ja) * | 1987-03-31 | 1997-05-21 | キヤノン株式会社 | 表示制御装置 |
| US5136408A (en) * | 1988-06-01 | 1992-08-04 | Canon Kabushiki Kaisha | Liquid crystal apparatus and driving method therefor |
| US4983956A (en) * | 1988-10-13 | 1991-01-08 | Unisplay S.A. | Display arrangement |
-
1991
- 1991-05-29 JP JP3126044A patent/JP2760670B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-21 US US07/886,393 patent/US5315315A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9286842B2 (en) | 2005-09-28 | 2016-03-15 | Japan Display Inc. | Liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5315315A (en) | 1994-05-24 |
| JP2760670B2 (ja) | 1998-06-04 |
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