JPH02210323A - マトリクス回路の駆動回路及びその駆動回路を制御するクロック形成器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マトリクス回路の駆動回路及びその駆動回路
を制御するクロック形成器に関するものである。ここで
言うマトリクス回路とは、第１の電極群と、第２の電極
群と、それぞれ、第１の電極群のなかのいずれか一つの
電極と第２の電極群のなかのいずれか一つの電極とに接
続され、互いに、接続される２つの電極の組合わせが異
なる複数のトランジスタと、から成る回路のことであり
、例えば、後述するマトリクス表示パネルやマトリクス
走査回路などがそれに当たる。

〔従来の技術〕

走査電極と信号電極との交点にトランジスタと表示素子
から成る画素を有するマトリクス表示パネルを具備した
マトリクス画像表示装置において。

従来では、走査電極を駆動する走査回路は、例えば、特
開昭５５−１２９３９５号公報に記載のように、１系統
のシフトレジスタとそのシフトレジスタの出力が接続さ
れている出カバソファ−とで構成されていた。

マトリクス表示パネルにおいて、トランジスタを導通状
態にする電位をもつ走査電極を、選択された走査電極と
すると、クロック信号に同期してシフトする走査電極の
選択期間は、クロック周期の整数倍となる０例えば、前
記シフトレジスタのクロック信号に水平同期信号を用い
、データ端子に１水平走査周期以内のパルスを入力すれ
ば、走査電極は１水平走査期間選択状態となり、１行分
また、マトリクス画像表示装置の価格低減及び歩留まり
向上の為に、マトリクス表示パネルと同一の基板上に、
それぞれ、ドレインがマトリクス表示パネルの走査電極
に接続された複数のトランジスタを配し、各走査電極を
ブロック分けし、各トランジスタのゲートを、同一ブロ
ック内の走査電極に接続されているトランジスタについ
ては同一の電極に接続されるように、第１の駆動電極群
に接続し、また、各トランジスタのソースを第２の駆動
電極群に接続して構成されるマＩ・リクス走査回路が、
特開昭６２−１５５９９号公報において開示されている
。

この様なマトリクス走査回路を駆動する場合、各トラン
ジスタのソースに接続された第２の駆動電極群には、水
平同期信号をタロツク信号として用いる駆動回路の出力
を、各トランジスタのゲー１−に接続された第１の駆動
電極群には、水平同期信号の周期の、１ブロツク内にあ
る走査電極数倍の周期を持つ信号をクロック信号として
用いる駆動回路の出力を、それぞれ、駆動信号として供
給する。

〔発明が解決しようとする課厘〕

従来においては、上記したマトリクス走査回路のトラン
ジスタとして、立上りの遅いａ−３ｉトランジスタ等を
用いる場合について配慮されていなかった。

立上りの遅いａ−Ｓｉトランジスタを用いる為には、マ
トリクス走査回路の第２の駆動電極群に供給する駆動信
号のパルス幅を広くする必要がある。そして、更に、第
１の駆動電極群に供給される駆動信号によって１ブロツ
ク内の走査電極に接続される１〜ランジスタが導通状態
となる期間をブロック選択期間とすると、そのブロック
選択期間も、第２の駆動電極群の駆動信号のパルス幅が
広くなった分だけ長くする必要がある。

例えば、ｍ　Ｘ　ｎ本の走査電極を、ｎ本の第１の駆動
電極とｎ本の第２の駆動電極とｍ　Ｘ　ｎ個のトランジ
スタとから成るマトリクス走査回路によって駆動する場
合では、第２の駆動電極群に供給される駆動信号のパル
ス幅を、その駆動信号を供給する駆動回路に入力される
クロック信号の周期の２倍にするには、ブロック選択期
間を、第１の駆動電極群に駆動信号を供給する駆動回路
に入力されるクロック信号の周期の（１＋　１　／　ｎ
　）倍にする必要がある。

しかし、従来の駆動回路では、ブロック選択期間をクロ
ック信号の周期の整数倍にしか設定できない。従って、
従来では、第１の駆動電極に供給する駆動信号の電位（
ブロック選択電位）を非常に高くすることにより、ａ　
−Ｓ　ｉ　ｌ”ランジスタの立上りを速くするようにし
ていた。

以上の問題は、マトリクス走査回路を駆動する場合だけ
の問題ではなく、マトリクス表示パネルなど他のマトリ
クス回路を駆動する場合にも起こる。

例えば、マトリクス表示パネルのトランジスタとして、
立上りの遅いａ−３ｉトランジスタ等を用いる場合、マ
トリクス表示パネルの走査電極を駆動する駆動回路（即
ち、走査回路）では、前述した同様に、走査電極選択期
間を長くする必要が生じる。

本発明の目的は、上記した従来技術の問題点を解決し、
マトリクス回路における選択期間（例えば、マトリクス
走査回路の場合はブロック選択期間、マトリクス表示パ
ネルの場合は走査電極選択期間）を、入力されるクロッ
ク信号の周期に関わらず任意に設定することのできるマ
トリクス回路の駆動回路を提供することにある。

〔課題を解決するための手段〕

上気した目的を達成するために、本発明では、駆動回路
を、複数の出力を持つ第１のシフ１−レジスタと、該第
１のシフトレジスタの出力とほぼ一対一に対応するほぼ
同数の出力を持つ第２のシフトレジスタと、そわぞれ、
前記第１及び第２のシフトレジスタの対応する２つの出
力より得られる信号を入力して、両者の論理演算を行い
、その演算結果を出力する複数の論理回路と、各論理回
路より出力される各信号の電圧レベルをそれぞれ変換し
て出力するレベルシフタと、で構成し、前記第１及び第
２のシフトレジスタに位相のみ異なるクロック信号をそ
れぞれ入力して、前記レベルシフタより出力される複数
の信号をマトリクス回路の第１または第２の電極群に駆
動信号としてそれぞれ供給するようにした。

〔作用〕

前記第１または第２のシフトレジスタのうち、一方には
マトリクス回路の選択期間における選択開始タイミング
を決めるクロック信号を、他方には同じく選択期間にお
ける選択終了タイミングを決めるクロック信号を、それ
ぞれ、入力する。また、複数の前記論理回路は、前記第
１及び第２のシフトレジスタの出力の論理演算を行い、
また、前記レベルシフタは、各論理回路より出力される
各信号の電圧レベルをそれぞれ変換する。

従って、該レベルシフタから出力される前記駆動信号の
パルス幅は、前記第１及び第２のシフトレジスタに入力
されるクロック信号の位相を変えることで自由に設定す
ることができるので、マトリクス回路の選択期間を任意
に設定することができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図において、１及び２はデータ端子りから入力され
たデータ信号をクロック端子ＧＫに入力されたクロック
信号の立上りでシフトして、出力端子Ｑｌ、Ｑ２．・・
・、Ｑｍより出力するシフトレジスタである。３はＯＲ
回路群であり、シフトレジスタ１とシフトレジスタ２の
出力端子がそれぞれ順次入力端子に接続されている。４
は複数のスイッチング素子で構成されているレベルシフ
タであり、ＯＲ回路群３の出力端子の各々に各制御端子
が接続されている。

第１図の実施例の動作を第２図の波形図を用いて説明す
る。尚、第２図では、第１図のデータ信号ＩＤｓ　ｔと
データ信号２Ｄｓｔを共通のデータ信号Ｄｓｔとしてい
る。この状態で、シフＩ・レジスタ１のデータ端子りに
入力するデータ信号Ｄｓｔを“Ｈ”レベルにした後、シ
フトレジスタ１のクロック端子ＧＫに入力するクロック
信号Ｄ１がＩＩ　Ｌ”レベルからＬＨ”レベルに立ち上
がると、シフトレジスタ１の第１段目の出力端子Ｑ１に
出力される１段目の出力信号Ｌ１が“Ｈ”レベルになる
。

次に、シフトレジスタ１のクロック信号Ｐ１が再び立上
る前にデータ信号Ｄｓｔを“Ｌ”レベルにすると、次の
クロック信号Ｐ１の立上りで１段目の出力信号Ｌ１はＪ
（Ｌ”レベルになり、２段目の出力信号Ｌ２がＩＩ　Ｈ
ＩＩレベルになる。以下、シフトレジスタ１はクロック
信号Ｐ１の立上りで信号を順次シフトしていく。

シフトレジスタ２もシフトレジスタ１と同様にデータ信
号Ｄｓｔを“Ｈ”レベルにした後に、シフトレジスタ２
のクロック端子ＧＫに入力するクロック信号Ｐ２の１回
目の立上りで、第１段目の出力端子Ｑ１に出力する１段
目の出力信号Ｒ１をｔｚＨ”レベルにする。以下シフト
レジスタ１と同様に、クロック信号Ｐ２の立上りで信号
杏順次シフトしていく。

端子は、ＯＲ回路群３のうち、同じＯＲ回路の別々の入
力端子に接続されている。

０ここで、シフトレジスタ１のクロック信号Ｐ１と、シ
フトレジスタ２のクロック信号Ｐ２に位相の異なる信号
を入力すると、ｏＲ遅路群３の出力端子には、クロック
信号Ｐ１の立上りにより決まるシフトレジスタ１の出力
信号Ｌｌ、Ｌ２゜Ｌｍと同時に立上り、クロック信号Ｐ
２の立上りにより決まるシフトレジスタ２の出力信号Ｒ
１゜Ｒ２，・・・、Ｒｍと同時に立下る出力信号Ｂｌ’
Ｂ２′、・・・、Ｂｍ’が得られる。従って、クロック
信号Ｐ１とクロック信号Ｐ２の位相差を変えることによ
り、任意に出力信号Ｂｌ’、Ｂ２’　　・・・Ｂｍ’の
パルス幅を設定できる。

ＯＲ回路群３の出力信号Ｂｌ’、Ｂ２’　　・・・Ｂｍ
’は、レベルシフタ４によりマトリクス走査回路を駆動
する為に必要な電圧値に変換され、駆動電極Ｂｌ、Ｂ２
．・・・、Ｂｍに出力される。

以上のように、第１図の実施例によれば、レベ出力され
る駆動信号のパルス幅を、入力されるクロック信号ＰＬ
、Ｐ２の周期に関わりなく、任意に設定することができ
る。

なお、第１図の実施例において、シフトレジスタ１及び
２としてクロック信号の立下りで信号をシフトするシフ
トレジスタを用いる場合は、第２図のクロック信号Ｐ１
及びＰ２の“Ｈ”レベルとＩＩ　Ｌ　Ｉ＋レベルを逆に
した信号をそれぞれ加えればよい。また、シフトレジス
タ１及びシフ１〜レジスタ２のデータ信号を、第１図で
は外部より別々に入力し、第２図では共通の信号として
入力しているが、シフトレジスタ１のデータ信号を外部
より入力し、シフトレジスタ２のデータ信号は、シフト
レジスタ１の第１段目の出力信号Ｌ１とすることも可能
である。

次に、第１図に示す駆動回路を用いてマトリクス走査回
路をどのように駆動するかについて説明する。

第３図は第１図の駆動回路を具備した７１−リクス走査
回路駆動装置を示す回路図、第４図は第３図の要部信号
波形を示す波形図、第５図は第３図の駆動装置によって
駆動されるマトリクス走査回路を示す回路図、第６図は
第５図の要部信号波形を示す波形図、である。

第３図において、５はｎ＋１段のシフトレジスタ、６は
ｎ分周器、７はラッチ回路、８は第１図の駆動回路、９
はスイッチング素子から成るレベルシフタとインバータ
とで構成される反転信号用レベルシフタ、１ｏはスイッ
チング素子で構成されるレベルシフタ、１１はｎ分周器
６とラッチ回路７で構成されるクロック形成器である。

また、第５図において、Ｍ　（Ｋ）　、　Ｎ　（Ｋ）（
Ｋ＝１，２．−、ｍｎ）はＭＯＳトランジスタ、Ｓ　（
Ｋ）はマトリクス表示パネル（図示せず）の走査電極で
あり、走査電極数０本ずつｍ個のブロックに分割されて
いる。また、Ａｉ、Ｂｉ、Ｃ１（ｉ＝１．２．−、ｎ、
ｎ＋１）、Ｖｇｏｆｆは、本マトリクス走査回路の駆動
電極であり、それぞれ駆動信号が入力される。

平同期信号Ｈｓ　ｙ　ｎ　ｃをシフトレジスタ５、ｎ分
周器６、ラッチ回路７のクロック信号として用いている
。従って、シフトレジスタ５のデータ端子りに入力する
データ信号Ｄｓｔを、Ｈｓｙｎｃが２度立上がる期間、
ＩＩ　Ｈｌ）レベルにすると、シフ１〜レジスタ５の出
力端子Ｑｌ、Ｑ２．・・・、Ｑｎ＋１には、Ｈｓｙｎｃ
に同期してシフトし、かつ、パルス幅がＨｓ　ｙ　ｎ　
ｃの２倍である出力信号Ａ　Ｉ　’　、　Ａ　２　’　
　−ｙ　Ａ　’　ｎ　＋　１が得られる。そして、その
シフトレジスタ５の出力信号をレベルシフタ１０により
、第５図のＭＯＳトランジスタＭ（１）、Ｍ（２）、　
・＝、Ｍ　（ｍｎ）のドレインへ入力する為に必要な電
圧値に変換して、駆動電極Ａｌ。

Ａ２．・・・、Ａｎ＋１に出力する。

以上のようにして、このマトリクス走行回路駆動装置で
は、レベルシフタ１０より駆動電極Ａｌ。

Ａ２．・・・、Ａｎ＋１に出力される駆動信号のパルス
幅を、入力されるクロック信号としてのＨｓ　ｙｎｃの
周期の２倍に、広げることができる。

一方、ｎ分周器６はＨｓｙｎｃをｎ分周し、シフトレジ
スタ１のクロック端子に入力するクロック信号Ｐ１を形
成する。ラッチ回路７はデータ端子りに入力するクロッ
ク信号Ｐ１をＨｓ　ｙ　ｎ　ｃの１周期分遅らしたクロ
ック信号Ｐ２を形成する。

こうして、Ｈｓｙｎｃの１周期分の位相差を持つクロッ
ク信号Ｐ１とクロック信号Ｐ２とによって、駆動回路８
を動作させると、第１図で述べたように、ＯＲ回路群よ
り出力される出力信号Ｂ１　’、Ｂ２　’、　・＝、Ｂ
ｍ’のパルス幅は、第４図に示す如（Ｈｓ　ｙ　ｎ　ｃ
の１周期分広げられる。しかも、隣接して出力される信
号同志において互いに、その広げた分だけ　１１　ＨＩ
＋レベルの期間の一部が重なり合うようになる。こうし
て得られた出力信号Ｂｌ’、Ｂ２’　　−、Ｂｍ’は、
駆動回路８のレベルシフタにより、第５図のＭＯＳトラ
ンジスタＭ（１）、　Ｍ（２）、　−、Ｍ　（ｍ　ｎ　
）のゲートへ入力する為に必要な電圧値に変換され、駆
動電極Ｂｌ、Ｂ２．・・・、Ｂｍに出力される。

また、出力信号Ｂｌ　’、Ｂ２　’、−、Ｂｍ’は、反
転信号用レベルシフタ９において、インバータにより反
転され、その後、レベルシフタにより、第５図のＭＯＳ
）−ランジスタＮ（１）、　Ｎ（２）、・・・Ｎ　（ｍ
ｎ）のゲートへ入力する為に必要な電圧値に変換され、
駆動電極Ｃ１，Ｃ２，・・・、Ｃｍに８力される。

尚、反転信号用レベルシフタ９は、インバータを用いず
、駆動回路８のレベルシフタと逆の特性をもつスイッチ
ング素子を用いてもよい、また、駆動回路８と反転信号
用レベルシフタ９を合わせてマトリクス走査回路用ドラ
イバとして用いることもできる。また、マトリクス走査
回路内のトランジスタとして、第５図のＭＯＳ）−ラン
ジスタＮ（１）、　Ｎ（２）、　−、Ｎ　（ｎｍ）の様
な安定化トランジスタが用いられていない場合は、反転
信号用レベルシフタ９を除くことができる。

次に、第５図のマトリクス走査回路の動作について説明
する。

第５図において、走査電極５（１）、　５（２）。

Ｓ　（ｍｎ）の電圧レベルは、ＭＯＳトランジスタＭ（
１）、Ｍ（２）、−、Ｍ　（ｍｎ）の駆動電極Ａｌ。

Ａ２１−Ｉ　Ａｎ＋１とＢｌ、Ｂ２．−、Ｂｍに入力す
る駆動信号の組合せで決まる。また、ＭＯＳトランジス
タＮ（１）、Ｎ（２）、−、Ｎ　（ｍｎ）は、駆動電極
Ｂｌ、Ｂ２．−．Ｂｍに′Ｉ　Ｌ　７ルベルが人力され
ているブロックの走査電極ｓＯ）、５（２）。

・・、Ｓ　（ｍｎ）の電圧レベルを　ｌ（Ｌ”レベルで
あるｖｇｏｆｆに安定させる働きをする。従って、同じ
ブロック内の駆動電極Ｃ１，Ｃ２，・・・、　Ｃｍに入
力する駆動信号と駆動電極Ｂｌ、Ｂ２．・・・Ｂｍに入
力する駆動信号とは相反するレベルとなっている。

さて、初期状態において駆動電極Ｂｌ、Ｂ２゜・・・、
Ｂｍには　１７　Ｌ　１１レベルが供給され、走査電極
５（１）、５（２）、−、Ｓ　（ｍｎ）の電位は゛′Ｌ
″レベルになっている０次に、駆動電極Ｂ１にＩＩ　Ｈ
７ルベルが供給されると、駆動電極Ａｌ、Ａ２．・・・
Ａｎのレベルが走査電極５（１）、　５（２）、　−、
５（ｎ）に伝えられる。次に、駆動電極Ｂ２にＩＩ　Ｈ
ＩＴレベルが供給されると、駆動電極Ａ（ｎ　＋　１　
）　、Ａ（１）。

−、Ａ（ｎ−１）のレベルが走査電極Ｓ（ｎ＋１）。

Ｓ（ｎ＋２）、−−−，５（２ｎ）に伝えられる。以下
、順次駆動電極Ｂ３．Ｂ４．・・・、Ｂｍに“Ｈ”レベ
ルが供給されると、駆動電極Ａｌ、Ａ２．・・・、Ａｎ
に入力する駆動信号により、走査電極５（１）。

５（２）、・・・、Ｓ　（ｍｎ）が駆動できる。

なお、第６図に示した信号レベル“Ｈ１１１１Ｌ　１１
は各駆動電極について相対的なものであり、　ＩＩ！動
電極電極って異なる電圧振幅をもつ場合もある。

さて、ここで、前述した様に、駆動電極ＡＩ。

Ａ２．・・・、Ａｎ＋１に入力される駆動信号のパルス
幅は、Ｈｓ　ｙ　ｎ　ｃの周期の２倍に、広げられてい
る。しかも、第１図及び第３図に示した駆動回路８によ
って、駆動電力Ｂｌ、Ｂ２．・・・、Ｓｍに入力される
駆動信号も、その＃　Ｈ１１レベルの期間、即ち、ブロ
ック選択期間がＨｓ　ｙ　ｎ　ｃの１周期分だけ広げら
れており、隣接して入力される駆動信号同志においてそ
の広げられた部分が重なり合っている。

従って、第５図のマトリクス走査回路のトランジスタと
して、立上りの遅いａ−８ｉトランジスタ等を用いても
十分動作させることができる。

なお、このマトリクス走査回路では、駆動電極Ａｌ、Ａ
２．・・・、　Ａ　ｎ　＋　１に入力される駆動信号の
パルス幅を、Ｈｓｙｎｃの周期の２倍に広げても誤動作
しないように、駆動電極Ａｌ、Ａ２．・・Ａｎ＋１の数
を１つ多くしている。

以上説明したように、第１図の駆動回路を用いることに
より、駆動電極Ｂｌ、Ｂ２．・・・、Ｂｍに入力される
駆動信号のパルス幅、言い換えれば、ブロック選択期間
を、クロック信号ＰＬ、Ｐ２の周期に関わりなく、任意
に設定することができるので、駆動電極Ａｌ、Ａ２．・
・・ｒ　Ａ　ｎ　＋　１に入力される駆動信号のパルス
幅を広げても、支障なく、マトリクス走査回路を駆動す
ることができ、従って、マトリクス走査回路のトランジ
スタとして、立上りの遅いａ−８ｉトランジスタ等を用
いても十分動作させることができる。

また、マトリクス走査回路を、マトリクス表示パネルの
トランジスタ、走査電極、信号電極と同パネルと外部駆
動回路との接続線数を減らし歩留りを向上させることが
できる。また、接続線である駆動電極線が減ることによ
り、外部駆動回路規模も小さくでき、低コスト化が可能
である。

第７図に第３図のマトリクス走査回路駆動装置及び第５
図のマトリクス走査回路を用いたマトリクス画像表示装
置の一例を示す。

第７図において、１２は第３図のマトリクス走査回路駆
動装置、１３は第５図のマトリクス走査回路、１４は水
平走査回路、１５はマトリクス表示パネル、１６はマト
リクス走査回路駆動装置１２及び水平走査回路１４の制
御回路、である。

また、第８図に第３図のクロック形成器及び駆動回路を
用いたマトリクス画像表示装置の一例を示す。

第８図の例では、マトリクス走査回路８は用いずに、駆
動電極Ｂｌ、Ｂ２．・・・、Ｂｍに入力されていた第３
図のｌ［＜動回路８の駆動信号を、直接、マトリクス回
路の一種であるマトリクス表示パネル１５の走査電極５
（１）、　５（２）、　−、Ｓ　（ｍ）に入力し、走査
電極５（１）、　５（２）、　−、Ｓ　（ｍ）を駆動し
ている。

即ち、この例においても、第３図の駆動回路８を用いる
ことにより、走査電極５（１）、　５（２）、・・・Ｓ
　（ｍ）に入力される駆動信号のパルス幅、言い換えれ
ば、走査電極選択期間を、クロック信号Ｐ１、Ｐ２の周
期に関わりなく、任意に設定することができるので、水
平走査回路１４より信号電極に入力される信号のパルス
幅を広げても、支障なく、マトリクス表示パルス１５を
駆動することができ、従って、マトリクス表示パネル１
５のトランジスタとして、立上りの遅いａ−Ｓｉトラン
ジスタ等を用いても十分動作させることができる。

さて、前述した様に、第１図の実施例では、レベルシフ
タ４より駆動電極Ｂｌ、Ｂ２．・・・、Ｂｍに出力され
る駆動信号のパルス幅を、入力されるクロック信号ＰＬ
、Ｐ２の周期に関わりなく、任意に設定することができ
るが、しかし、そのパルス幅をクロック信号ＰＬ、Ｐ２
の周期以下にすることはできない。

従って、駆動すべきマトリクス回路（例えば、マトリク
ス走査回路など）が、駆動電極Ｂｌ、Ｂ２、・・・、Ｂ
ｍに入力される駆動信号として隣接する駆動電極同志に
おいて互いに４Ｌ　ＨＩ＋レベルの期間の一部が重なり
合ってはいけない様なマトリクス回路である場合、第１
図の駆動回路を用いることはできない。

そこで、その様なマトリクス回路を駆動する駆動回路を
第９図及び第１０図を用いて説明する。

第９図は本発明の他の実施例を示す回路図、第１０図は
第９図の要部信号波形を示す波形図、である。

本実施例では、第１図のＯＲ回路群３の代りにＡＮＤ回
路群１７を用いている。従って、駆動電極Ｂｌ、Ｂ２．
・・・、Ｂｍに出力される駆動信号の立上りは、位相が
遅れている信号Ｐ２の立上りで決まり、立下りは位相が
進んでいるクロック信号Ｐ１の立上りで決まり、パルス
幅は、シフトレジスタ１及び２に入力するクロック信号
ＰＬ、Ｐ２の１周期分より短くできる。

〔発明の効果〕

本発明ムこよ、ｔｃば、出力される駆動信号のパルス幅
、言い換えれば、マトリクス回路における選択期間を、
入力されるクロック信号の周期に関わらず任意に設定す
ることができる。

従って、マトリクス回路のトランジスタとして、立上り
の遅いａ−３ｉトランジスタ等を用いても正常に動作さ
せることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図の要部信号波形を示す波形図、第３図は第１図の駆動
回路を具備したマトリクス走査回路駆動装置を示す回路
図、第４図は第３図の要部信号波形を示す波形図、第５
図は第３図の駆動装置によって駆動されるマトリクス走
査回路を示す回路図、第６図は第５図の要部信号波形を
示す波形図、第７図は第３図のマトリクス走査回路駆動
装置及び第５図のマトリクス走査回路を用いたマトリク
ス画像表示装置の一例を示すブロック図、第８図は第３
図のクロック形成器及び駆動回路を用いたマトリクス画
像表示装置の一例を示すブロック図、第９図は本発明の
他の実施例を示す回路図、第１０図は第９図の要部信号
波形を示す波形図、である。 １．２及び５・・・シフトレジスタ、３・・・ＯＲ回路
、４．９及び１０・・・レベルシフタ、６・・・分周器
、７・・・ラッチ回路、１７・・・ＡＮＤ回路、Ｍ（１
）、　Ｍ（２）。 −、Ｍ（ｍｎ）、Ｎ（１、）、Ｎ（２）、　・−、Ｎ　
（ｍｎ）　・＝ＭＯＳトランジスタ、５（１）、　５（
２）、　−、Ｓ　（ｍｎ）・・・走査電極。 纂 図 纂 Ｓ 図 集 図 ３ひ７１＋１ 纂 図 為 図 Ｂ２’

Claims (1)

1. 【特許請求の範囲】 １、第１の電極群と、第２の電極群と、それぞれ、第１
   の電極群のなかのいずれか一つの電極と第２の電極群の
   なかのいずれか一つの電極とに接続され、互いに、接続
   される２つの電極の組合わせが異なる複数のトランジス
   タと、から成るマトリクス回路に対し、前記第１または
   第２の電極群にそれぞれ駆動信号を供給する駆動回路に
   おいて、 複数の出力を持つ第１のシフトレジスタと、該第１のシ
   フトレジスタの出力とほぼ一対一に対応するほぼ同数の
   出力を持つ第２のシフトレジスタと、それぞれ、前記第
   １及び第２のシフトレジスタの対応する２つの出力より
   得られる信号を入力して、両者の論理演算を行い、その
   演算結果を出力する複数の論理回路と、各論理回路より
   出力される各信号の電圧レベルをそれぞれ変換して出力
   する第１のレベルシフタと、で構成され、該第１のレベ
   ルシフタより出力される複数の信号を前記駆動信号とし
   てそれぞれ供給するようにしたことを特徴とするマトリ
   クス回路の駆動回路。 ２、請求項１に記載の駆動回路において、複数の前記論
   理回路より出力される信号をそれぞれ極性反転して出力
   する複数のインバータ回路と、各インバータ回路より出
   力される各信号の電圧レベルをそれぞれ変換して出力す
   る第２のレベルシフタと、を設けたことを特徴とするマ
   トリクス回路の駆動回路。 ３、請求項１または２に記載の駆動回路において、前記
   論理回路は２入力オア回路から成ることを特徴とするマ
   トリクス回路の駆動回路。 ４、請求項１または２に記載の駆動回路において、前記
   論理回路は２入力アンド回路から成ることを特徴とする
   マトリクス回路の駆動回路。 ５、請求項１、２、３または４に記載の駆動回路におい
   て、前記マトリクス回路は、前記第１の電極群としての
   複数の走査電極と、各走査電極とそれぞれ交差する前記
   第２の電極群としての複数の信号電極と、各交差点にそ
   れぞれ対応して配され、対応する交差点において交差す
   る走査電極と信号電極に接続されるトランジスタと表示
   素子から成る複数の画素と、を有するマトリクス表示パ
   ネルであり、前記第１のレベルシフタより出力される複
   数の信号は複数の前記走査電極にそれぞれ供給されるこ
   とを特徴とするマトリクス回路の駆動回路。 ６、請求項１、２、３または４に記載の駆動回路におい
   て、 複数の走査電極と、各走査電極とそれぞれ交差する複数
   の信号電極と、各交差点にそれぞれ対応して配され、対
   応する交差点において交差する走査電極と信号電極に接
   続されるトランジスタと表示素子から成る複数の画素と
   、を有するマトリクス表示パネルと、 前記走査電極をｎ本ずつｍ個のブロックに分けた時、前
   記第１の電極群としてのｍ本の第１の駆動電極と、前記
   第２の電極群としてのｎ＋１本の第２の駆動電極と、前
   記走査電極各々に１つ以上ずつ配され、配された走査電
   極にそのドレインが接続される複数のトランジスタと、
   を有し、同一ブロック内の走査電極に接続されているト
   ランジスタのゲート同志が互いに接続され、各ブロック
   におけるその接続点がそれぞれ前記第１の駆動電極に接
   続されると共に、同一ブロック内の走査電極に接続され
   ているトランジスタのソースは、それぞれ、前記第２の
   駆動電極のうち、異なるｎ本の駆動電極に接続され、か
   つ、そのｎ本の駆動電極のうちの少なくとも１本は、隣
   接ブロック内の走査電極に接続されているトランジスタ
   のソースの接続される前記第２の駆動電極とは、異なる
   駆動電極であるマトリクス走査回路と、 から成るマトリクス画像表示装置のうち、前記マトリク
   ス回路は、前記マトリクス走査回路であり、前記第１の
   レベルシフタより出力される複数の信号は前記第１また
   は第２の駆動電極にそれぞれ供給されることを特徴とす
   るマトリクス回路の駆動回路。 ７、請求項１、２、３または４に記載の駆動回路におけ
   る第１及び第２のシフトレジスタを制御するクロック信
   号を形成するクロック形成器において、クロック端子を
   有する分周器と、該分周器の出力端子にそのデータ端子
   を接続したラッチ回路と、を具備することを特徴とする
   クロック形成器。