JP2011039234A - 表示装置 - Google Patents

Abstract

【課題】リセット用の薄膜トランジスタに加わるストレスを少なくして、リセット用の薄膜トランジスタの劣化を防止する。
【解決手段】各走査線毎に設けられる第１トランジスタと、第１電極が前記各走査線に接続され、第２電極に基準電位が入力される第２トランジスタとを有し、第１トランジスタの第１電極は、第１群のゲート配線の中のいずれかのゲート配線に接続され、第１トランジスタの制御電極は、第２群のゲート配線の中のいずれかのゲート配線に接続され、第２トランジスタの制御電極は、第２群の反転ゲート配線の中のいずれかの反転ゲート配線に接続され、走査線駆動回路は、第２群のゲート配線の何れかに対して非選択走査電圧を出力するとき、第２群の反転ゲート配線の中の対応する反転ゲート配線に対して、間欠的に選択反転走査電圧を出力する。
【選択図】図３

Description

本発明は、液晶表示装置やＥＬ表示装置などの表示装置に係り、特に、映像線駆動回路あるいは走査線駆動回路から表示パネルまでの配線を低減する技術に関する。

現在、液晶テレビや携帯電話などに使用されている液晶表示パネルは、ＴＦＴ方式の液晶表示装置である。図１は、従来のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
図１に示すように、従来の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、複数の走査線（ゲート線ともいう）（ＧＬ）と、複数の映像線（ソース線、またはドレイン線ともいう）（ＤＬ）とを有する。
走査線と映像線とで囲まれた領域がサブピクセル領域であり、１つのサブピクセル領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続されるアクティブ素子を構成する薄膜トランジスタ（ＴＦＴ）が設けられる。
画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶が介在するので、画素電極（ＰＸ）と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）が形成される。なお、実際は、画素電極（ＰＸ）と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃａｄｄ）が設けられるが、図１では、保持容量（Ｃａｄｄ）の図示は省略している。
各走査線（ＧＬ）は、垂直走査回路（ゲートドライバともいう）（ＸＤＶ）に接続され、垂直走査回路（ＸＤＶ）は、各走査線（ＧＬ）に対して順次選択走査信号を供給する。
各映像線（ＤＬ）は、水平走査回路（ソースドライバまたはドレインドライバともいう）（ＹＤＶ）に接続され、水平走査回路（ＹＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの映像電圧（所謂、階調電圧）を、各映像線（ＤＬ）に出力する。なお、ＲＧＢスイッチを用いて映像線の選択を時分割で行い映像線を駆動するドライバの出力数を減らすことが、
下記特許文献１に記載されている。

薄膜トランジスタ（ＴＦＴ）には、半導体層にアモルファスシリコン層を使用するもの（以下、ａ−Ｓｉ薄膜トランジスタという）と、半導体層にポリシリコン層を使用するもの（以下、ｐｏｉｙ−Ｓｉ薄膜トランジスタという）とが知られている。また最近では、薄膜トランジスタ（ＴＦＴ）として、半導体層に微結晶シリコン層を使用するもの（以下、微結晶薄膜トランジスタという）も知られている。この微結晶薄膜トランジスタは、ａ−Ｓｉ薄膜トランジスタとｐｏｉｙ−Ｓｉ薄膜トランジスタの中間あたりの性能を有する。
一般的には、液晶テレビ用の液晶表示パネルでは、アクティブ素子としてａ−Ｓｉ薄膜トランジスタが使用され、携帯電話機用の液晶表示パネルでは、アクティブ素子としてｐｏｉｙ−Ｓｉ薄膜トランジスタが使用される。
ｐｏｉｙ−Ｓｉ薄膜トランジスタは、動作速度が、ａ−Ｓｉ薄膜トランジスタより２桁程度早いので、アクティブ素子としてｐｏｉｙ−Ｓｉ薄膜トランジスタを使用する液晶表示パネルでは、ｐｏｉｙ−Ｓｉ薄膜トランジスタで垂直走査回路（ＸＤＶ）を構成し、当該垂直走査回路（ＸＤＶ）を、液晶表示パネルを構成する一対の基板の一方の基板の液晶側の面に作成するようにしている。
ａ−Ｓｉ薄膜トランジスタ、あるいは、微結晶薄膜トランジスタは、動作速度が、ｐ−Ｓｉ薄膜トランジスタより遅いので、アクティブ素子としてａ−Ｓｉ薄膜トランジスタ、あるいは、微結晶薄膜トランジスタを使用する液晶表示パネルでは、垂直走査回路（ＸＤＶ）を搭載した半導体チップを、例えば、液晶表示パネルを構成する一対の基板の一方の基板に実装するようにしている。

一般に、垂直走査回路（ＸＤＶ）と水平走査回路（ＹＤＶ）を構成する半導体チップの実装方法として、図１に示すように、垂直走査回路（ＸＤＶ）を構成する半導体チップと、水平走査回路（ＹＤＶ）を構成する半導体チップとを別々に、液晶を介して互いに対向配置される一対の基板の一方の基板上に実装する方法と、図２に示すように、垂直走査回路（ＸＤＶ）と水平走査回路（ＹＤＶ）を一体化した走査回路（ＲＤＶ）を構成する半導体チップを、液晶を介して互いに対向配置される一対の基板の一方の基板上に実装する方法とが知られている。
どちらの方法でも、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））から各走査線（ＧＬ）に選択走査電圧を供給するために、走査線（ＧＬ）の数だけ、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））と各走査線（ＧＬ）とを接続するゲート配線が必要となる。
しかし、携帯電話機などの液晶表示パネルのような小型パネルでは、高精細化で画素数が増えた場合、液晶表示パネル内にゲート配線を配線しきれない場合が想定される。そのため、走査線（ＧＬ）を駆動するのにアドレス指定した走査線（ＧＬ）のみを選択するラインアドレス駆動法が考えられる。
なお、図１、図２において、ＶＳＹＮＣは垂直同期信号、ＨＳＹＮＣは水平同期信号、ＣＫはドットクロック、Ｄａｔａは映像データである。

特開２００７−１４０２９６号公報

ラインアドレス駆動法とは、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））の出力の組み合わせにより（アドレスを構成して）、特定の走査線のみをＯＮ状態にするものであり、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））のアドレス構成が１階層（プレーン）ならゲート配線は映像線（ＧＬ）の総本数と同数を必要とするが、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））のアドレス構成が２階層なら、ゲート配線を走査線（ＧＬ）の総数の平方根の２倍に近い数程度減らせることになり、液晶表示パネル内のゲート配線数の削減に効果的であり、液晶表示パネルの額縁の狭小化に寄与する駆動方法である。
一般に、前述のラインアドレス駆動法では、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））によって走査線（ＧＬ）が選択された後の約１フレーム期間の間、走査線（ＧＬ）を接地電位（リセット電位）に固定するためリセット用の薄膜トランジスタが設けられる。
このリセット用の薄膜トランジスタのソースには、接地電位が供給されるとともに、ドレインには、走査線（ＧＬ）が接続され、さらに、ゲートには、通常、走査線（ＧＬ）に選択走査電圧を供給する期間のみ、リセット用の薄膜トランジスタをＯＦＦとなし、それ以外の期間（殆ど１フレーム期間）にリセット用の薄膜トランジスタをＯＮとする信号が印加される。

一般に、薄膜トランジスタの動作寿命に関しては、ゲートとソース、あるいはドレインとの間の電位差と、その印加時間によってストレスの大きさが定義され、このストレスにより、薄膜トランジスタのＯＮ電流低下や閾値シフトが報告されている。
そして、ラインアドレス駆動法を用いる場合、走査線（ＧＬ）に選択走査電圧が供給されるのは１フレーム期間に１回なので、走査線（ＧＬ）を接地電位に固定するためのリセット用の薄膜トランジスタは、ほぼ１フレーム期間の間連続してＯＮとなる。
そのため、リセット用の薄膜トランジスタのゲートとソース、あるいはドレインとの間の電位差と、その印加時間により生じる過大なストレスにより、リセット用の薄膜トランジスタの劣化が懸念され、液晶表示パネルの信頼性が問題になる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ラインアドレス駆動法の表示装置において、リセット用の薄膜トランジスタに加わるストレスを少なくして、リセット用の薄膜トランジスタの劣化を防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素に走査電圧を入力する複数の走査線と、前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、前記複数の走査線は、ｂ個の第１のグループにクループ分けされ、前記第１のグループの各々は、１本以上ａ本以下の前記走査線を有し、前記走査線駆動回路には、ａ本の第１群のゲート配線と、ｂ本の第２群のゲート配線と、ｂ本の第２群の反転ゲート配線とが接続され、前記複数の走査線の各々は、第１のトランジスタの第２電極及び第２のトランジスタの第１電極が接続され、前記第２のトランジスタの第２電極には、所定の基準電位が印加され、前記第１トランジスタの第１電極は、前記第１群のゲート配線の中のいずれかの１本に接続され、前記第１のトランジスタの制御電極は、前記第２群のゲート配線の中のいずれかの１本に接続され、前記第２のトランジスタの制御電極は、前記第２群の反転ゲート配線の中のいずれかの１本に接続され、前記第１のグループの各々が有する前記走査線に接続されている前記第１のトランジスタの制御電極は、それぞれ同じ前記第２群のゲート配線に接続され、前記第１のグループの各々が有する前記走査線に接続されている前記第２のトランジスタの制御電極は、それぞれ同じ前記第２群の反転ゲート配線に接続され、前記第２群のゲート配線の何れかに、前記第１のトランジスタがオンとなる選択走査電圧が印加されるときに、前記選択走査電圧が印加された前記第２群のゲート配線と、接続する前記第１のグループが同じである前記第２群の反転ゲート配線には、前記第２のトランジスタがオフとなる非選択反転走査電圧が印加され、且つ、前記第２群のゲート配線の何れかに、前記第１のトランジスタがオフとなる非選択走査電圧が印加されるときに、前記非選択走査電圧が印加された前記第２群のゲート配線と、接続する前記第１のグループが同じである前記第２群の反転ゲート配線には、前記第２のトランジスタがオンとなる選択反転走査電圧が、間欠的に印加される。

（２）複数の画素と、前記複数の画素に走査電圧を入力する複数の走査線と、前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、前記複数の走査線は、複数個の第１のグループにクループ分けされ、前記複数個の第１のグループは、ｃ個の第２のグループにグループ分けされ、前記第１のグループの各々は、１本以上ａ本以下の前記走査線を有し、前記第２のグループの各々は、ｂ個の前記第１のグループを有し、前記走査線駆動回路には、ａ本の第１群のゲート配線と、ｂ本の第２群のゲート配線と、ｃ本の第３群のゲート配線と、ｂ本の第２群の反転ゲート配線と、ｃ本の第３群の反転ゲート配線とが接続され、前記複数の走査線の各々には、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタで構成される回路が設けられ、前記第１のトランジスタと前記第２のトランジスタとは直列接続され、前記第２のトランジスタの第２電極が前記走査線に接続され、前記第３のトランジスタと前記第４のトランジスタとはそれぞれの第１電極が並列に前記走査線に接続され、前記第３のトランジスタの第２電極と前記第４のトランジスタの第２電極とは、それぞれ所定の基準電位が印加され、前記第１トランジスタの第１電極は、前記第１群のゲート配線の中のいずれかの１本に接続され、前記第１のトランジスタの制御電極は、前記第２群のゲート配線の中のいずれかの１本に接続され、前記第２のトランジスタの制御電極は、前記第３群のゲート配線の中のいずれかの１本に接続され、前記第３のトランジスタの制御電極は、前記第２群の反転ゲート配線の中のいずれかの１本に接続され、前記第４のトランジスタの制御電極は、前記第３群の反転ゲート配線の中のいずれかの１本に接続され、前記第１のグループの各々が有する前記走査線に接続されている前記第１のトランジスタの制御電極は、それぞれ同じ前記第２群のゲート配線に接続され、前記第２のグループの各々が有する前記走査線に接続されている前記第２のトランジスタの制御電極は、それぞれ同じ前記第３群のゲート配線に接続され、前記第１のグループの各々が有する前記走査線に接続されている前記第３のトランジスタの制御電極は、それぞれ同じ前記第２群の反転ゲート配線に接続され、前記第２のグループの各々が有する前記走査線に接続されている前記第４のトランジスタの制御電極は、それぞれ同じ前記第３群の反転ゲート配線に接続され、前記第２群のゲート配線或いは前記第３群のゲート配線の何れかのゲート配線に、前記第１のトランジスタ及び前記第２のトランジスタがオンとなる選択走査電圧が印加されるときに、前記選択走査電圧が印加されたゲート配線と、接続する前記第１のグループ或いは第２のグループが同じである前記第２群の反転ゲート配線或いは前記第３群の反転ゲート配線には、前記第３のトランジスタ及び前記第４のトランジスタがオフとなる非選択反転走査電圧が印加され、且つ、前記第２群のゲート配線或いは前記第３群のゲート配線の何れかのゲート配線に、前記第１のトランジスタ及び前記第２のトランジスタがオフとなる非選択走査電圧が印加されるときに、前記非選択走査電圧が印加された前記ゲート配線と、接続する前記第１のグループ或いは第２のグループが同じである前記第２群の反転ゲート配線或いは前記第３群の反転ゲート配線には、前記第３のトランジスタ及び前記第４のトランジスタがオンとなる選択反転走査電圧が、間欠的に印加される。
（３）複数の画素と、前記複数の画素に走査電圧を入力する複数の走査線と、前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、Ｎを２以上の整数とするとき、前記複数の走査線は、第１のグループから第Ｎのグループまで、階層的にグループ分けされ、階層的な前記グループ分けは、前記複数の走査線を、複数個の第１のグループにクループ分けし、前記複数個の第１のグループを、複数個の第２のグループにグループ分し、順次、複数個の第（Ｎ−２）のグループを、複数個の第（Ｎ−１）のグループにグループ分けし、複数個の第（Ｎ−１）のグループが、第Ｎのグループを成し、前記第１のグループの各々は、１本以上ｋ_１本以下の前記走査線を有し、前記第２のグループの各々は、ｋ₂個の前記第１のグループを有し、順次、前記第Ｎのグループの各々は、ｋ_Ｎ個の前記第（Ｎ−１）のグループを有し、前記走査線駆動回路には、ｋ_１本の第１群のゲート配線と、ｋ₂本の第２群のゲート配線から、順次ｋ_Ｎ本の第Ｎ群のゲート配線までのゲート配線群と、ｋ₂本の第２群の反転ゲート配線から、順次ｋ_Ｎ本の第Ｎ群の反転ゲート配線までの反転ゲート配線群とが接続され、前記複数の走査線の各々には、１番目から（２Ｎ−２）番目までの（２Ｎ−２）個のトランジスタで構成される回路が設けられ、前記１番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタは互いに直列接続され、前記第（Ｎ−１）番目のトランジスタの第２電極が前記走査線に接続され、Ｎ番目から前記（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタは、それぞれの第１電極が並列に前記走査線に接続され、前記Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタの第２電極の各々には、所定の基準電位が印加され、前記１番目のトランジスタの第１電極は、前記第１群のゲート配線の中のいずれか１本に接続され、前記１番目から前記（Ｎ−１）番目までのトランジスタの制御電極は、前記１番目のトランジスタの制御電極が、前記第２群のゲート配線の中のいずれか１本に接続され、順次、前記（Ｎ−１）番目のトランジスタの制御電極が、前記第Ｎ群のゲート配線の中のいずれか１本に接続され、前記Ｎ番目から前記（２Ｎ−２）番目までのトランジスタの制御電極は、前記Ｎ番目のトランジスタの制御電極が、前記第２群の反転ゲート配線の中のいずれか１本に接続され、順次、前記（２Ｎ−２）番目のトランジスタの制御電極が、前記第Ｎ群の反転ゲート配線の中のいずれか１本に接続され、前記第１のグループの各々が有する前記走査線に接続されている前記１番目トランジスタの制御電極は、それぞれ同じ前記第２群のゲート配線に接続され、順次、前記第（Ｎ−１）のグループの各々が有する前記走査線に接続されている前記（Ｎ−１）番目のトランジスタの制御電極は、それぞれ同じ前記第Ｎ群のゲート配線に接続され、前記第１のグループの各々が有する前記走査線に接続されている前記Ｎ番目のトランジスタの制御電極は、それぞれ同じ前記第２群の反転ゲート配線に接続され、順次、前記第（Ｎ−１）のグループの各々が有する前記走査線に接続されている前記（２Ｎ−２）番目のトランジスタの制御電極は、それぞれ同じ前記第Ｎ群の反転ゲート配線に接続され、前記第２群のゲート配線から前記第Ｎ群のゲート配線の何れかのゲート配線に、前記トランジスタがオンとなる選択走査電圧が印加されるときに、前記選択走査電圧が印加されたゲート配線と、接続する前記第1のグループから前記第（Ｎ−１）までの内のいずれかのグループが同じである前記第２群の反転ゲート配線から前記第Ｎ群の反転ゲート配線までの内の何れかの反転ゲート配線には、前記トランジスタがオフとなる非選択反転走査電圧が印加され、前記第２群のゲート配線から前記第Ｎ群のゲート配線の何れかのゲート配線に、前記トランジスタがオフとなる非選択走査電圧が印加されるときに、前記非選択走査電圧が印加されたゲート配線と、接続する前記第1のグループから前記第（Ｎ−１）までの内のいずれかのグループが同じである前記第２群の反転ゲート配線から前記第Ｎ群の反転ゲート配線までの内の何れかの反転ゲート配線には、前記トランジスタがオンとなる選択反転走査電圧が、間欠的に印加される。

（４）（３）において、１フレーム期間内に、前記走査線駆動回路から前記第２群から第Ｎ群の各反転ゲート配線に対して、選択反転走査電圧を出力する期間をＴｏｎ、非選択反転走査電圧を出力する期間をＴｏｆｆとするとき、０．０５≦Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）≦０．５を満足する。
（５）（３）または（４）において、前記走査線駆動回路は、ｋ_１本の前記第１群のゲート配線に対して、前記第１のグループ各々の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、ｋ_２本の前記第２群のゲート配線に対して、ｋ_１水平走査期間毎に順次第２選択走査電圧を出力し、ｋ_３本の前記第３群のゲート配線に対して、（ｋ_１×ｋ_２）水平走査期間毎に順次第３選択走査電圧を出力し、順次、ｋ_Ｎ本の前記第Ｎ群のゲート配線に対して、（ｋ_１×ｋ_２×・・・×ｋ_{（Ｎ−１）}）水平走査期間毎に順次第Ｎ選択走査電圧を出力する。
（６）（３）または（４）において、前記複数の画素に映像電圧を入力する複数の映像線と、前記複数の映像線に前記映像電圧を供給する映像線駆動回路とを備え前記各画素は、第１の色のサブピクセルと、第２の色のサブピクセルと、第３の色のサブピクセルとで構成され、前記各画素の前記第１の色のサブピクセル、第２の色のサブピクセル、および第３の色のサブピクセルには、同一の映像線から映像電圧が入力され、ｋ_１本の前記第１群のゲート配線は、第１の色用の走査線Ａと、第２の色用の走査線Ｂと、第３の色用の走査線Ｃとで構成され、前記各画素の前記第１の色のサブピクセルには、前記第１の色用の走査線Ａから前記走査電圧が入力され、前記各画素の前記第２の色のサブピクセルには、前記第２の色用の走査線Ｂから前記走査電圧が入力され、前記各画素の前記第３の色のサブピクセルには、第３の色用の走査線Ｃから前記走査電圧が入力され、１画素行に前記映像電圧を入力する走査期間を１水平走査期間とするとき、前記１水平走査期間は、連続する第１期間、第２期間、および第３期間に分割され、前記映像線駆動回路は、前記第１期間に前記第１の色の前記映像電圧を、前記第２期間に前記第２の色の前記映像電圧を、前記第３期間に前記第３の色の前記映像電圧を、各映像線に対して供給し、前記走査線駆動回路は、ｋ_１個の前記第１群のゲート配線に対して、前記第１期間に前記第１のグループ各々の前記走査線Ａを選択し、前記第２期間に前記第１のグループ各々の前記走査線Ｂを選択し、前記第３期間に前記第１のグループ各々の前記走査線Ｃを選択する第１選択走査電圧を、１／３水平走査期間毎に出力し、ｋ_２本の前記第２群のゲート配線に対して、（１／３×ｋ_１）水平走査期間毎に順次第２選択走査電圧を出力し、ｋ_３本の前記第３群のゲート配線に対して、（１／３×ｋ_１×ｋ_２）水平走査期間毎に順次第３選択走査電圧を出力し、順次、ｋ_Ｎ本の前記第Ｎ群のゲート配線に対して、（１／３×ｋ_１×ｋ_２×・・・×ｋ_{（Ｎ−１）}）水平走査期間毎に順次第Ｎ選択走査電圧を出力する。
（８）（１）から（７）のいずれかにおいて、前記査線駆動回路は、半導体層がポリシリコン層、或いはポリシリコン層とアモルファスシリコンの積層で形成される薄膜トランジスタで構成される回路であり、前記回路は、前記複数の画素が配置される表示部の周囲に形成されている。
（９）（１）から（７）のいずれかにおいて、前記査線駆動回路は、半導体層が微結晶シリコン層、或いは微結晶シリコン層とアモルファスシリコンの積層で形成される薄膜トランジスタで構成される回路であり、前記回路は、前記複数の画素が配置される表示部の周囲に形成されている。
（１０）（１）から（７）のいずれかにおいて、前記走査線駆動回路は、半導体チップ内に搭載された回路である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、ラインアドレス駆動法の表示装置において、リセット用の薄膜トランジスタに加わるストレスを少なくして、リセット用の薄膜トランジスタの劣化を防止することが可能となる。

従来のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 従来のＴＦＴ方式アクティブマトリクス型の他の液晶表示パネルの等価回路を示す図である。 本発明の実施例１のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 図３に示す第１トランジスタ（ＴＲ１）と第２トランジスタ（ＴＲ２）の配置状態を示す図である。 図３に示す第１トランジスタ（ＴＲ１）と第２トランジスタ（ＴＲ２）の等価回路を示す図である。 本発明の実施例１のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの駆動方法を説明するためタイミングチャートである。 本発明の実施例２のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 図７に示す第１トランジスタ（ＴＲ１）〜第４トランジスタ（ＴＲ４）の配置状態を示す図である。 図７に示す第１トランジスタ（ＴＲ１）〜第４トランジスタ（ＴＲ４）の等価回路を示す図である。 本発明の実施例２のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの駆動方法を説明するためタイミングチャートである。 本発明の実施例３のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの駆動方法を説明するためタイミングチャートである。 図１１に示す第１トランジスタ（ＴＲ１）と第２トランジスタ（ＴＲ２）の配置状態を示す図である。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図３は、本発明の実施例１のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
図３に示すように、本実施例の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、複数の走査線（ゲート線ともいう）（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）と、複数の映像線（ソース線、またはドレイン線ともいう）（ＤＬ）とを有する。
走査線と映像線とで囲まれた領域がサブピクセル領域であり、１つのサブピクセル領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続されるアクティブ素子を構成する薄膜トランジスタ（ＴＦＴ）が設けられる。
画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶が介在するので、画素電極（ＰＸ）と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）が形成される。なお、実際は、画素電極（ＰＸ）と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃａｄｄ）が設けられるが、図３では、保持容量（Ｃａｄｄ）の図示は省略している。
各映像線（ＤＬ）は、水平走査回路と垂直走査回路とを内蔵する走査回路（ＲＤＶ）に接続される。走査回路（ＲＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの映像電圧（所謂、階調電圧）を映像線（ＤＬ）に出力する。

本実施例において、１画素は、第１の色である赤（Ｒ）のサブピクセルと、第２の色である緑（Ｇ）のサブピクセルと、第３の色である青（Ｂ）のサブピクセルとで構成されるが、１画素内の赤（Ｒ）のサブピクセル、緑（Ｇ）のサブピクセル、および青（Ｂ）のサブピクセルには、同一の映像線（ＤＬ）を介して、映像電圧（所謂、階調電圧）が入力される。
そのため、本実施例では、１画素内の赤（Ｒ）のサブピクセル、緑（Ｇ）のサブピクセル、および青（Ｂ）のサブピクセルには、Ｒ用の走査線（ＧＬ−Ｒ）と、Ｇ用の走査線（ＧＬ−Ｇ）と、Ｂ用の走査線（ＧＬ−Ｂ）の専用の走査線を介してそれぞれ走査電圧が入力される。
このように、本実施例では、Ｒ，Ｇ，Ｂの各サブピクセルが、映像線（Ｄ）の延長方向に、Ｒ→Ｇ→Ｂの順番で配置され、また、１表示ライン方向（走査線（Ｇ）の延長方向）に、それぞれＲ，Ｇ、Ｂの各サブピクセルが、１直線上に配置される。
各走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）は、走査回路（ＲＤＶ）に接続され、走査回路（ＲＤＶ）は、上から下、あるいは、下から上に向かって選択走査信号を、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）に順次供給する。

本実施例の液晶表示パネルは、画素電極、薄膜トランジスタ等が設けられた第１基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（図示せず）と、カラーフィルタ等が形成される第２基板（対向基板ともいう）（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルでは、液晶が一対の基板の間に挟持された構造となっている。また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２基板（対向基板）側に設けられる。ＩＰＳ方式の場合は、第１基板（ＴＦＴ基板）側に設けられる。
なお、本発明において、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。

以下、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の本数が２５９２（８６４×３）本として、本実施例の液晶表示パネルの動作について説明する。
本実施例は、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を２段構成で駆動する実施例である。そのため、本実施例では、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）は、ｋ_２個の第１のグループにグループ分けされる。
具体的には、図３において、各第１のグループの走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の本数は７２本（ｋ_１本）であり、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）は３６個（ｋ₂個）の第１のグループにグループ分けされている。従って図３では、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の総本数は、２５９２本（２５９２＝３６×７２）となる。
そのため、走査回路（ＲＤＶ）は、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）用の端子として、７２個（ｋ_１個）の第１群の端子（Ｇ０−１〜Ｇ０−７２）と、（２×３６）個（２ｋ_２個）の第２群の端子（Ｇ１−１〜Ｇ１−３６，Ｇ１−１（Ｂ）〜Ｇ１−３６（Ｂ））とを有する。なお、第２群の端子のうち、Ｇ１−１〜Ｇ１−３６が選択走査電圧を出力する端子であり、Ｇ１−１（Ｂ）〜Ｇ１−３６（Ｂ）が選択反転走査電圧を出力する端子である。なお、上記の例えば１（Ｂ）、２（Ｂ）等の表記を、図３においては１、２等の数字の上部にバー記号を付ける形で記載している。
なお、図３において、図１に示すように、走査回路（ＲＤＶ）は、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ）との別々の回路構成であってもよい。ここで、走査回路（ＲＤＶ）（あるいは、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ））は、半導体チップ内の回路で構成し、当該半導体チップを、液晶表示パネルを構成する一対の基板の一方の基板上に実装してもよい。
あるいは、走査回路（ＲＤＶ）、垂直走査回路（ＸＤＶ）、あるいは、水平走査回路（ＹＤＶ）を、ｐｏｉｙ−Ｓｉ薄膜トランジスタで構成し、それらの回路を、液晶表示パネルを構成する一対の基板の一方の基板の液晶側の面に作成するようにしてもよい。
される。

図４は、図３に示す第１トランジスタ（ＴＲ１）と第２トランジスタ（ＴＲ２）の配置状態を示す図、図５は、図３に示す第１トランジスタ（ＴＲ１）と第２トランジスタ（ＴＲ２）の等価回路を示す図である。
本実施例では、各走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の一端は、第１トランジスタ（ＴＲ１）の第２電極（ドレインまたはソース）に接続される。
また、各走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）と基準電位（ここでは、電圧レベルがＬｏｗレベル（以下、Ｌレベルという）のＶＳＳの電圧）との間には、各走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）に非選択走査電圧が供給されるときに、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）がフローティング状態になるのを防止するための第２トランジスタ（ＴＲ２）が接続される。
第１トランジスタ（ＴＲ１）の第１電極（ソースまたはドレイン）は、第１群の端子（Ｇ０−１〜Ｇ０−７２）に接続されるゲート配線のいずれかに接続される。また、第１トランジスタ（ＴＲ１）のゲートは、第２群の端子の中の（Ｇ１−１〜Ｇ１−３６）の端子に接続されるゲート配線のいずれかに接続される。
さらに、第２トランジスタ（ＴＲ２）のゲートは、第２群の端子の中で、選択反転走査電圧を出力する（Ｇ１−１（Ｂ）〜Ｇ１−３６（Ｂ））の端子に接続される反転ゲート配線のいずれかに接続される。

図４では、画素がマトリクス状に配置された表示領域の外側に、対向電極（ＣＴ）と共通対向電極配線との間に、スイッチ素子（ＳＷ−ＴＦＴ）が設けられる。このスイッチ素子（ＳＷ−ＴＦＴ）は、例えばｐｏｉｙ−Ｓｉ薄膜トランジスタで構成される。
このスイッチ素子（ＳＷ−ＴＦＴ）のゲートは、各走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）に接続され、当該走査線が選択されたときに、ＶｃｏｍＡ、あるいは、ＶｃｏｍＢの対向電圧を対向電極（ＣＴ）に入力する。なお、ＶｃｏｍＡと、ＶｃｏｍＢには、正極性の対向電圧と負極性の対向電圧が出力される。ここで、ＶｃｏｍＡに正極性の対向電圧が出力されるとき、ＶｃｏｍＢの端子には負極性の対向電圧が出力され、ＶｃｏｍＡの端子に負極性の対向電圧が出力されるとき、ＶｃｏｍＢの端子には負極性の対向電圧が出力される。
これにより、共通対向電極配線の交流周期を１フレーム期間としたまま、液晶表示パネルの駆動方法として、１ライン反転駆動法を可能にしている。また、スイッチ素子（ＳＷ−ＴＦＴ）を設けることにより、各対向電極（ＣＴ）の選択時にはただ１本の対向電極の容量を駆動するのみになり、液晶表示パネルを駆動するドライバ（走査回路（ＲＤＶ）、垂直走査回路（ＸＤＶ）、あるいは、水平走査回路（ＹＤＶ））において、対向電極駆動時の消費電流を低くしたまま１ライン反転駆動が可能になる。

図６は、本実施例のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの駆動方法を説明するためタイミングチャートである。図中Ｇ０−１〜Ｇ０−７２と記述したパルス列があるが、これは図６の同じ列に表示されているが、実際はＧ０−１，Ｇ０−２，Ｇ０−３の各端子から出力される独立した単発のパルスを示してある。なお、以下の説明では、１画素行に前記映像電圧を入力する走査期間を１水平走査期間とする。即ち、図３、図４に示す赤（Ｒ）のサブピクセルの行、緑（Ｇ）のサブピクセルの行、および青（Ｂ）のサブピクセル行の３行を走査する期間を１水平走査期間とする。この１水平走査期間をＨと記述する。
図６に示すように、走査回路（ＲＤＶ）は、第１群の端子であるＧ０−１からＧ０−７２の端子に、Ｈ／３毎に、順次Ｈｉｇｈレベル（以下、Ｈレベル）の選択走査電圧を出力する（７２進）。
また、走査回路（ＲＤＶ）は、第２群の端子の中のＧ１−１からＧ１−３６の端子に、２４Ｈ期間（＝７２Ｈ／３）毎に、順次Ｈレベルの選択走査電圧を出力する（２４進）。第２群の端子の中で選択された端子にＨレベルの選択走査電圧が出力されると、当該選択された端子に接続されたゲート配線にゲートが接続される第１トランジスタ（ＴＲ１）がオンとなる。
この状態で、第１群の端子（Ｇ０−１〜Ｇ０−７２）の中で選択された端子から、Ｈレベルの選択走査電圧が出力されると、選択走査電圧が供給された走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）にゲートが接続された薄膜トランジスタ（アクティブ素子）（ＴＦＴ）がオンとなり、薄膜トランジスタ（ＴＦＴ）を介して画素電極に映像電圧が書き込まれ、液晶表示パネルに画像が表示される。

即ち、第２群の端子の各端子は、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を７４本を束にして、２４Ｈ期間毎に順次Ｈレベルの選択走査電圧を出力する。
例えば、Ｇ１−１の端子からＨｉｇｈレベル（以下、Ｈレベル）の選択走査電圧が出力されている期間内に、Ｇ０−１〜Ｇ０−７２の７２個の単発パルスがパラレルに、３６個の第１のグループ内、１番目の第１のグループに形成された各第１トランジスタ（ＴＲ１）に入力され、Ｇ１−２の端子からＨレベルの選択走査電圧が出力されている期間内に、Ｇ０−１〜Ｇ０−７２の７２個の単発パルスがパラレルに、２番目の第１のグループに形成された各第１トランジスタ（ＴＲ１）に入力される。
最後に、Ｇ１−３６の端子からＨレベルの選択走査電圧が出力されている期間内に、Ｇ０−１〜Ｇ０−７２の７２個の単発パルスがパラレルに、３６番目の第１のグループに形成された各第１トランジスタ（ＴＲ１）に入力されることで、２５９２本の走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）に順次選択走査電圧（図５でＶＧＨで示す電圧）を出力することになる。
ここで、第２群の端子のＧ１−１（Ｂ）からＧ１−３６（Ｂ）の端子の中で、選択された端子に対応する端子から、Ｌレベルの非選択反転走査電圧が出力される。
当該選択された端子に対応する端子から、Ｌレベルの非選択反転走査電圧が出力されると、当該Ｌレベルの非選択反転走査電圧が出力される端子に接続された反転ゲート配線にゲートが接続された第２トランジスタ（ＴＲ２）がオフとなる。

これにより、３６個の第１のグループの中で選択されたグループの第１トランジスタ（ＴＲ１）がオンとなり、第２トランジスタ（ＴＲ２）がオフとなる。残りの選択されていないグループでは、第２トランジスタ（ＴＲ２）のいずれかがオンとなっているため、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）は、Ｌレベル（＝ＶＳＳ）となる。本実施例では、このようにして、順次走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を選択する。
本実施例では、第１群の端子（Ｇ０−１〜Ｇ０−７２）と、第２群の端子（Ｇ１−１〜Ｇ１−３６，Ｇ１−１（Ｂ）〜Ｇ１−３６（Ｂ））と、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）とを接続するゲート配線と反転ゲート線の本数は、それぞれ７２本、７２本（３６本×２）で同数であり、この時、ゲート配線の総数は、１４４本（＝７２＋７２）となる。つまり、走査回路（ＲＤＶ）から全ての走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）に１本ずつ配線した場合、ゲート配線が２５９２本必要であったものを、１４４本に削減できたわけである。

従来の技術では、第２トランジスタ（ＴＲ２）のゲートには、第１トランジスタ（ＴＲ１）のゲートに入力される信号の反転電圧が入力される。そして、第１トランジスタ（ＴＲ１）のゲートには、１フレーム期間内の１Ｈ期間のみＨレベルの選択走査電圧が入力されるので、第２トランジスタ（ＴＲ２）のゲートには、１フレーム期間内のほとんどの期間、Ｈレベルの選択反転走査電圧が入力されることになる。
前述したように、薄膜トランジスタの動作寿命に関しては、ゲートとソースとの間、あるいはゲートとドレインとの間の電位差とその印加時間によってストレスの大きさが定義され、このストレスにより、薄膜トランジスタのＯＮ電流低下や、閾値シフトが報告されている。
前述した従来技術の第２トランジスタ（ＴＲ２）の動作においては、第２トランジスタ（ＴＲ２）のゲートに印加されるＨレベルの選択反転走査電圧のデューティー比が大きいので、時間経過による薄膜トランジスタの特性の変動が懸念され、これに伴う製品パネルの信頼性が問題となる。
そして、第２トランジスタ（ＴＲ２）のゲートに入力されるＨレベルの選択反転走査電圧のデューティー比を低下させることは、第２トランジスタ（ＴＲ２）の長寿命化に有効であり、本発明では、この第２トランジスタ（ＴＲ２）のゲートに入力されるＨレベルの選択反転走査電圧のデューティー比を５％以上、５０％以下に規定するものである。

そのため、本実施例では、図６に示すように、各グループ内の第１トランジスタ（ＴＲ１）のゲートにＬレベルの非選択走査電圧を入力するとき、当該グループ内の第２トランジスタ（ＴＲ２）のゲートに、図６のＡに示すように、間欠的に、Ｈレベルの反転走査電圧を入力することを特徴とする。
このように、本実施例では、第２トランジスタ（ＴＲ２）のゲートに、間欠的にＨレベルの選択反転走査電圧を入力するので、第２トランジスタ（ＴＲ２）のゲートに、Ｌレベルの非選択反転走査電圧が入力されている期間には、走査線（ＧＬ−Ｒ，ＧＬ−Ｂ，ＧＬ−Ｂ）はフローティング状態となる。
そのため、映像線（ＤＬ）に供給される映像電圧の変化の影響で、フローティング状態の走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の電圧が立ち上がり、フローティング状態の走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）にゲートが接続される薄膜トランジスタ（ＴＦＴ）がオンとなり、選択された画素以外の画像に映像電圧が書き込まれる可能性がある。

これを防ぐため、第１のグループ内の各第１トランジスタ（ＴＲ１）がＯＮとなっている期間に、Ｇ０−１〜Ｇ０−７２の端子のそれぞれはＨレベルの選択走査電圧を順次出力し、その後Ｌレベルである非選択走査電圧を出力する。これにより、第１のグループ内の各第１トランジスタ（ＴＲ１）に接続される全ての走査線（ＧＬ−Ｒ，ＧＬ−Ｂ，ＧＬ−Ｂ）がＬレベルに固定されてから、第１のグループ内の各第１トランジスタ（ＴＲ１）がＯＦＦになる。
第１のグループ内の各第１トランジスタ（ＴＲ１）がＯＦＦになり、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）がフローティング状態となり、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の電圧が立ち上がろうとするが、第２トランジスタ（ＴＲ２）のゲートに、間欠的にＨレベルの選択反転走査電圧を入力することにより、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）はＬレベルに維持されることになる。
ここで、本実施例では、１フレーム期間内に、第２トランジスタ（ＴＲ２）のゲートにＨレベルの選択反転走査電圧を入力する期間（Ｔｏｎ；１フレーム期間内の全ての、図６に示すＴ１の期間を加算した期間）は、１フレーム期間内に、第２トランジスタ（ＴＲ２）のゲートにＬレベルの非選択反転走査電圧を入力する期間（Ｔｏｆｆ）の、５％以上、５０％以下とされる。
即ち、前述したように、第２トランジスタ（ＴＲ２）のゲートに入力される選択反転走査電圧のデューティー比は５％以上、５０％以下とされる。

［実施例２］
図７は、本発明の実施例２のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
本実施例は、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を３段構成で駆動する実施例である。本実施例では、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）は、ｋ_２×ｋ_３個の第１のグループにグループ分けされる。第２のグループの各々はｋ_２個の第１のグループを有し、第３のグループはｋ_３個の第２のグループを有する。
具体的には、図７において、第３のグループは９個（ｋ_３個）の第２のグループを有し、第２のグループは１２個（ｋ_２個）の第１のグループを有し、第１のグループは２４本（ｋ_１本）の走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を有している。従って図７では、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の総本数は、２５９２（＝２４×１２×９）となる。
そのため、走査回路（ＲＤＶ）は、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）用の端子として、２４個（ｋ１個）の第１群の端子（Ｇ０−１〜Ｇ０−２４）と、（２×２４）個（２ｋ_２個）の第２群の端子（Ｇ１−１〜Ｇ１−１２，Ｇ１−１（Ｂ）〜Ｇ１−１２（Ｂ））と、（２×９）個（２ｋ_３個）の第３群の端子（Ｇ２−１〜Ｇ２−９，Ｇ２−１（Ｂ）〜Ｇ２−９（Ｂ））とを有する。
本実施例では、第１群の端子（Ｇ０−１〜Ｇ０−２４）と、第２群の端子（Ｇ１−１〜Ｇ１−１２，Ｇ１−１（Ｂ）〜Ｇ１−１２（Ｂ））と、第３群の端子（Ｇ２−１〜Ｇ２−９，Ｇ２−１（Ｂ）〜Ｇ２−９（Ｂ））と走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）とを接続するゲート配線と反転ゲート線の本数は、それぞれ２４本、２４本（１２本×２）、１８本（９本×２）とほぼ同数であり、この時、ゲート配線の総数は６６本＝（２４＋２４＋１８）となる。つまり、走査回路（ＲＤＶ）から全ての走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）に１本ずつ配線した場合、ゲート配線が２５９２本必要であったものを、６６本に削減できたわけである。
また、本実施例では、実施例１と比べてトランジスタ数が、１走査線につき２個から４個に増えるが、そのかわり、ゲート配線数が半分以下（１４４本→６６本）となる。
このように、トランジスタ数とゲート配線数はトレードオフの関係となる。アクティブ素子として、ａ−Ｓｉ薄膜トランジスタを使用する液晶表示パネルの場合等のように、トランジスタのサイズを大きくしないと走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の立ち上げ、立ち下げに必要な性能が出ない時には、前述の実施例１の方がトランジスタ数を減らせるので、ゲート配線数が増えてもトータルの面積は小さくでき有効となる。

図８は、図７に示す第１トランジスタ（ＴＲ１）〜第４トランジスタ（ＴＲ４）の配置状態を示す図、図９は、図７に示す第１トランジスタ（ＴＲ１）〜第４トランジスタ（ＴＲ４）の等価回路を示す図である。
本実施例では、各走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の一端は、第３トランジスタ（ＴＲ３）の第２電極（ドレインまたはソース）に接続される。さらに、第３トランジスタ（ＴＲ３）の第１電極（ソースまたはドレイン）は第１トランジスタ（ＴＲ１）の第２電極に接続される。
また、各走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）と基準電位（ここでは、電圧レベルがＬｏｗレベル（以下、Ｌレベルという）のＶＳＳの電圧）との間には、各走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）に非選択走査電圧が供給されるときに、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）がフローティング状態になるのを防止するための第２トランジスタ（ＴＲ２）と第４トランジスタ（ＴＲ４）が接続される。
第１トランジスタ（ＴＲ１）の第１電極（ソースまたはドレイン）は、第１群の端子（Ｇ０−１〜Ｇ０−２４）に接続されるゲート配線のいずれかに接続される。また、第１トランジスタ（ＴＲ１）のゲートは、第２群の端子の中の（Ｇ１−１〜Ｇ１−１２）の端子に接続されるゲート配線のいずれかに接続される。また、第３トランジスタ（ＴＲ３）のゲートは、第３群の端子の中の（Ｇ２−１〜Ｇ２−９）の端子に接続されるゲート配線のいずれかに接続される。

また、第２トランジスタ（ＴＲ２）のゲートは、第２群の端子の中で、選択反転走査電圧を出力する（Ｇ１−１（Ｂ）〜Ｇ１−１２（Ｂ））の端子に接続される反転ゲート配線のいずれかに接続される。さらに、第４トランジスタ（ＴＲ４）のゲートは、第３群の端子の中で、選択反転走査電圧を出力する（Ｇ２−１（Ｂ）〜Ｇ２−９（Ｂ））の端子に接続される反転ゲート配線のいずれかに接続される。
なお、図７において、図１に示すように、走査回路（ＲＤＶ）は、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ）との別々の回路構成であってもよい。ここで、走査回路（ＲＤＶ）（あるいは、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ））は、半導体チップ内の回路で構成し、当該半導体チップを、液晶表示パネルを構成する一対の基板の一方の基板上に実装してもよい。
あるいは、走査回路（ＲＤＶ）、垂直走査回路（ＸＤＶ）、あるいは、水平走査回路（ＹＤＶ）を、ｐｏｉｙ−Ｓｉ薄膜トランジスタで構成し、それらの回路を、液晶表示パネルを構成する一対の基板の一方の基板の液晶側の面に作成するようにしてもよい。
される。
また、図８において、ＶＣＯＭと、ＶＣＯＭＢは、対向電極（ＣＴ）に供給する対向電圧の出力端子であり、ＶＣＯＭの端子に正極性の対向電圧が出力されるとき、ＶＣＯＭＢの端子には負極性の対向電圧が出力され、ＶＣＯＭの端子に負極性の対向電圧が出力されるとき、ＶＣＯＭＢの端子には負極性の対向電圧が出力される。

図１０は、本実施例のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの駆動方法を説明するためタイミングチャートである。図中Ｇ０−１〜Ｇ０−２４と記述したパルス列があるが、これは図１０の同じ列に表示されているが、実際はＧ０−１，Ｇ０−２，Ｇ０−３の各端子から出力される独立した単発のパルスを示してある。
図１０に示すように、走査回路（ＲＤＶ）は、第１群の端子の中のＧ０−１からＧ０−２４の端子に、Ｈ／３毎に、順次Ｈｉｇｈレベル（以下、Ｈレベル）の選択走査電圧を出力する（２４進）。
また、走査回路（ＲＤＶ）は、第２群の端子の中のＧ１−１からＧ１−１２の端子に、８Ｈ期間（＝２４Ｈ／３）毎に、順次Ｈレベルの選択走査電圧を出力する（８進）。第２群の端子の中で選択された端子にＨレベルの選択走査電圧が出力されると、当該選択された端子に接続されたゲート配線にゲートが接続される第１トランジスタ（ＴＲ１）がオンとなる。
また、走査回路（ＲＤＶ）は、第３群の端子の中のＧ２−１からＧ２−９の端子に、９６Ｈ期間毎に、順次Ｈレベルの選択走査電圧を出力する（９進）。第３群の端子の中で選択された端子にＨレベルの選択走査電圧が出力されると、当該選択された端子に接続されたゲート配線にゲートが接続される第３トランジスタ（ＴＲ３）がオンとなる。
これにより、第１群の端子の中で選択された端子から、Ｈレベルの選択走査電圧が出力されると、選択走査電圧が供給された走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）にゲートが接続された薄膜トランジスタ（アクティブ素子）（ＴＦＴ）がオンとなり、薄膜トランジスタ（ＴＦＴ）を介して画素電極に映像電圧が書き込まれ、液晶表示パネルに画像が表示される。

即ち、第２群の端子の各端子は、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を２４本を束にして、８Ｈ期間毎に順次Ｈレベルの選択走査電圧を出力する。第３群の端子の各端子は、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を２８８本を束にして、９６Ｈ期間毎に順次Ｈレベルの選択走査電圧を出力する。
例えば、Ｇ１−１の端子とＧ２−１の端子とからＨレベルの選択走査電圧が出力されている期間内に、Ｇ０−１〜Ｇ０−２４の２４個の単発パルスがパラレルに、第１グループ内の各第１トランジスタ（ＴＲ１）に入力され、Ｇ１−２の端子とＧ２−１の端子とからＨレベルの選択走査電圧が出力されている期間内に、Ｇ０−１〜Ｇ０−２４の２４個の単発パルスがパラレルに、第２グループ内の各第１トランジスタ（ＴＲ１）に入力される。
最後に、Ｇ１−１２の端子とＧ２−１の端子とからＨレベルの選択走査電圧が出力されている期間内に、Ｇ０−１〜Ｇ０−２４の２４個の単発パルスがパラレルに、第１２グループ内の各第１トランジスタ（ＴＲ１）に入力されることで、２５９２本の走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）に順次選択走査電圧（図９でＶＧＨで示す電圧）を出力することになる。
ここで、第２群のＧ１−１（Ｂ）からＧ１−１２（Ｂ）と、第３群のＧ２−１（Ｂ）からＧ２−９（Ｂ）の端子の中で、選択された端子に対応する端子から、Ｌレベルの非選択反転走査電圧が出力される。
当該選択された端子に対応する端子から、Ｌレベルの非選択反転走査電圧が出力されると、当該Ｌレベルの非選択反転走査電圧が出力される端子に接続された反転ゲート配線にゲートが接続された第２トランジスタ（ＴＲ２）と、第４トランジスタ（ＴＲ４）がオフとなる。
これにより、１０８のグループの中で選択されたグループの第１トランジスタ（ＴＲ１）と第３トランジスタ（ＴＲ３）とがオンとなり、第２トランジスタ（ＴＲ２）と第４トランジスタ（ＴＲ４）とがオフとなる。残りのグループでは、第２トランジスタ（ＴＲ２）および第４トランジスタ（ＴＲ４）のいずれかがオンとなっているため、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）は、Ｌレベル（＝ＶＳＳ）となる。本実施例では、このようにして、順次走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を選択する。

本実施例でも、図１０に示すように、各グループ内の第１トランジスタ（ＴＲ１）のゲートにＬレベルの非選択走査電圧を入力するとき、当該グループ内の第２トランジスタ（ＴＲ２）のゲートに、図１０のＡに示すように、間欠的に、Ｈレベルの選択反転走査電圧を入力する。同じく、各グループ内の第３トランジスタ（ＴＲ３）のゲートにＬレベルの非選択走査電圧を入力するとき、当該グループ内の第４トランジスタ（ＴＲ４）のゲートに、間欠的に、Ｈレベルの選択反転走査電圧を入力する。
また、本実施例でも、映像線（ＤＬ）に供給される映像電圧の変化の影響で、フローティング状態の走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の電圧が立ち上がり、フローティング状態の走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）にゲートが接続される薄膜トランジスタ（ＴＦＴ）がオンとなり、選択された画素以外の画像に映像電圧が書き込まれるのを防ぐために、第１のグループ内の各第１トランジスタ（ＴＲ１）と各第３トランジスタ（ＴＲ３）とがＯＮとなっている期間に、Ｇ０−１〜Ｇ０−２４の端子のそれぞれはＨレベルの選択走査電圧を順次出力し、その後Ｌレベルである非選択走査電圧を出力する。これにより、第１のグループ内の各第１トランジスタ（ＴＲ１）と各第３トランジスタ（ＴＲ３）の直列回路に接続される全ての走査線（ＧＬ−Ｒ，ＧＬ−Ｂ，ＧＬ−Ｂ）がＬレベルに固定されてから、第１のグループ内の各第１トランジスタ（ＴＲ１）と各各第３トランジスタ（ＴＲ３）がＯＦＦになる。

第１のグループ内の各第１トランジスタ（ＴＲ１）と各各第３トランジスタ（ＴＲ３）がＯＦＦになり、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）がフローティング状態となり、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）の電圧が立ち上がろうとするが、第２トランジスタ（ＴＲ２）と第４トランジスタ（ＴＲ４）のゲートに、間欠的にＨレベルの選択反転走査電圧を入力することにより、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）はＬレベルに維持されることになる。
ここで、本実施例でも、１フレーム期間内に、第２トランジスタ（ＴＲ２）のゲートにＨレベルの選択反転走査電圧を入力する期間（Ｔｏｎ；１フレーム期間内の全ての、図１０に示すＴ１の期間を加算した期間）は、１フレーム期間内に、第２トランジスタ（ＴＲ２）のゲートにＬレベルの非選択反転走査電圧を入力する期間（Ｔｏｆｆ）の、５％以上、５０％以下とされる。
即ち、前述したように、第２トランジスタ（ＴＲ２）のゲートに入力されるＨレベルの選択反転走査電圧のデューティー比は５％以上、５０％以下とされる。
なお、本実施例では、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を３段構成で駆動する場合について説明したが、走査線（ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ）を４段以上の構成で駆動することも可能である。

［実施例３］
図１１は、本発明の実施例３のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。図１２は、図１１に示す第１トランジスタ（ＴＲ１）と第２トランジスタ（ＴＲ２）の配置状態を示す図である。
本実施例でも、１画素は、第１の色である赤（Ｒ）のサブピクセルと、第２の色である緑（Ｇ）のサブピクセルと、第３の色である青（Ｂ）のサブピクセルとで構成されるが、本実施例では、１画素内の赤（Ｒ）のサブピクセル、緑（Ｇ）のサブピクセル、および青（Ｂ）のサブピクセルに、それぞれ別々の映像線（ＤＬ）を介して、映像電圧（所謂、階調電圧）が入力される。
そこで、本実施例では、走査回路（ＲＤＶ）側に、ＲＧＢスイッチ回路（ＲＧＢ−ＳＷ）を設け、ＲＧＢスイッチ回路（ＲＧＢ−ＳＷ）により、１Ｈ期間内に走査回路（ＲＤＶ）から出力される赤（Ｒ）、緑（Ｇ）、青（Ｂ）の映像電圧を、それぞれ赤（Ｒ）用の映像線（ＤＬ）、緑（Ｇ）用の映像線（ＤＬ）、青（Ｂ）用の映像線（ＤＬ）に出力する。
また、１Ｈ期間内に、１画素内の赤（Ｒ）のサブピクセル、緑（Ｇ）のサブピクセル、および青（Ｂ）のサブピクセルには、同じ走査線（ＧＬ）を介して走査電圧が入力される。
そのため、本実施例では、前述の実施例１と比して、映像線（ＤＬ）の本数が３倍となる代わりに、走査線（ＧＬ）が（１／３）となる。即ち、走査線（ＧＬ）の本数が、８６４本となる。
本実施例では、走査線（ＧＬ）は、３６個（ｋ_２個）の第１のグループにグループ分けされる。各第１のグループの走査線（ＧＬ）の本数は、２４本（ｋ_１本）である。
そのため、走査回路（ＲＤＶ）は、走査線（ＧＬ）用の端子として、２４個（ｋ_１個）の第１群の端子（Ｇ０−１〜Ｇ０−２４）と、（２×３６）個（２ｋ_２個）の第２群の端子（Ｇ１−１〜Ｇ１−３６，Ｇ１−１（Ｂ）〜Ｇ１−３６（Ｂ））とを有する。
本願実施例の動作は、前述の実施例１と同じであるので再度の詳細な説明は省略する。

なお、前述の各実施例において、第２トランジスタ（ＴＲ２）と第４トランジスタ（ＴＲ４）のゲートに入力するＨレベルの選択反転走査電圧を、第１トランジスタ（ＴＲ１）と第３トランジスタ（ＴＲ３）のゲートに入力するＨレベルの選択走査電圧よりも低電位（例えば、選択走査電圧の５０％以下）とすることにより、更に長寿命化を図ることが可能である。
なお、前述の各実施例において、第１トランジスタ（ＴＲ１）〜第４トランジスタ（ＴＲ４）には、ｐｏｉｙ−Ｓｉ薄膜トランジスタを使用した場合について説明したが、第１トランジスタ（ＴＲ１）〜第４トランジスタ（ＴＲ４）には、ａ−Ｓｉ薄膜トランジスタ、あるいは、微結晶Ｓｉ薄膜トランジスタが使用可能である。また、各トランジスタに、ａ−Ｓｉとｐｏｉｙ−Ｓｉの積層膜、あるいはａ−Ｓｉと微結晶Ｓｉの積層膜を使用してもよい。
また、前述の各実施例では、本発明を、液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、表示パネルとして、有機発光ダイオード素子や表面伝導型電子放出素子を用いる表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

ＧＬ，ＧＬ−Ｒ，ＧＬ−Ｇ，ＧＬ−Ｂ 走査線
ＤＬ 映像線
ＰＸ 画素電極
ＣＴ 対向電極
ＴＦＴ，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４ 薄膜トランジスタ
Ｃｌｃ 液晶容量
ＲＤＶ 走査回路
ＸＤＶ 垂直走査回路
ＹＤＶ 水平走査回路
ＲＧＢ−ＳＷ ＲＧＢスイッチ回路

Claims (10)

1. 複数の画素と、
   前記複数の画素に走査電圧を入力する複数の走査線と、
   前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、
   前記複数の走査線は、ｂ個の第１のグループにクループ分けされ、
   前記第１のグループの各々は、１本以上ａ本以下の前記走査線を有し、
   前記走査線駆動回路には、ａ本の第１群のゲート配線と、ｂ本の第２群のゲート配線と、ｂ本の第２群の反転ゲート配線とが接続され、
   前記複数の走査線の各々は、第１のトランジスタの第２電極及び第２のトランジスタの第１電極が接続され、
   前記第２のトランジスタの第２電極には、所定の基準電位が印加され、
   前記第１トランジスタの第１電極は、前記第１群のゲート配線の中のいずれかの１本に接続され、
   前記第１のトランジスタの制御電極は、前記第２群のゲート配線の中のいずれかの１本に接続され、
   前記第２のトランジスタの制御電極は、前記第２群の反転ゲート配線の中のいずれかの１本に接続され、
   前記第１のグループの各々が有する前記走査線に接続されている前記第１のトランジスタの制御電極は、それぞれ同じ前記第２群のゲート配線に接続され、
   前記第１のグループの各々が有する前記走査線に接続されている前記第２のトランジスタの制御電極は、それぞれ同じ前記第２群の反転ゲート配線に接続され、
   前記第２群のゲート配線の何れかに、前記第１のトランジスタがオンとなる選択走査電圧が印加されるときに、
   前記選択走査電圧が印加された前記第２群のゲート配線と、接続する前記第1のグループが同じである前記第２群の反転ゲート配線には、前記第２のトランジスタがオフとなる非選択反転走査電圧が印加され、
   且つ、前記第２群のゲート配線の何れかに、前記第１のトランジスタがオフとなる非選択走査電圧が印加されるときに、
   前記非選択走査電圧が印加された前記第２群のゲート配線と、接続する前記第1のグループが同じである前記第２群の反転ゲート配線には、前記第２のトランジスタがオンとなる選択反転走査電圧が、間欠的に印加されることを特徴とする表示装置。
2. 複数の画素と、
   前記複数の画素に走査電圧を入力する複数の走査線と、
   前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、
   前記複数の走査線は、複数個の第１のグループにクループ分けされ、
   前記複数個の第１のグループは、ｃ個の第２のグループにグループ分けされ、
   前記第１のグループの各々は、１本以上ａ本以下の前記走査線を有し、
   前記第２のグループの各々は、b個の前記第１のグループを有し、
   前記走査線駆動回路には、ａ本の第１群のゲート配線と、ｂ本の第２群のゲート配線と、ｃ本の第３群のゲート配線と、ｂ本の第２群の反転ゲート配線と、ｃ本の第３群の反転ゲート配線とが接続され、
   前記複数の走査線の各々には、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタで構成される回路が設けられ、
   前記第１のトランジスタと前記第２のトランジスタとは直列接続され、
   前記第２のトランジスタの第２電極が前記走査線に接続され、
   前記第３のトランジスタと前記第４のトランジスタとはそれぞれの第１電極が並列に前記走査線に接続され、
   前記第３のトランジスタの第２電極と前記第４のトランジスタの第２電極とは、それぞれ所定の基準電位が印加され、
   前記第１トランジスタの第１電極は、前記第１群のゲート配線の中のいずれかの１本に接続され、
   前記第１のトランジスタの制御電極は、前記第２群のゲート配線の中のいずれかの１本に接続され、
   前記第２のトランジスタの制御電極は、前記第３群のゲート配線の中のいずれかの１本に接続され、
   前記第３のトランジスタの制御電極は、前記第２群の反転ゲート配線の中のいずれかの１本に接続され、
   前記第４のトランジスタの制御電極は、前記第３群の反転ゲート配線の中のいずれかの１本に接続され、
   前記第１のグループの各々が有する前記走査線に接続されている前記第１のトランジスタの制御電極は、それぞれ同じ前記第２群のゲート配線に接続され、
   前記第２のグループの各々が有する前記走査線に接続されている前記第２のトランジスタの制御電極は、それぞれ同じ前記第３群のゲート配線に接続され、
   前記第１のグループの各々が有する前記走査線に接続されている前記第３のトランジスタの制御電極は、それぞれ同じ前記第２群の反転ゲート配線に接続され、
   前記第２のグループの各々が有する前記走査線に接続されている前記第４のトランジスタの制御電極は、それぞれ同じ前記第３群の反転ゲート配線に接続され、
   前記第２群のゲート配線或いは前記第３群のゲート配線の何れかのゲート配線に、前記第１のトランジスタ及び前記第２のトランジスタがオンとなる選択走査電圧が印加されるときに、
   前記選択走査電圧が印加されたゲート配線と、接続する前記第1のグループ或いは第２のグループが同じである前記第２群の反転ゲート配線或いは前記第３群の反転ゲート配線には、前記第３のトランジスタ及び前記第４のトランジスタがオフとなる非選択反転走査電圧が印加され、
   且つ、前記第２群のゲート配線或いは前記第３群のゲート配線の何れかのゲート配線に、前記第１のトランジスタ及び前記第２のトランジスタがオフとなる非選択走査電圧が印加されるときに、
   前記非選択走査電圧が印加された前記ゲート配線と、接続する前記第1のグループ或いは第２のグループが同じである前記第２群の反転ゲート配線或いは前記第３群の反転ゲート配線には、前記第３のトランジスタ及び前記第４のトランジスタがオンとなる選択反転走査電圧が、間欠的に印加されることを特徴とする表示装置。
3. 複数の画素と、
   前記複数の画素に走査電圧を入力する複数の走査線と、
   前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、
   Ｎを２以上の整数とするとき、前記複数の走査線は、第１のグループから第Ｎのグループまで、階層的にグループ分けされ、
   階層的な前記グループ分けは、
   前記複数の走査線を、複数個の第１のグループにクループ分けし、
   前記複数個の第１のグループを、複数個の第２のグループにグループ分し、
   順次、複数個の第（Ｎ−２）のグループを、複数個の第（Ｎ−１）のグループにグループ分けし、
   複数個の第（Ｎ−１）のグループが、第Ｎのグループを成し、
   前記第１のグループの各々は、１本以上ｋ_１本以下の前記走査線を有し、
   前記第２のグループの各々は、ｋ₂個の前記第１のグループを有し、
   順次、前記第Ｎのグループの各々は、ｋ_Ｎ個の前記第（Ｎ−１）のグループを有し、
   前記走査線駆動回路には、ｋ_１本の第１群のゲート配線と、ｋ₂本の第２群のゲート配線から、順次ｋ_Ｎ本の第Ｎ群のゲート配線までのゲート配線群と、ｋ₂本の第２群の反転ゲート配線から、順次ｋ_Ｎ本の第Ｎ群の反転ゲート配線までの反転ゲート配線群とが接続され、
   前記複数の走査線の各々には、１番目から（２Ｎ−２）番目までの（２Ｎ−２）個のトランジスタで構成される回路が設けられ、
   前記１番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタは互いに直列接続され、
   前記第（Ｎ−１）番目のトランジスタの第２電極が前記走査線に接続され、
   Ｎ番目から前記（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタは、それぞれの第１電極が並列に前記走査線に接続され、
   前記Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタの第２電極の各々には、所定の基準電位が印加され、
   前記１番目のトランジスタの第１電極は、前記第１群のゲート配線の中のいずれか１本に接続され、
   前記１番目から前記（Ｎ−１）番目までのトランジスタの制御電極は、
   前記１番目のトランジスタの制御電極が、前記第２群のゲート配線の中のいずれか１本に接続され、順次、前記（Ｎ−１）番目のトランジスタの制御電極が、前記第Ｎ群のゲート配線の中のいずれか１本に接続され、
   前記Ｎ番目から前記（２Ｎ−２）番目までのトランジスタの制御電極は、
   前記Ｎ番目のトランジスタの制御電極が、前記第２群の反転ゲート配線の中のいずれか１本に接続され、順次、前記（２Ｎ−２）番目のトランジスタの制御電極が、前記第Ｎ群の反転ゲート配線の中のいずれか１本に接続され、
   前記第１のグループの各々が有する前記走査線に接続されている前記１番目トランジスタの制御電極は、それぞれ同じ前記第２群のゲート配線に接続され、
   順次、前記第（Ｎ−１）のグループの各々が有する前記走査線に接続されている前記（Ｎ−１）番目のトランジスタの制御電極は、それぞれ同じ前記第Ｎ群のゲート配線に接続され、
   前記第１のグループの各々が有する前記走査線に接続されている前記Ｎ番目のトランジスタの制御電極は、それぞれ同じ前記第２群の反転ゲート配線に接続され、
   順次、前記第（Ｎ−１）のグループの各々が有する前記走査線に接続されている前記（２Ｎ−２）番目のトランジスタの制御電極は、それぞれ同じ前記第Ｎ群の反転ゲート配線に接続され、
   前記第２群のゲート配線から前記第Ｎ群のゲート配線の何れかのゲート配線に、前記トランジスタがオンとなる選択走査電圧が印加されるときに、
   前記選択走査電圧が印加されたゲート配線と、接続する前記第1のグループから前記第（Ｎ−１）までの内のいずれかのグループが同じである前記第２群の反転ゲート配線から前記第Ｎ群の反転ゲート配線までの内の何れかの反転ゲート配線には、前記トランジスタがオフとなる非選択反転走査電圧が印加され、
   前記第２群のゲート配線から前記第Ｎ群のゲート配線の何れかのゲート配線に、前記トランジスタがオフとなる非選択走査電圧が印加されるときに、
   前記非選択走査電圧が印加されたゲート配線と、接続する前記第1のグループから前記第（Ｎ−１）までの内のいずれかのグループが同じである前記第２群の反転ゲート配線から前記第Ｎ群の反転ゲート配線までの内の何れかの反転ゲート配線には、前記トランジスタがオンとなる選択反転走査電圧が、間欠的に印加されることを特徴とする表示装置。
4. １フレーム期間内に、前記走査線駆動回路から前記第２群から第Ｎ群の各反転ゲート配線に対して、選択反転走査電圧を出力する期間をＴｏｎ、非選択反転走査電圧を出力する期間をＴｏｆｆとするとき、０．０５≦Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）≦０．５を満足することを特徴とする請求項３に記載の表示装置。
5. 前記走査線駆動回路は、ｋ_１本の前記第１群のゲート配線に対して、前記第１のグループ各々の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、
   ｋ₂本の前記第２群のゲート配線に対して、ｋ_１水平走査期間毎に順次第２選択走査電圧を出力し、
   ｋ₃本の前記第３群のゲート配線に対して、（ｋ_１×ｋ_２）水平走査期間毎に順次第３選択走査電圧を出力し、
   順次、ｋ_Ｎ本の前記第Ｎ群のゲート配線に対して、（ｋ_１×ｋ_２×・・・×ｋ_{（Ｎ−１）}）水平走査期間毎に順次第Ｎ選択走査電圧を出力することを特徴とする請求項３または請求項４項に記載の表示装置。
6. 前記複数の画素に映像電圧を入力する複数の映像線と、
   前記複数の映像線に前記映像電圧を供給する映像線駆動回路とを備え
   前記各画素は、第１の色のサブピクセルと、第２の色のサブピクセルと、第３の色のサブピクセルとで構成され、
   前記各画素の前記第１の色のサブピクセル、第２の色のサブピクセル、および第３の色のサブピクセルには、同一の映像線から映像電圧が入力され、
   ｋ_１本の前記第１群のゲート配線は、第１の色用の走査線Ａと、第２の色用の走査線Ｂと、第３の色用の走査線Ｃとで構成され、
   前記各画素の前記第１の色のサブピクセルには、前記第１の色用の走査線Ａから前記走査電圧が入力され、
   前記各画素の前記第２の色のサブピクセルには、前記第２の色用の走査線Ｂから前記走査電圧が入力され、
   前記各画素の前記第３の色のサブピクセルには、第３の色用の走査線Ｃから前記走査電圧が入力され、
   １画素行に前記映像電圧を入力する走査期間を１水平走査期間とするとき、
   前記１水平走査期間は、連続する第１期間、第２期間、および第３期間に分割され、
   前記映像線駆動回路は、前記第１期間に前記第１の色の前記映像電圧を、前記第２期間に前記第２の色の前記映像電圧を、前記第３期間に前記第３の色の前記映像電圧を、各映像線に対して供給し、
   前記走査線駆動回路は、ｋ_１個の前記第１群のゲート配線に対して、前記第１期間に前記第１のグループ各々の前記走査線Ａを選択し、前記第２期間に前記第１のグループ各々の前記走査線Ｂを選択し、前記第３期間に前記第１のグループ各々の前記走査線Ｃを選択する第１選択走査電圧を、１／３水平走査期間毎に出力し、
   ｋ₂本の前記第２群のゲート配線に対して、（１／３×ｋ_１）水平走査期間毎に順次第２選択走査電圧を出力し、
   ｋ₃本の前記第３群のゲート配線に対して、（１／３×ｋ_１×ｋ_２）水平走査期間毎に順次第３選択走査電圧を出力し、
   順次、ｋ_Ｎ本の前記第Ｎ群のゲート配線に対して、（１／３×ｋ_１×ｋ_２×・・・×ｋ_{（Ｎ−１）}）水平走査期間毎に順次第Ｎ選択走査電圧を出力することを特徴とする請求項３または請求項４に記載の表示装置。
7. 前記走査線駆動回路は、前記第２選択走査電圧を出力している期間内で、前記第１選択走査電圧を出力した後に、ｋ_１個の前記第１群のゲート配線の各々に、前記基準電位を出力することを特徴とする請求項５または請求項６に記載の表示装置。
8. 前記査線駆動回路は、半導体層がポリシリコン層、或いはポリシリコン層とアモルファスシリコンの積層で形成される薄膜トランジスタで構成される回路であり、
   前記回路は、前記複数の画素が配置される表示部の周囲に形成されていることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
9. 前記査線駆動回路は、半導体層が微結晶シリコン層、或いは微結晶シリコン層とアモルファスシリコンの積層で形成される薄膜トランジスタで構成される回路であり、
   前記回路は、前記複数の画素が配置される表示部の周囲に形成されていることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
10. 前記走査線駆動回路は、半導体チップ内に搭載された回路であることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。

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