JP2011039234A5

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Publication number: JP2011039234A5
Application number: JP2009185821A
Authority: JP
Filing date: 2009-08-10
Publication date: 2012-08-09
Anticipated expiration: 2029-08-10

Claims

複数の画素と、
前記複数の画素に走査電圧を入力する複数の走査線と、
前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、
Ｎを２以上の整数とするとき、前記複数の走査線は、第１のグループから第Ｎのグループまで、階層的にグループ分けされ、
階層的な前記グループ分けは、
前記複数の走査線を、複数個の第１のグループにグループ分けし、
前記複数個の第１のグループを、複数個の第２のグループにグループ分けし、
順次、複数個の第（Ｎ−２）のグループを、複数個の第（Ｎ−１）のグループにグループ分けし、
複数個の第（Ｎ−１）のグループが、第Ｎのグループを成し、
前記第１のグループの各々は、１本以上ｋ_１本以下の前記走査線を有し、
前記第２のグループの各々は、ｋ_２個の前記第１のグループを有し、
順次、前記第Ｎのグループの各々は、ｋ_Ｎ個の前記第（Ｎ−１）のグループを有し、
前記走査線駆動回路には、ｋ_１本の第１群のゲート配線と、ｋ_２本の第２群のゲート配線から、順次ｋ_Ｎ本の第Ｎ群のゲート配線までのゲート配線群と、ｋ_２本の第２群の反転ゲート配線から、順次ｋ_Ｎ本の第Ｎ群の反転ゲート配線までの反転ゲート配線群とが接続され、
前記複数の走査線の各々には、１番目から（２Ｎ−２）番目までの（２Ｎ−２）個のトランジスタで構成される回路が設けられ、
前記１番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタは互いに直列接続され、
前記第（Ｎ−１）番目のトランジスタの第２電極が前記走査線に接続され、
Ｎ番目から前記（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタは、それぞれの第１電極が並列に前記走査線に接続され、
前記Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のトランジスタの第２電極の各々には、所定の基準電位が印加され、
前記１番目のトランジスタの第１電極は、前記第１群のゲート配線の中のいずれか１本に接続され、
前記１番目から前記（Ｎ−１）番目までのトランジスタの制御電極は、
前記１番目のトランジスタの制御電極が、前記第２群のゲート配線の中のいずれか１本に接続され、順次、前記（Ｎ−１）番目のトランジスタの制御電極が、前記第Ｎ群のゲート配線の中のいずれか１本に接続され、
前記Ｎ番目から前記（２Ｎ−２）番目までのトランジスタの制御電極は、
前記Ｎ番目のトランジスタの制御電極が、前記第２群の反転ゲート配線の中のいずれか１本に接続され、順次、前記（２Ｎ−２）番目のトランジスタの制御電極が、前記第Ｎ群の反転ゲート配線の中のいずれか１本に接続され、
前記第１のグループの各々が有する前記走査線に接続されている前記１番目トランジスタの制御電極は、それぞれ同じ前記第２群のゲート配線に接続され、
順次、前記第（Ｎ−１）のグループの各々が有する前記走査線に接続されている前記（Ｎ−１）番目のトランジスタの制御電極は、それぞれ同じ前記第Ｎ群のゲート配線に接続され、
前記第１のグループの各々が有する前記走査線に接続されている前記Ｎ番目のトランジスタの制御電極は、それぞれ同じ前記第２群の反転ゲート配線に接続され、
順次、前記第（Ｎ−１）のグループの各々が有する前記走査線に接続されている前記（２Ｎ−２）番目のトランジスタの制御電極は、それぞれ同じ前記第Ｎ群の反転ゲート配線に接続され、
前記第２群のゲート配線から前記第Ｎ群のゲート配線の何れかのゲート配線に、前記トランジスタがオンとなる選択走査電圧が印加されるときに、
前記選択走査電圧が印加されたゲート配線と、接続する前記第１のグループから前記第（Ｎ−１）までの内のいずれかのグループが同じである前記第２群の反転ゲート配線から前記第Ｎ群の反転ゲート配線までの内の何れかの反転ゲート配線には、前記トランジスタがオフとなる非選択反転走査電圧が印加され、
前記第２群のゲート配線から前記第Ｎ群のゲート配線の何れかのゲート配線に、前記トランジスタがオフとなる非選択走査電圧が印加されるときに、
前記非選択走査電圧が印加されたゲート配線と、接続する前記第１のグループから前記第（Ｎ−１）までの内のいずれかのグループが同じである前記第２群の反転ゲート配線から前記第Ｎ群の反転ゲート配線までの内の何れかの反転ゲート配線には、前記トランジスタがオンとなる選択反転走査電圧が、間欠的に印加されることを特徴とする表示装置。
１フレーム期間内に、前記走査線駆動回路から前記第２群から第Ｎ群の各反転ゲート配線に対して、選択反転走査電圧を出力する期間をＴｏｎ、非選択反転走査電圧を出力する期間をＴｏｆｆとするとき、０．０５≦Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）≦０．５を満足することを特徴とする請求項２に記載の表示装置。
前記走査線駆動回路は、ｋ_１本の前記第１群のゲート配線に対して、前記第１のグループ各々の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、
ｋ_２本の前記第２群のゲート配線に対して、ｋ_１水平走査期間毎に順次第２選択走査電圧を出力し、
ｋ_３本の前記第３群のゲート配線に対して、（ｋ_１×ｋ_２）水平走査期間毎に順次第３選択走査電圧を出力し、
順次、ｋ_Ｎ本の前記第Ｎ群のゲート配線に対して、（ｋ_１×ｋ_２×・・・×ｋ_{（Ｎ−１）}）水平走査期間毎に順次第Ｎ選択走査電圧を出力することを特徴とする請求項１または請求項２に記載の表示装置。
前記複数の画素に映像電圧を入力する複数の映像線と、
前記複数の映像線に前記映像電圧を供給する映像線駆動回路とを備え
前記各画素は、第１の色のサブピクセルと、第２の色のサブピクセルと、第３の色のサブピクセルとで構成され、
前記各画素の前記第１の色のサブピクセル、第２の色のサブピクセル、および第３の色のサブピクセルには、同一の映像線から映像電圧が入力され、
ｋ_１本の前記第１群のゲート配線は、第１の色用の走査線Ａと、第２の色用の走査線Ｂと、第３の色用の走査線Ｃとで構成され、
前記各画素の前記第１の色のサブピクセルには、前記第１の色用の走査線Ａから前記走査電圧が入力され、
前記各画素の前記第２の色のサブピクセルには、前記第２の色用の走査線Ｂから前記走査電圧が入力され、
前記各画素の前記第３の色のサブピクセルには、第３の色用の走査線Ｃから前記走査電圧が入力され、
１画素行に前記映像電圧を入力する走査期間を１水平走査期間とするとき、
前記１水平走査期間は、連続する第１期間、第２期間、および第３期間に分割され、
前記映像線駆動回路は、前記第１期間に前記第１の色の前記映像電圧を、前記第２期間に前記第２の色の前記映像電圧を、前記第３期間に前記第３の色の前記映像電圧を、各映像線に対して供給し、
前記走査線駆動回路は、ｋ_１個の前記第１群のゲート配線に対して、前記第１期間に前記第１のグループ各々の前記走査線Ａを選択し、前記第２期間に前記第１のグループ各々の前記走査線Ｂを選択し、前記第３期間に前記第１のグループ各々の前記走査線Ｃを選択する第１選択走査電圧を、１／３水平走査期間毎に出力し、
ｋ_２本の前記第２群のゲート配線に対して、（１／３×ｋ_１）水平走査期間毎に順次第２選択走査電圧を出力し、
ｋ_３本の前記第３群のゲート配線に対して、（１／３×ｋ_１×ｋ_２）水平走査期間毎に順次第３選択走査電圧を出力し、
順次、ｋ_Ｎ本の前記第Ｎ群のゲート配線に対して、（１／３×ｋ_１×ｋ_２×・・・×ｋ_{（Ｎ−１）}）水平走査期間毎に順次第Ｎ選択走査電圧を出力することを特徴とする請求項１または請求項２に記載の表示装置。
前記走査線駆動回路は、前記第２選択走査電圧を出力している期間内で、前記第１選択走査電圧を出力した後に、ｋ_１個の前記第１群のゲート配線の各々に、前記基準電位を出力することを特徴とする請求項３または請求項４に記載の表示装置。
複数の画素と、
前記複数の画素に走査電圧を入力する複数の走査線と、
前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、
前記複数の走査線は、ｂ個の第１のグループにグループ分けされ、
前記第１のグループの各々は、１本以上ａ本以下の前記走査線を有し、
前記走査線駆動回路には、ａ本の第１群のゲート配線と、ｂ本の第２群のゲート配線と、ｂ本の第２群の反転ゲート配線とが接続され、
前記複数の走査線の各々は、第１のトランジスタの第２電極及び第２のトランジスタの第１電極が接続され、
前記第２のトランジスタの第２電極には、所定の基準電位が印加され、
前記第１トランジスタの第１電極は、前記第１群のゲート配線の中のいずれかの１本に接続され、
前記第１のトランジスタの制御電極は、前記第２群のゲート配線の中のいずれかの１本に接続され、
前記第２のトランジスタの制御電極は、前記第２群の反転ゲート配線の中のいずれかの１本に接続され、
前記第１のグループの各々が有する前記走査線に接続されている前記第１のトランジスタの制御電極は、それぞれ同じ前記第２群のゲート配線に接続され、
前記第１のグループの各々が有する前記走査線に接続されている前記第２のトランジスタの制御電極は、それぞれ同じ前記第２群の反転ゲート配線に接続され、
前記第２群のゲート配線の何れかに、前記第１のトランジスタがオンとなる選択走査電圧が印加されるときに、
前記選択走査電圧が印加された前記第２群のゲート配線と、接続する前記第１のグループが同じである前記第２群の反転ゲート配線には、前記第２のトランジスタがオフとなる非選択反転走査電圧が印加され、
且つ、前記第２群のゲート配線の何れかに、前記第１のトランジスタがオフとなる非選択走査電圧が印加されるときに、
前記非選択走査電圧が印加された前記第２群のゲート配線と、接続する前記第１のグループが同じである前記第２群の反転ゲート配線には、前記第２のトランジスタがオンとなる選択反転走査電圧が、間欠的に印加されることを特徴とする表示装置。
複数の画素と、
前記複数の画素に走査電圧を入力する複数の走査線と、
前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、
前記複数の走査線は、複数個の第１のグループにグループ分けされ、
前記複数個の第１のグループは、ｃ個の第２のグループにグループ分けされ、
前記第１のグループの各々は、１本以上ａ本以下の前記走査線を有し、
前記第２のグループの各々は、b個の前記第１のグループを有し、
前記走査線駆動回路には、ａ本の第１群のゲート配線と、ｂ本の第２群のゲート配線と、ｃ本の第３群のゲート配線と、ｂ本の第２群の反転ゲート配線と、ｃ本の第３群の反転ゲート配線とが接続され、
前記複数の走査線の各々には、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタで構成される回路が設けられ、
前記第１のトランジスタと前記第２のトランジスタとは直列接続され、
前記第２のトランジスタの第２電極が前記走査線に接続され、
前記第３のトランジスタと前記第４のトランジスタとはそれぞれの第１電極が並列に前記走査線に接続され、
前記第３のトランジスタの第２電極と前記第４のトランジスタの第２電極とは、それぞれ所定の基準電位が印加され、
前記第１トランジスタの第１電極は、前記第１群のゲート配線の中のいずれかの１本に接続され、
前記第１のトランジスタの制御電極は、前記第２群のゲート配線の中のいずれかの１本に接続され、
前記第２のトランジスタの制御電極は、前記第３群のゲート配線の中のいずれかの１本に接続され、
前記第３のトランジスタの制御電極は、前記第２群の反転ゲート配線の中のいずれかの１本に接続され、
前記第４のトランジスタの制御電極は、前記第３群の反転ゲート配線の中のいずれかの１本に接続され、
前記第１のグループの各々が有する前記走査線に接続されている前記第１のトランジスタの制御電極は、それぞれ同じ前記第２群のゲート配線に接続され、
前記第２のグループの各々が有する前記走査線に接続されている前記第２のトランジスタの制御電極は、それぞれ同じ前記第３群のゲート配線に接続され、
前記第１のグループの各々が有する前記走査線に接続されている前記第３のトランジスタの制御電極は、それぞれ同じ前記第２群の反転ゲート配線に接続され、
前記第２のグループの各々が有する前記走査線に接続されている前記第４のトランジスタの制御電極は、それぞれ同じ前記第３群の反転ゲート配線に接続され、
前記第２群のゲート配線或いは前記第３群のゲート配線の何れかのゲート配線に、前記第１のトランジスタ及び前記第２のトランジスタがオンとなる選択走査電圧が印加されるときに、
前記選択走査電圧が印加されたゲート配線と、接続する前記第１のグループ或いは第２のグループが同じである前記第２群の反転ゲート配線或いは前記第３群の反転ゲート配線には、前記第３のトランジスタ及び前記第４のトランジスタがオフとなる非選択反転走査電圧が印加され、
且つ、前記第２群のゲート配線或いは前記第３群のゲート配線の何れかのゲート配線に、前記第１のトランジスタ及び前記第２のトランジスタがオフとなる非選択走査電圧が印加されるときに、
前記非選択走査電圧が印加された前記ゲート配線と、接続する前記第１のグループ或いは第２のグループが同じである前記第２群の反転ゲート配線或いは前記第３群の反転ゲート配線には、前記第３のトランジスタ及び前記第４のトランジスタがオンとなる選択反転走査電圧が、間欠的に印加されることを特徴とする表示装置。
前記走査線駆動回路は、半導体層がポリシリコン層、或いはポリシリコン層とアモルファスシリコンの積層で形成される薄膜トランジスタで構成される回路であり、
前記回路は、前記複数の画素が配置される表示部の周囲に形成されていることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
前記走査線駆動回路は、半導体層が微結晶シリコン層、或いは微結晶シリコン層とアモルファスシリコンの積層で形成される薄膜トランジスタで構成される回路であり、
前記回路は、前記複数の画素が配置される表示部の周囲に形成されていることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
前記走査線駆動回路は、半導体チップ内に搭載された回路であることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。