JP2008139882A5 - - Google Patents

Claims (10)

1. 外部から映像データを受信して所定の順序に再配置し、再配置後の映像データを第１制御信号と共に出力し、かつ、その出力のタイミングに合わせて第２制御信号を出力するタイミングコントローラ、
   極性の異なる基準電圧を１水平周期以下の所定の周期で交互に入力し、前記第１制御信号に従って前記再配置後の映像データを前記基準電圧に基づいてデータ電圧に変換することにより、極性の異なるデータ電圧を前記所定の周期で交互に出力するライン反転駆動チップ、
   前記第２制御信号に応じてゲート信号を出力するゲート駆動回路、及び、
   マトリクス状に配置された複数の画素であり、各画素行には少なくとも２つの画素群が交互に配置され、異なる画素行で異なる画素群が同じゲート信号に応じて同じ極性のデータ電圧を受ける複数の画素、を含む表示パネル、
   を有する表示装置。
2. 各画素行は先頭の画素から順に１以上の画素ごとに異なる画素群に分けられている、請求項１に記載の表示装置。
3. ２つの連続する画素行を第１画素行と第２画素行とするとき、前記第１画素行の第１画素群と前記第２画素行の第２画素群とは第１極性のデータ電圧を受け、前記第１画素行の第２画素群と前記第２画素行の第１画素群とは、前記第１極性とは逆の第２極性のデータ電圧を受ける、請求項１に記載の表示装置。
4. 前記表示パネルは、
   前記ゲート駆動回路に接続され、画素マトリクスの間を行方向に延び、異なる画素行の異なる画素群に同じゲート信号を伝達する複数のゲートライン、及び、
   前記ライン反転駆動チップに接続され、画素マトリクスの間を列方向に延びて前記複数のゲートラインと交差し、画素列ごとにデータ電圧を伝達する複数のデータライン、
   をさらに含む、請求項３に記載の表示装置。
5. ２つの連続する画素行を第１画素行と第２画素行とするとき、前記複数のゲートラインはそれぞれ、
   前記第１画素行の第１画素群に接続された第１サブゲートライン、
   前記第２画素行の第２画素群に接続された第２サブゲートライン、及び、
   前記第１サブゲートラインと前記第２サブゲートラインとの間を接続する接続ライン、
   を含む、請求項４に記載の表示装置。
6. 前記第１サブゲートラインは複数であり、前記第１画素行の第１画素群に含まれている所定数の画素ごとに１つずつ接続され、
   前記第２サブゲートラインは複数であり、前記第２画素行の第２画素群に含まれている所定数の画素ごとに１つずつ接続され、
   前記接続ラインは複数であり、それぞれが前記第１サブゲートラインの１つと前記第２サブゲートラインの１つとの間を接続している、
   請求項５に記載の表示装置。
7. 前記第１サブゲートラインと前記第２サブゲートラインとは画素マトリクスの行方向に延び、前記接続ラインは画素マトリクスの列方向に延びている、請求項１に記載の表示装置。
8. 前記第１サブゲートラインと前記第２サブゲートラインとは同じ層に形成され、前記接続ラインは前記複数のデータラインと同じ層に形成されている、請求項７に記載の表示装置。
9. 前記第１サブゲートラインは前記第１画素行の全体に延び、前記第２サブゲートラインは前記第２画素行の全体に延びている、請求項1に記載の表示装置。
10. 前記接続ラインは前記表示パネルの周辺領域において前記第１サブゲートラインと前記第２サブゲートラインとの間を接続している、請求項９に記載の表示装置。