JP2011107545A - 液晶表示装置、電子機器、及び駆動方法 - Google Patents
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Abstract
【課題】液晶表示装置における視角依存性を低下できるようにする。
【解決手段】液晶表示装置１は、走査線１６と、信号線１５と、小副画素電極２１１と、小副画素電極２１１に隣接して設けられた大副画素電極２２１と、信号線１５と小副画素電極２１１との間の接続を開閉するスイッチ素子２１２と、信号線１５と大副画素電極２２１との間の接続を開閉するスイッチ素子２２２と、共通電極１４と、大副画素電極２２１に対向する補助電極線１９２と、走査線１６を順次選択する走査ドライバ４０と、階調信号を信号線１５に出力するデータドライバ３０と、データドライバ３０による階調信号の出力に同期して反転する波形信号を生成し、その波形信号を補助電極配線１９２に出力する波形信号生成回路７０と、を備える。
【選択図】図５
【解決手段】液晶表示装置１は、走査線１６と、信号線１５と、小副画素電極２１１と、小副画素電極２１１に隣接して設けられた大副画素電極２２１と、信号線１５と小副画素電極２１１との間の接続を開閉するスイッチ素子２１２と、信号線１５と大副画素電極２２１との間の接続を開閉するスイッチ素子２２２と、共通電極１４と、大副画素電極２２１に対向する補助電極線１９２と、走査線１６を順次選択する走査ドライバ４０と、階調信号を信号線１５に出力するデータドライバ３０と、データドライバ３０による階調信号の出力に同期して反転する波形信号を生成し、その波形信号を補助電極配線１９２に出力する波形信号生成回路７０と、を備える。
【選択図】図５
Description
本発明は、液晶表示装置、電子機器、及び駆動方法に関する。
アクティブマトリクス方式の液晶表示装置は、基板上にマトリクス状に配置された画素電極に対して対向基板の共通電極が対向して配置し、これらの基板の間に液晶が充填されることで構成される。
ところで、液晶表示装置は、視角依存性を有する。つまり、表示画面の見る角度によって表示画面の見え方が変化してしまう。そのため、表示状態の視角依存性を改善することが望まれている。
本発明の課題は、液晶表示装置における視角依存性を低下できるようにすることである。
以上の課題を解決するために、本発明によれば、
液晶表示装置が、
第１の方向に沿って隣接して配列された第１の走査線及び第２の走査線と、
前記第１の方向に直交する第２の方向に沿って設けられた信号線と、
前記第１の走査線と前記信号線に接続され、前記第１の方向に沿って配設された第１の画素電極と第２の画素電極とを有し、前記第１の画素電極と前記第２の画素電極とが互いに異なる面積を有する第１の表示画素と、
前記第１の表示画素に対し前記第２の方向に隣接して配設され、前記第２の走査線と前記信号線に接続され、前記第１の方向に沿って配設された第３の画素電極と第４の画素電極とを有し、前記第３の画素電極は前記第２の画素電極と同じ面積を有し、前記第４の画素電極は前記第１の画素電極と同じ面積を有し、前記第３の画素電極は前記第１の画素電極に前記第２の方向に沿って隣接して配設され、前記第４の画素電極は前記第２の画素電極に前記第２の方向に沿って隣接して配設されている第２の表示画素と、
前記第１の画素電極と前記第４の画素電極、又は、前記第２の画素電極と前記第３の画素電極、の一方に対し、平面的に重なる位置に設けられている補助電極線と、
を有することとした。
液晶表示装置が、
第１の方向に沿って隣接して配列された第１の走査線及び第２の走査線と、
前記第１の方向に直交する第２の方向に沿って設けられた信号線と、
前記第１の走査線と前記信号線に接続され、前記第１の方向に沿って配設された第１の画素電極と第２の画素電極とを有し、前記第１の画素電極と前記第２の画素電極とが互いに異なる面積を有する第１の表示画素と、
前記第１の表示画素に対し前記第２の方向に隣接して配設され、前記第２の走査線と前記信号線に接続され、前記第１の方向に沿って配設された第３の画素電極と第４の画素電極とを有し、前記第３の画素電極は前記第２の画素電極と同じ面積を有し、前記第４の画素電極は前記第１の画素電極と同じ面積を有し、前記第３の画素電極は前記第１の画素電極に前記第２の方向に沿って隣接して配設され、前記第４の画素電極は前記第２の画素電極に前記第２の方向に沿って隣接して配設されている第２の表示画素と、
前記第１の画素電極と前記第４の画素電極、又は、前記第２の画素電極と前記第３の画素電極、の一方に対し、平面的に重なる位置に設けられている補助電極線と、
を有することとした。
好ましくは、
前記補助電極線は、前記第１の画素電極と前記第４の画素電極に平面的に重なる位置に設けられているとき、前記第２の画素電極と前記第３の画素電極に平面的に重ならない位置に設けられ、前記第２の画素電極と前記第３の画素電極に平面的に重なる位置に設けられているとき、前記第１の画素電極と前記第４の画素電極に平面的に重ならない位置に設けられていることとした。
好ましくは、
前記第１の画素電極に印加される第１の実効電圧に対して前記第２の画素電極に印加される第２の実効電圧を異ならせ、前記第３の画素電極に印加される第３の実効電圧に対して前記第４の画素電極に印加される第４の実効電圧を異ならせる電圧信号を前記補助電極線に印加する電圧印加回路を備えることとした。
好ましくは、
前記第１の走査線及び前記第２の走査線を選択期間毎に順次選択する走査ドライバを有し、
前記電圧信号は、前記選択期間を半周期とした波形信号を有することとした。
好ましくは、
前記第１の画素電極、前記第２の画素電極、前記第３の画素電極及び前記第４の画素電極に液晶層を介して対向する共通電極と、
前記共通電極の電位を基準として、前記選択期間に同期して極性が反転する階調信号を前記複数の信号線に出力するデータドライバと、
を有し、
前記第２の画素電極は前記第１の画素電極よりも大きい面積を有し、
前記補助電極線は、前記第２の画素電極と前記第３の画素電極に対し、平面的に重なる位置に設けられ、
前記電圧信号は、前記階調信号と同相の波形信号を有することとした。
好ましくは、
前記第１の画素電極、前記第２の画素電極、前記第３の画素電極及び前記第４の画素電極に液晶層を介して対向する共通電極と、
前記共通電極の電圧を基準として、前記選択期間に同期して極性が反転する階調信号を前記複数の信号線に出力するデータドライバと、
を有し、
前記第２の画素電極は前記第１の画素電極より小さい面積を有し、
前記補助電極線は、前記第２の画素電極と前記第３の画素電極に対し、平面的に重なる位置に設けられ、
前記電圧信号は、前記階調信号と逆位相の波形信号を有することとした。
好ましくは、
前記第１の表示画素に対し前記第１の方向に沿って隣接して配設される第３の表示画素と、前記第３の表示画素に対し前記第２の方向に隣接して配設され、前記第２の表示画素に前記第１の方向に沿って隣接して配設される第４の表示画素と、を有し、
前記第３の表示画素は、前記第１の方向に沿って配設された第５の画素電極と第６の画素電極とを有し、前記第５の画素電極は前記第２の画素電極と同じ面積を有し、前記第６の画素電極は前記第１の画素電極と同じ面積を有し、
前記第４の表示画素は、前記第１の方向に沿って配設された第７の画素電極と第８の画素電極とを有し、前記第７の画素電極は前記第１の画素電極と同じ面積を有し、前記第８の画素電極は前記第２の画素電極と同じ面積を有し、
前記第７の画素電極は前記第５の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第８の画素電極は前記第６の画素電極に対し前記第２の方向に沿って隣接して配設され、
前記第２の画素電極と前記第５の画素電極とは前記第１の方向に沿って隣接して配設され、
前記第４の画素電極と前記第７の画素電極は前記第１の方向に沿って隣接して配設されていることとした。
好ましくは、
前記補助電極線は、前記第５の画素電極と前記第８の画素電極、又は、前記第６の画素電極と前記第７の画素電極、の一方に対し、平面的に重なる位置に設けられていることとした。
好ましくは、
前記第２の表示画素に対し前記第２の方向に沿って隣接して配設された第５の表示画素と、前記第５の表示画素に対し前記第２の方向に沿って隣接して配設された第６の表示画素と、を有し、
前記第５の表示画素は、前記第１の方向に沿って配設された第９の画素電極と第１０の画素電極とを有し、前記第９の画素電極は前記第２の画素電極と同じ面積を有し、前記第１０の画素電極は前記第１の画素電極と同じ面積を有し、
前記第６の表示画素は、前記第１の方向に沿って配設された第１１の画素電極と第１２の画素電極とを有し、前記第１１の画素電極は前記第１の画素電極と同じ面積を有し、前記第１２の画素電極は前記第２の画素電極と同じ面積を有し、
前記第１１の画素電極は前記第９の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第１２の画素電極は前記第１０の画素電極に対し前記第２の方向に沿って隣接して配設され、
前記第９の画素電極は前記第３の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第１０の画素電極は前記第４の画素電極に対し前記第２の方向に沿って隣接して配設されていることとした。
好ましくは、
前記補助電極線は、前記第９の画素電極と前記第１２の画素電極、又は、前記第１０の画素電極と前記第１１の画素電極、の一方に対し、平面的に重なる位置に設けられていることとした。
前記補助電極線は、前記第１の画素電極と前記第４の画素電極に平面的に重なる位置に設けられているとき、前記第２の画素電極と前記第３の画素電極に平面的に重ならない位置に設けられ、前記第２の画素電極と前記第３の画素電極に平面的に重なる位置に設けられているとき、前記第１の画素電極と前記第４の画素電極に平面的に重ならない位置に設けられていることとした。
好ましくは、
前記第１の画素電極に印加される第１の実効電圧に対して前記第２の画素電極に印加される第２の実効電圧を異ならせ、前記第３の画素電極に印加される第３の実効電圧に対して前記第４の画素電極に印加される第４の実効電圧を異ならせる電圧信号を前記補助電極線に印加する電圧印加回路を備えることとした。
好ましくは、
前記第１の走査線及び前記第２の走査線を選択期間毎に順次選択する走査ドライバを有し、
前記電圧信号は、前記選択期間を半周期とした波形信号を有することとした。
好ましくは、
前記第１の画素電極、前記第２の画素電極、前記第３の画素電極及び前記第４の画素電極に液晶層を介して対向する共通電極と、
前記共通電極の電位を基準として、前記選択期間に同期して極性が反転する階調信号を前記複数の信号線に出力するデータドライバと、
を有し、
前記第２の画素電極は前記第１の画素電極よりも大きい面積を有し、
前記補助電極線は、前記第２の画素電極と前記第３の画素電極に対し、平面的に重なる位置に設けられ、
前記電圧信号は、前記階調信号と同相の波形信号を有することとした。
好ましくは、
前記第１の画素電極、前記第２の画素電極、前記第３の画素電極及び前記第４の画素電極に液晶層を介して対向する共通電極と、
前記共通電極の電圧を基準として、前記選択期間に同期して極性が反転する階調信号を前記複数の信号線に出力するデータドライバと、
を有し、
前記第２の画素電極は前記第１の画素電極より小さい面積を有し、
前記補助電極線は、前記第２の画素電極と前記第３の画素電極に対し、平面的に重なる位置に設けられ、
前記電圧信号は、前記階調信号と逆位相の波形信号を有することとした。
好ましくは、
前記第１の表示画素に対し前記第１の方向に沿って隣接して配設される第３の表示画素と、前記第３の表示画素に対し前記第２の方向に隣接して配設され、前記第２の表示画素に前記第１の方向に沿って隣接して配設される第４の表示画素と、を有し、
前記第３の表示画素は、前記第１の方向に沿って配設された第５の画素電極と第６の画素電極とを有し、前記第５の画素電極は前記第２の画素電極と同じ面積を有し、前記第６の画素電極は前記第１の画素電極と同じ面積を有し、
前記第４の表示画素は、前記第１の方向に沿って配設された第７の画素電極と第８の画素電極とを有し、前記第７の画素電極は前記第１の画素電極と同じ面積を有し、前記第８の画素電極は前記第２の画素電極と同じ面積を有し、
前記第７の画素電極は前記第５の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第８の画素電極は前記第６の画素電極に対し前記第２の方向に沿って隣接して配設され、
前記第２の画素電極と前記第５の画素電極とは前記第１の方向に沿って隣接して配設され、
前記第４の画素電極と前記第７の画素電極は前記第１の方向に沿って隣接して配設されていることとした。
好ましくは、
前記補助電極線は、前記第５の画素電極と前記第８の画素電極、又は、前記第６の画素電極と前記第７の画素電極、の一方に対し、平面的に重なる位置に設けられていることとした。
好ましくは、
前記第２の表示画素に対し前記第２の方向に沿って隣接して配設された第５の表示画素と、前記第５の表示画素に対し前記第２の方向に沿って隣接して配設された第６の表示画素と、を有し、
前記第５の表示画素は、前記第１の方向に沿って配設された第９の画素電極と第１０の画素電極とを有し、前記第９の画素電極は前記第２の画素電極と同じ面積を有し、前記第１０の画素電極は前記第１の画素電極と同じ面積を有し、
前記第６の表示画素は、前記第１の方向に沿って配設された第１１の画素電極と第１２の画素電極とを有し、前記第１１の画素電極は前記第１の画素電極と同じ面積を有し、前記第１２の画素電極は前記第２の画素電極と同じ面積を有し、
前記第１１の画素電極は前記第９の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第１２の画素電極は前記第１０の画素電極に対し前記第２の方向に沿って隣接して配設され、
前記第９の画素電極は前記第３の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第１０の画素電極は前記第４の画素電極に対し前記第２の方向に沿って隣接して配設されていることとした。
好ましくは、
前記補助電極線は、前記第９の画素電極と前記第１２の画素電極、又は、前記第１０の画素電極と前記第１１の画素電極、の一方に対し、平面的に重なる位置に設けられていることとした。
また、以上の課題を解決するために、本発明によれば、電子機器が、前記液晶表示装置を備えることとした。
また、以上の課題を解決するために、本発明によれば、
前記液晶ディスプレイパネルを駆動する駆動方法が、
第１の方向に沿って隣接して配列された第１の走査線及び第２の走査線と、前記第１の方向に直交する第２の方向に沿って設けられた信号線と、前記信号線と前記第１の走査線に接続され、前記第１の方向に沿って配設された第１の画素電極と第２の画素電極とを有し、前記第２の画素電極は前記第１の画素電極より大きい面積を有する第１の表示画素と、前記第１の表示画素に対し前記第２の方向に隣接して配設され、前記信号線と前記第２の走査線に接続され、前記第１の方向に沿って配設された第３の画素電極と第４の画素電極とを有し、前記第３の画素電極は前記第２の画素電極と同じ面積を有し、前記第４の画素電極は前記第１の画素電極と同じ面積を有し、前記第３の画素電極は前記第１の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第４の画素電極は前記第２の画素電極に対し前記第２の方向に沿って隣接して配設されている第２の表示画素と、前記第１の画素電極と前記第４の画素電極、又は、前記第２の画素電極と前記第３の画素電極、の一方に対し、平面的に重なる位置に設けられている補助電極線と、前記第１の画素電極、前記第２の画素電極、前記第３の画素電極及び前記第４の画素電極に液晶層を介して対向する共通電極と、を有する液晶ディスプレイパネルを駆動する駆動方法であって、
前記第１の走査線及び前記第２の走査線を選択期間毎に順次選択する走査線駆動ステップと、
前記共通電極を一定電位に設定する共通電極駆動ステップと、
前記共通電極の電位を基準として、前記選択期間に同期して極性が反転する階調信号を前記信号線に出力する信号線駆動ステップと、
前記補助電極線に、前記選択期間を半周期とした波形信号を有し、前記第２の画素電極の実効電圧を前記第１の画素電極の実効電圧と異ならせる電圧信号を印加する補助電極線駆動ステップと、
を含むこととした。
前記液晶ディスプレイパネルを駆動する駆動方法が、
第１の方向に沿って隣接して配列された第１の走査線及び第２の走査線と、前記第１の方向に直交する第２の方向に沿って設けられた信号線と、前記信号線と前記第１の走査線に接続され、前記第１の方向に沿って配設された第１の画素電極と第２の画素電極とを有し、前記第２の画素電極は前記第１の画素電極より大きい面積を有する第１の表示画素と、前記第１の表示画素に対し前記第２の方向に隣接して配設され、前記信号線と前記第２の走査線に接続され、前記第１の方向に沿って配設された第３の画素電極と第４の画素電極とを有し、前記第３の画素電極は前記第２の画素電極と同じ面積を有し、前記第４の画素電極は前記第１の画素電極と同じ面積を有し、前記第３の画素電極は前記第１の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第４の画素電極は前記第２の画素電極に対し前記第２の方向に沿って隣接して配設されている第２の表示画素と、前記第１の画素電極と前記第４の画素電極、又は、前記第２の画素電極と前記第３の画素電極、の一方に対し、平面的に重なる位置に設けられている補助電極線と、前記第１の画素電極、前記第２の画素電極、前記第３の画素電極及び前記第４の画素電極に液晶層を介して対向する共通電極と、を有する液晶ディスプレイパネルを駆動する駆動方法であって、
前記第１の走査線及び前記第２の走査線を選択期間毎に順次選択する走査線駆動ステップと、
前記共通電極を一定電位に設定する共通電極駆動ステップと、
前記共通電極の電位を基準として、前記選択期間に同期して極性が反転する階調信号を前記信号線に出力する信号線駆動ステップと、
前記補助電極線に、前記選択期間を半周期とした波形信号を有し、前記第２の画素電極の実効電圧を前記第１の画素電極の実効電圧と異ならせる電圧信号を印加する補助電極線駆動ステップと、
を含むこととした。
好ましくは、
前記補助電極線駆動ステップは、前記電圧信号を前記階調信号と同相の波形信号に設定する第１の電圧信号設定ステップを含むこととした。
好ましくは、
前記補助電極線駆動ステップは、前記電圧信号を前記階調信号と逆位相の波形信号に設定する第２の電圧信号設定ステップを含むこととした。
前記補助電極線駆動ステップは、前記電圧信号を前記階調信号と同相の波形信号に設定する第１の電圧信号設定ステップを含むこととした。
好ましくは、
前記補助電極線駆動ステップは、前記電圧信号を前記階調信号と逆位相の波形信号に設定する第２の電圧信号設定ステップを含むこととした。
本発明によれば、液晶表示装置の視角依存性を低減することができるとともに、いわゆる階調反転の発生を抑えることができる。
以下に、本発明を実施するための形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
＜第一の実施の形態＞
まず、本発明の第一の実施形態について説明する。
図１は、電子機器１００の斜視図である。図１に示すように、電子機器１００には、ディスプレイシステム１１０が搭載されている。
まず、本発明の第一の実施形態について説明する。
図１は、電子機器１００の斜視図である。図１に示すように、電子機器１００には、ディスプレイシステム１１０が搭載されている。
図２は、ディスプレイシステム１１０の分解斜視図である。ディスプレイシステム１１０は、液晶表示装置１及びバックライト１３０等を備える。
液晶表示装置１は液晶ディスプレイパネル１０及びＩＣチップ８１等を有する。液晶ディスプレイパネル１０は、アクティブマトリクス駆動方式のものである。この液晶ディスプレイパネル１０はトランジスタアレイ基板１０ａ及び対向基板１０ｂ等を有する。対向基板１０ｂがトランジスタアレイ基板１０ａに対向している。シール材が対向基板１０ｂの縁部分に沿って枠状に設けられ、そのシール材が対向基板１０ｂとトランジスタアレイ基板１０ａとの間に挟持され、そのシール材によってトランジスタアレイ基板１０ａと対向基板１０ｂが接着されている。トランジスタアレイ基板１０ａと対向基板１０ｂの間であってシール材の内側に液晶１０ｇ（図６〜図９等に図示）が封入されている。対向基板１０ｂの上には、偏光板１０ｅが貼着されている。
トランジスタアレイ基板１０ａのサイズは対向基板１０ｂのサイズよりも大きく、トランジスタアレイ基板１０ａの一部が対向基板１０ｂの縁からはみ出ている。トランジスタアレイ基板１０ａと対向基板１０ｂが重なった部分が表示領域である。表示領域内には、複数の走査線１６（図３等に図示）が設けられているとともに、複数の信号線１５（図３等に図示）が設けられている。また、表示領域内には、スイッチ素子２１２、スイッチ素子２２２（図４等に図示）、小副画素電極２１１及び大副画素電極２２１（図４等に図示）が形成されている。これらスイッチ素子２１２、スイッチ素子２２２、小副画素電極２１１及び大副画素電極２２１は、表示画素ごとに設けられている。対向基板１０ｂの両面のうちトランジスタアレイ基板１０ａに対向する面には、透明な共通電極１４（図４等に図示）が形成されている。
トランジスタアレイ基板１０ａのうち対向基板１０ｂの縁からはみ出た非表示領域１０ｃには、ＩＣチップ８１が表面実装されている。共通電極１４、走査線１６及び信号線１５は引き回し配線を介してＩＣチップ８１に接続されている。ＩＣチップ８１には、駆動装置９０（図３に図示）が内蔵されている。
また、非表示領域１０ｃには、可撓性回路シート（いわゆるＦＰＣ：Flexible Printed circuit）１０ｄが接合されている。可撓性回路シート１０ｄが、電子機器１００に内蔵されたメイン回路基板に接続されている。メイン回路基板によって出力された映像信号（画像信号）が可撓性回路シート１０ｄによってＩＣチップ８１の駆動装置９０に転送される。駆動装置９０が映像信号に基づき液晶ディスプレイパネル１０を駆動し、液晶ディスプレイパネル１０によって映像が表示される。
また、非表示領域１０ｃには、可撓性回路シート（いわゆるＦＰＣ：Flexible Printed circuit）１０ｄが接合されている。可撓性回路シート１０ｄが、電子機器１００に内蔵されたメイン回路基板に接続されている。メイン回路基板によって出力された映像信号（画像信号）が可撓性回路シート１０ｄによってＩＣチップ８１の駆動装置９０に転送される。駆動装置９０が映像信号に基づき液晶ディスプレイパネル１０を駆動し、液晶ディスプレイパネル１０によって映像が表示される。
バックライト１３０は、液晶ディスプレイパネル１０の表示面の反対面に、つまりトランジスタアレイ基板１０ａに対向している。バックライト１３０は、液晶ディスプレイパネル１０に向けて面発光するものである。バックライト１３０は、例えば、ＬＥＤ等の点発光素子をマトリクス状に配列したもの、一列に配列されたＬＥＤ等の点発光素子と導光板を組み合わせたもの、冷陰極管等の線状発光素子と導光板を組み合わせたもの、又は、エレクトロルミネッセンス素子等の面発光素子を用いたものである。バックライト１３０には、可撓性回路シート１３１が接続されている。この可撓性回路シート１３１が、電子機器１００に内蔵されたメイン回路基板に接続されている。可撓性回路シート１３１によって電力がメイン回路基板からバックライト１３０に供給されることによって、バックライト１３０が発光する。
図３は、液晶表示装置１の構成を示したブロック図である。液晶表示装置１は、液晶ディスプレイパネル１０と、駆動装置９０とを有する。
液晶ディスプレイパネル１０には、複数の走査線１６が互いに平行となって横方向（水平方向）に延びるように設けられている。複数の信号線１５は、複数の走査線１６に対して直交するとともに、互いに平行となって縦方向（垂直方向）に延びるように設けられている。これら信号線１５と走査線１６の各交差部近傍に表示画素２００が設けられている。これら表示画素２００が、マトリクス状に配列されている。
液晶ディスプレイパネル１０には、複数の走査線１６が互いに平行となって横方向（水平方向）に延びるように設けられている。複数の信号線１５は、複数の走査線１６に対して直交するとともに、互いに平行となって縦方向（垂直方向）に延びるように設けられている。これら信号線１５と走査線１６の各交差部近傍に表示画素２００が設けられている。これら表示画素２００が、マトリクス状に配列されている。
図４は液晶ディスプレイパネル１０に設けられる１つの表示画素２００の等価回路図である。
信号線１５と走査線１６の各交差部に設けられる表示画素２００は、小副画素２１０及び大副画素２２０からなる。
小副画素２１０には、第一液晶キャパシタ１７ａ、第一補助キャパシタ（第１補助容量）１８ａ及びスイッチ素子２１２が設けられている。スイッチ素子２１２は薄膜トランジスタである。スイッチ素子２１２のゲート電極２１３が走査線１６に接続されている。スイッチ素子２１２のソース電極２１８が信号線１５に接続されている。スイッチ素子２１２のドレイン電極２１７と共通電圧生成回路６０の出力端子との間には、第一液晶キャパシタ１７ａと第一補助キャパシタ１８ａが、並列接続されている。
スイッチ素子２１２は、第一補助キャパシタ１８ａ及び第一液晶キャパシタ１７ａと信号線１５の間の接続の開閉を行う。
スイッチ素子２１２は、第一補助キャパシタ１８ａ及び第一液晶キャパシタ１７ａと信号線１５の間の接続の開閉を行う。
大副画素２２０には、第二液晶キャパシタ１７ｂ、第二補助キャパシタ（第２補助容量）１８ｂ、第三補助キャパシタ（第３補助容量）１８ｃ及びスイッチ素子２２２が設けられている。スイッチ素子２２２は薄膜トランジスタである。スイッチ素子２２２のゲート電極２２３が走査線１６に接続されている。スイッチ素子２２２のソース電極２２８が信号線１５に接続されている。スイッチ素子２２２のドレイン電極２２７と共通電圧生成回路６０の出力端子との間には、第二液晶キャパシタ１７ｂと第二補助キャパシタ１８ｂが並列接続されている。また、スイッチ素子２２２のドレイン電極２２７は、第三補助キャパシタ１８ｃを介して、電圧印加回路としての波形信号生成回路７０の出力端子に接続されている。
スイッチ素子２２２は、第二補助キャパシタ１８ｂ、第三補助キャパシタ１８ｃ及び第二液晶キャパシタ１７ｂと信号線１５の間の接続の開閉を行う。
なお、電極２１７，２２７がソース電極であり、電極２１８，２２８がドレイン電極であってもよい。
スイッチ素子２２２は、第二補助キャパシタ１８ｂ、第三補助キャパシタ１８ｃ及び第二液晶キャパシタ１７ｂと信号線１５の間の接続の開閉を行う。
なお、電極２１７，２２７がソース電極であり、電極２１８，２２８がドレイン電極であってもよい。
本実施形態においては、スイッチ素子２１２が第一のスイッチ素子であり、スイッチ素子２２２が第二のスイッチ素子である。
共通電圧生成回路６０は、共通電圧Ｖｃｏｍを第一液晶キャパシタ１７ａ、第一補助キャパシタ１８ａ、第二液晶キャパシタ１７ｂ及び第二補助キャパシタ１８ｂに印加する。
波形信号生成回路７０は、パルス波形の波形信号Ｖｄを第三補助キャパシタ１８ｃに出力する。
波形信号生成回路７０は、パルス波形の波形信号Ｖｄを第三補助キャパシタ１８ｃに出力する。
図５は、トランジスタアレイ基板１０ａを対向基板１０ｂ側から見て示した場合の表示画素２００の平面図である。
図４に示された第一補助キャパシタ１８ａは、図５に示された補助容量線１９１と小副画素電極２１１とによって構成される。本実施形態においては、小副画素電極２１１が第一の画素電極である。
図４に示された第二補助キャパシタ１８ｂは、補助容量線１９１と大副画素電極２２１とによって構成される。
図４に示された第三補助キャパシタ１８ｃは、補助電極線１９２と大副画素電極２２１とによって構成される。本実施の形態では、大副画素電極２２１が第二の画素電極である。
図４に示された第一液晶キャパシタ１７ａは、図５に示された小副画素電極２１１と、図２に示された対向基板１０ｂに形成された共通電極１４とによって構成される。共通電極１４と小副画素電極２１１との間には、液晶１０ｇが挟まれている。
図４に示された第二液晶キャパシタ１７ｂは、図５に示された大副画素電極２２１と、図２に示された対向基板１０ｂに形成された共通電極１４とによって構成される。共通電極１４と大副画素電極２１１との間には、液晶１０ｇが挟まれている。
図４に示された第一補助キャパシタ１８ａは、図５に示された補助容量線１９１と小副画素電極２１１とによって構成される。本実施形態においては、小副画素電極２１１が第一の画素電極である。
図４に示された第二補助キャパシタ１８ｂは、補助容量線１９１と大副画素電極２２１とによって構成される。
図４に示された第三補助キャパシタ１８ｃは、補助電極線１９２と大副画素電極２２１とによって構成される。本実施の形態では、大副画素電極２２１が第二の画素電極である。
図４に示された第一液晶キャパシタ１７ａは、図５に示された小副画素電極２１１と、図２に示された対向基板１０ｂに形成された共通電極１４とによって構成される。共通電極１４と小副画素電極２１１との間には、液晶１０ｇが挟まれている。
図４に示された第二液晶キャパシタ１７ｂは、図５に示された大副画素電極２２１と、図２に示された対向基板１０ｂに形成された共通電極１４とによって構成される。共通電極１４と大副画素電極２１１との間には、液晶１０ｇが挟まれている。
表示画素２００の平面構造について図５を参照して説明する。
補助容量線１９１及び補助電極線１９２が、走査線１６に平行に設けられている。補助容量線１９１は、走査線１６と補助電極線１９２との間に配置されている。
補助容量線１９１及び補助電極線１９２が、走査線１６に平行に設けられている。補助容量線１９１は、走査線１６と補助電極線１９２との間に配置されている。
スイッチ素子２１２及びスイッチ素子２２２は、信号線１５と走査線１６の各交差部近傍に設けられている。スイッチ素子２１２が信号線１５の片側に配置され、スイッチ素子２２２が信号線１５のもう一方の片側に配置されている。スイッチ素子２１２とスイッチ素子２２２は、信号線１５に関して線対称となる位置に配置されている。
スイッチ素子２１２が走査線１６の片側に配置され、スイッチ素子２２２が走査線１６に関してスイッチ素子２１２と同じ側に配置されている。
スイッチ素子２１２が走査線１６の片側に配置され、スイッチ素子２２２が走査線１６に関してスイッチ素子２１２と同じ側に配置されている。
小副画素電極２１１が信号線１５の片側に配置され、大副画素電極２２１が信号線１５のもう一方の片側に配置されている。小副画素電極２１１と大副画素電極２２１は、信号線１５に関して線対称となる位置に配置されている。
小副画素電極２１１は、信号線１５に関してスイッチ素子２１２と同じ側に配置されている。大副画素電極２２１は、信号線１５に関してスイッチ素子２２２と同じ側に配置されている。
信号線１５に沿う方向の大副画素電極２２１の長さは、同方向の小副画素電極２１１の長さよりも長い。また、大副画素電極２２１の面積は、小副画素電極２１１の面積よりも大きい。小副画素電極２１１の面積は、大副画素電極２２１の面積の例えば約３分の１である。
小副画素電極２１１は、信号線１５に関してスイッチ素子２１２と同じ側に配置されている。大副画素電極２２１は、信号線１５に関してスイッチ素子２２２と同じ側に配置されている。
信号線１５に沿う方向の大副画素電極２２１の長さは、同方向の小副画素電極２１１の長さよりも長い。また、大副画素電極２２１の面積は、小副画素電極２１１の面積よりも大きい。小副画素電極２１１の面積は、大副画素電極２２１の面積の例えば約３分の１である。
補助容量線１９１は、小副画素電極２１１及び大副画素電極２２１に重なっている。これにより上述の通り補助容量線１９１は小副画素電極２１１との間で第一補助キャパシタ１８ａを形成し、大副画素電極２２１との間で第二補助キャパシタ１８ｂを形成している。これに対し、補助電極線１９２は、大副画素電極２２１に重なっているが、小副画素電極２１１には重なっていない。これにより、補助電極線１９２は、大副画素電極２２１との間で第三補助キャパシタ１８ｃを形成している。
なお、１つの表示画素２００を構成する小副画素２１０及び大副画素２２０は同一の信号線１５及び同一の走査線１６に接続して設けられていればよく、図５に示す配置に限るものではない。
なお、１つの表示画素２００を構成する小副画素２１０及び大副画素２２０は同一の信号線１５及び同一の走査線１６に接続して設けられていればよく、図５に示す配置に限るものではない。
スイッチ素子２１２，２２２の平面構造について図５を参照して具体的に説明する。ゲート電極２１３，２２３は走査線１６と一体に設けられている。ゲート電極２１３，２２３は走査線１６から信号線１５に沿う方向に延び出ており、ゲート電極２１３，２２３は同じ方向に延び出ている。ソース電極２１８，２２８は信号線１５と一体に設けられている。ソース電極２１８，２２８は信号線１５から走査線１６に沿う方向に延び出ており、ソース電極２１８とソース電極２２８は反対向きに延び出ている。ソース電極２１８，２２８は、その先端部がそれぞれゲート電極２１３，２２３に重なるようにして設けられている。ソース電極２１８，２２８の先端部はゲート電極２１３，２２３に重なるように配置されている。ドレイン電極２１７，２２７はそれぞれ走査線１６と平行に設けられている。ドレイン電極２１７の一端部がゲート電極２１３に重なり、ドレイン電極２１７の他端部が小副画素電極２１１に重なるように設けられている。ドレイン電極２２７の一端部がゲート電極２２３に重なり、ドレイン電極２２７の他端部が大副画素電極２２１に重なるように設けられている。
図６〜９を参照して液晶ディスプレイパネル１０及び表示画素２００の断面構造を説明する。図６〜図９は、液晶ディスプレイパネル１０の断面図である。具体的には、図６は図５に示されたVI-VIに沿った面の矢視断面図である。図７は図５に示されたVII-VIIに沿った面の矢視断面図である。図８は図５に示されたVIII-VIIIに沿った面の矢視断面図である。図９は図５に示されたIX-IXに沿った面の矢視断面図である。
図６〜図９に示すように、透明な対向基板１０ｂの一方の面には、透明な共通電極１４が成膜されている。対向基板１０ｂとトランジスタアレイ基板１０ａが対向し、それらの間に液晶１０ｇが封入されている。なお、対向基板１０ｂの共通電極１４の上面及びトランジスタアレイ基板１０ａの対向基板１０ｂと対向する側の面には配向膜が形成されている。
トランジスタアレイ基板１０ａにおいては、ゲート絶縁膜２３１が透明基板１０ｆ上に成膜され、絶縁性のオーバーコート膜２３２がゲート絶縁膜２３１上に成膜されている。ゲート絶縁膜２３１及びオーバーコート膜２３２は、窒化シリコン又は酸化シリコンからなる。
透明基板１０ｆとゲート絶縁膜２３１の間には、スイッチ素子２１２，２２２のゲート電極２１３，２２３が形成されている。更に、補助容量線１９１、補助電極線１９２及び走査線１６も、透明基板１０ｆとゲート絶縁膜２３１の間に形成されている。そして、ゲート電極２１３，２２３、補助容量線１９１、補助電極線１９２及び走査線１６が、ゲート絶縁膜２３１によって被覆されている。なお、トランジスタアレイ基板１０ａの製造工程において、透明基板１０ｆ上に成膜された導電性膜をフォトリソグラフィー法・エッチング法によって形状加工することによって、ゲート電極２１３，２２３、補助容量線１９１、補助電極線１９２及び走査線１６が一括形成される。
また、ゲート絶縁膜２３１とオーバーコート膜２３２の間には、信号線１５が形成されている。更に、スイッチ素子２１２，２２２のドレイン電極２１７，２２７、ソース電極２１８，２２８、コンタクト層２１６ａ，２１６ｂ，２２６ａ，２２６ｂ、チャネル保護膜２１５，２２５及び半導体薄膜２１４，２２４がゲート絶縁膜２３１とオーバーコート膜２３２の間に形成されている。そして、信号線１５、ドレイン電極２１７，２２７、ソース電極２１８，２２８、コンタクト層２１６ａ，２１６ｂ，２２６ａ，２２６ｂ、チャネル保護膜２１５，２２５及び半導体薄膜２１４，２２４が、オーバーコート層２３２によって被覆されている。なお、トランジスタアレイ基板１０ａの製造工程において、ゲート絶縁膜２３１上に成膜された導電性膜をフォトリソグラフィー法・エッチング法によって形状加工することによって、信号線１５、ドレイン電極２１７，２２７及びソース電極２１８，２２８が一括形成される。
図６に示すように、ゲート絶縁膜２３１上であってゲート電極２１３に対応する位置には、真性なアモルファスシリコン又は多結晶シリコンからなる半導体薄膜２１４が設けられている。半導体薄膜２１４は、ゲート絶縁膜２３１を挟んでゲート電極２１３に相対している。半導体薄膜２１４の中央部上には、絶縁性のチャネル保護膜２１５が設けられている。半導体薄膜２１４上であってチャネル保護膜２１５の両側には、ｎ型又はＰ型のアモルファスシリコンからなるコンタクト層２１６ａ，２１６ｂがそれぞれ設けられている。一方のコンタクト層２１６ａの上にはドレイン電極２１７が設けられている。他方のコンタクト層２１６ｂの上にはソース電極２１８が設けられている。
ゲート電極２１３、ゲート絶縁膜２３１、半導体薄膜２１４、チャネル保護膜２１５、コンタクト層２１６ａ，２１６ｂ、ドレイン電極２１７及びソース電極２１８により、スイッチ素子２１２が構成されている。スイッチ素子２２２の層構造はスイッチ素子２１２の層構造と同様に構成されている。すなわちスイッチ素子２２２は、ゲート電極２２３、ゲート絶縁膜２３１、半導体薄膜２２４、チャネル保護膜２２５、コンタクト層２２６ａ，２２６ｂ、ドレイン電極２２７及びソース電極２２８から構成される。
オーバーコート膜２３２には、ドレイン電極２１７の所定の箇所に対応する部分にコンタクトホール２１９が設けられている。同様に、ドレイン電極２２７に対応する部分にコンタクトホール２２９が設けられている。また、オーバーコート膜２３２上には、透明導電性材料（例えば、ＩＴＯ：Indium-Tin-Oxide）からなる小副画素電極２１１及び大副画素電極２２１が設けられている。小副画素電極２１１がコンタクトホール２１９を介して第一スイッチ素子２１２のドレイン電極２１７に接続され、大副画素電極２２１がコンタクトホール２２９を介してスイッチ素子２２２のドレイン電極２２７に接続されている。これら小副画素電極２１１及び大副画素電極２２１が、共通電極１４に対向している。
図７に示すように、小副画素電極２１１と補助容量線１９１が、これらの間にゲート絶縁膜２３１及びオーバーコート膜２３２を挟んで、一部対向している。これにより、第一補助キャパシタ１８ａが形成される。
また、小副画素電極２１１が共通電極１４に対向し、これらの間に液晶１０ｇが挟まれている。これにより、第一液晶キャパシタ１７ａが形成される。
また、小副画素電極２１１が共通電極１４に対向し、これらの間に液晶１０ｇが挟まれている。これにより、第一液晶キャパシタ１７ａが形成される。
図８に示すように、大副画素電極２２１と補助容量線１９１が、これらの間にゲート絶縁膜２３１及びオーバーコート膜２３２を挟んで、一部対向している。これにより、第二補助キャパシタ１８ｂが形成される。
また、大副画素電極２２１と補助電極線１９２が、これらの間にゲート絶縁膜２３１及びオーバーコート膜２３２を挟んで、一部対向している。これにより、第三補助キャパシタ１８ｃが形成される。
また、大副画素電極２２１が共通電極１４に対向し、これらの間に液晶１０ｇが挟まれている。これにより、第二液晶キャパシタ１７ｂが形成される。
また、大副画素電極２２１と補助電極線１９２が、これらの間にゲート絶縁膜２３１及びオーバーコート膜２３２を挟んで、一部対向している。これにより、第三補助キャパシタ１８ｃが形成される。
また、大副画素電極２２１が共通電極１４に対向し、これらの間に液晶１０ｇが挟まれている。これにより、第二液晶キャパシタ１７ｂが形成される。
なお、図７、図９に示すように補助容量線１９１及び補助電極線１９２が透明基板１０ｆとゲート絶縁膜２３１の間に形成されているとしたが、補助容量線１９１及び補助電極線１９２がゲート絶縁膜２３１とオーバーコート膜２３２の間に形成されていてもよい。この場合、平面視して、補助容量線１９１及び補助電極線１９２が、図５に示すように走査線１６に対して平行に設けられているのではなく、信号線１５に対して平行に設けられている。そして、二本の補助容量線１９１が信号線１５の両側にそれぞれ配置され、一方の補助容量線１９１が小副画素電極２１１に重なり、他方の補助容量線１９１が大副画素電極２２１に重なっている。また、補助電極線１９２が信号線１５の片側に配置され、この補助電極線１９２が大副画素電極２２１に重なっている。
以下、駆動装置９０の構成について具体的に説明すると共に、駆動装置９０による液晶ディスプレイパネル１０の駆動方法について具体的に説明する。
図３に示されているように、駆動装置９０は、データドライバ３０と、走査ドライバ４０と、共通電圧生成回路６０と、波形信号生成回路７０と、制御回路８０と、を備える。
これらデータドライバ３０、走査ドライバ４０、共通電圧生成回路６０、波形信号生成回路７０及び制御回路８０は、図２に示されたＩＣチップ８１に内蔵されている。画像メモリ５０は、図１に示された電子機器１００に内蔵されたメイン回路基板に設けられている。
画像メモリ５０は、液晶表示装置１の外部から入力される映像信号を一時的に記憶する。そして画像メモリ５０は記憶した映像信号を制御回路８０に出力する。
制御回路８０は、画像メモリ５０から入力した映像信号に基づいて階調信号Ｄａｔａ、水平同期信号Ｈ及び垂直同期信号Ｖを生成する。制御回路８０は、クロック信号ＣＬＫ、極性反転信号Ｐｏｌ及びその他の制御信号を生成する。制御回路８０は、階調信号Ｄａｔａ、水平同期信号Ｈ、垂直同期信号Ｖ、クロック信号ＣＬＫ、極性反転信号Ｐｏｌ等の水平制御信号をデータドライバ３０に出力する。制御回路８０は、水平同期信号Ｈ、垂直同期信号Ｖ等の垂直制御信号を走査ドライバ４０に出力する。制御回路８０は、極性反転信号Ｐｏｌを波形信号生成回路７０に出力する。
画像メモリ５０は、液晶表示装置１の外部から入力される映像信号を一時的に記憶する。そして画像メモリ５０は記憶した映像信号を制御回路８０に出力する。
制御回路８０は、画像メモリ５０から入力した映像信号に基づいて階調信号Ｄａｔａ、水平同期信号Ｈ及び垂直同期信号Ｖを生成する。制御回路８０は、クロック信号ＣＬＫ、極性反転信号Ｐｏｌ及びその他の制御信号を生成する。制御回路８０は、階調信号Ｄａｔａ、水平同期信号Ｈ、垂直同期信号Ｖ、クロック信号ＣＬＫ、極性反転信号Ｐｏｌ等の水平制御信号をデータドライバ３０に出力する。制御回路８０は、水平同期信号Ｈ、垂直同期信号Ｖ等の垂直制御信号を走査ドライバ４０に出力する。制御回路８０は、極性反転信号Ｐｏｌを波形信号生成回路７０に出力する。
ここで、図１０を参照して、制御回路８０によって生成される各信号について説明する。
階調信号Ｄａｔａは、ｎ（ｎは１以上の自然数である。）ビットの信号である。階調信号Ｄａｔａは、表示画素２００ごとの階調を示す。
クロック信号ＣＬＫは、所定周期の信号であって、データドライバ３０及び制御回路８０の動作タイミングの同期を取るための信号である。例えば、クロック信号ＣＬＫは、階調信号Ｄａｔａを各表示画素２００に応じたタイミングでタイミング信号である。
水平同期信号Ｈは、水平方向（走査線１６に沿う方向）の同期を取るための信号である。水平同期信号Ｈは１水平同期期間（１Ｈ、１選択期間）毎のタイミングで出力される信号であり、１水平同期期間内に１行分の描画が行われる。第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２は立ち上がり及び立ち下がりが水平同期信号Ｈに同期した信号であり、１／２周期が１水平同期期間となっており、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２は互いに逆位相となっている。
垂直同期信号Ｖは、垂直方向の同期をとるための信号である。垂直同期信号Ｖは１フレーム期間毎のタイミングで出力される信号であり、１フレーム期間に１画面の描画が行われる。
極性反転信号Ｐｏｌは、１水平同期期間ごとに極性が反転する信号である。また、極性反転信号Ｐｏｌの位相が１フレーム期間ごとに１８０°遅れ、又は進む。つまり、１フレーム期間の最初の１水平同期期間で極性反転信号Ｐｏｌがハイであれば、次の１フレーム期間の最初の１水平同期期間で極性反転信号Ｐｏｌがローとなり、１フレーム期間の最初の１水平同期期間で極性反転信号Ｐｏｌがローであれば、次の１フレーム期間の最初の１水平同期期間で極性反転信号Ｐｏｌがハイとなる。極性反転信号Ｐｏｌは、ライン反転駆動及びフレーム反転駆動のために用いる。ライン反転駆動とは、共通電極１４の電圧を基準とした信号線１５の電圧の極性を１水平同期期間毎に反転して、液晶ディスプレイパネル１０を駆動する方式である。フレーム反転駆動とは、共通電極１４の共通電圧Ｖｃｏｍを基準とした副画素電極２１１，２２１の電圧の極性が１フレーム期間毎に反転するように、液晶ディスプレイパネル１０を駆動する方式である。
階調信号Ｄａｔａは、ｎ（ｎは１以上の自然数である。）ビットの信号である。階調信号Ｄａｔａは、表示画素２００ごとの階調を示す。
クロック信号ＣＬＫは、所定周期の信号であって、データドライバ３０及び制御回路８０の動作タイミングの同期を取るための信号である。例えば、クロック信号ＣＬＫは、階調信号Ｄａｔａを各表示画素２００に応じたタイミングでタイミング信号である。
水平同期信号Ｈは、水平方向（走査線１６に沿う方向）の同期を取るための信号である。水平同期信号Ｈは１水平同期期間（１Ｈ、１選択期間）毎のタイミングで出力される信号であり、１水平同期期間内に１行分の描画が行われる。第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２は立ち上がり及び立ち下がりが水平同期信号Ｈに同期した信号であり、１／２周期が１水平同期期間となっており、第１ゲートクロック信号ＧＣＫ１と第２ゲートクロック信号ＧＣＫ２は互いに逆位相となっている。
垂直同期信号Ｖは、垂直方向の同期をとるための信号である。垂直同期信号Ｖは１フレーム期間毎のタイミングで出力される信号であり、１フレーム期間に１画面の描画が行われる。
極性反転信号Ｐｏｌは、１水平同期期間ごとに極性が反転する信号である。また、極性反転信号Ｐｏｌの位相が１フレーム期間ごとに１８０°遅れ、又は進む。つまり、１フレーム期間の最初の１水平同期期間で極性反転信号Ｐｏｌがハイであれば、次の１フレーム期間の最初の１水平同期期間で極性反転信号Ｐｏｌがローとなり、１フレーム期間の最初の１水平同期期間で極性反転信号Ｐｏｌがローであれば、次の１フレーム期間の最初の１水平同期期間で極性反転信号Ｐｏｌがハイとなる。極性反転信号Ｐｏｌは、ライン反転駆動及びフレーム反転駆動のために用いる。ライン反転駆動とは、共通電極１４の電圧を基準とした信号線１５の電圧の極性を１水平同期期間毎に反転して、液晶ディスプレイパネル１０を駆動する方式である。フレーム反転駆動とは、共通電極１４の共通電圧Ｖｃｏｍを基準とした副画素電極２１１，２２１の電圧の極性が１フレーム期間毎に反転するように、液晶ディスプレイパネル１０を駆動する方式である。
図３、図１０に示すように、共通電圧生成回路６０は、共通電圧Ｖｃｏｍを生成する。共通電圧生成回路６０は、共通電極１４及び補助容量線１９１に共通電圧Ｖｃｏｍを印加する。共通電圧Ｖｃｏｍは一定電圧である。共通電極１４の電圧値が共通電圧Ｖｃｏｍで一定であるから、いわゆるコモンＤＣ駆動が行われる。コモンＤＣ駆動とは、共通電極１４の電圧を一定電圧にして液晶ディスプレイパネル１０を駆動する方式である。
図１１及び図１２を参照して走査ドライバ４０について説明する。
図１１は走査ドライバ４０の構成の概略を示した図である。走査ドライバ４０は、制御回路８０から出力される垂直同期信号Ｖ及び水平同期信号Ｈに基づいて、各走査線１６に信号を出力する。
図１１は走査ドライバ４０の構成の概略を示した図である。走査ドライバ４０は、制御回路８０から出力される垂直同期信号Ｖ及び水平同期信号Ｈに基づいて、各走査線１６に信号を出力する。
走査ドライバ４０は、Ｎ段の保持回路４１が直列に配置されて構成される（Ｎは走査線１６の本数を表す）。１段目〜Ｎ段目の保持回路４１は、それぞれが１行目〜Ｎ行目の走査線１６に信号を出力する。保持回路４１は、入力端子ＩＮと、出力端子ＯＵＴと、リセット端子ＲＳＴと、クロック信号入力端子ＣＫと、高電位電源入力端子Ｔｈと、低電位電源入力端子Ｔｌとを有している。１段目の保持回路４１の入力端子ＩＮには、１行目の走査線１６に対応する垂直同期信号Ｖが供給される。２段目以後の保持回路４１の入力端子ＩＮには、当該保持回路４１の一段前の保持回路４１の出力信号が供給される。また、保持回路４１のリセット端子ＲＳＴには、当該保持回路の一段後の保持回路４１の出力信号が供給される。なお、最終段（Ｎ段目）の保持回路（図示せず）のリセット端子ＲＳＴには、別途リセット信号ＥＮＤが供給される構成としてもよいし、１段目の保持回路４１の出力信号が供給される構成としてもよい。
更に、奇数段目の保持回路４１のクロック信号入力端子ＣＫには、第１ゲートクロック信号ＧＣＫ１が供給される。偶数段目の保持回路４１のクロック信号入力端子ＣＫには、第２ゲートクロック信号ＧＣＫ２が供給される。また、各保持回路４１の高電位電源入力端子Ｔｈには所定の高電圧Ｖｇｈが供給され、各保持回路４１の低電位電源入力端子Ｔｌには、高電圧Ｖｇｈよりも低い所定の低電圧Ｖｇｌが供給される。
図１２は保持回路４１の回路構成の一例を示した図である。保持回路４１は６個のＭＯＳ型電界効果トランジスタ（ＭＯＳトランジスタ）４１１〜４１６とコンデンサ４１７とを有している。
走査ドライバ４０は、複数の走査線１６を順次選択するとともに、そのような選択を繰り返す。具体的には、走査ドライバ４０は、垂直同期信号Ｖのパルスが入力されると、第１、第２ゲートクロック信号ＧＣＫ１、ＧＣＫ２に同期して複数の走査線１６を１行目から順次選択する。そして、走査ドライバ４０は、これら走査線１６の順次選択が一巡した後に垂直同期信号Ｖが入力され、第１、第２ゲートクロック信号ＧＣＫ１、ＧＣＫ２に同期して複数の走査線１６を１行目から再び順次選択する。
ここで、図１０中では、Ｇ（１）、Ｇ（２），…，Ｇ（Ｎ）は、走査ドライバ４０によって、１行目の走査線１６、２行目の走査線１６、…、Ｎ行目（Ｎは走査線１６の本数を表す。）の走査線１６に出力される信号（走査信号）を表す。走査ドライバ４０は、選択した走査線１６に一水平同期期間だけハイレベルの高電圧Ｖｇｈを印加する。これにより、選択された走査線１６に接続された表示画素２００については、スイッチ素子２１２が信号線１５と小副画素電極２１１との間を閉じるとともに、スイッチ素子２２２が信号線１５と大副画素電極２２１との間を閉じる。一方、選択されていない走査線１６に接続された表示画素２００については、スイッチ素子２１２が信号線１５と小副画素電極２１１との間を開くとともに、スイッチ素子２２２が信号線１５と大副画素電極２２１との間を開く。なお、図１０では、Ｇ（１）、Ｇ（２），…，Ｇ（Ｎ）がハイレベルVghとなる期間を１水平同期期間よりやや短い期間としている。これは実際の回路動作における動作マージンを考慮したものであるが、本発明はこれに限定されるものではなく、Ｇ（１）、Ｇ（２），…，Ｇ（Ｎ）がハイレベルVghとなる期間が１水平同期期間に一致するものであってもよい。後述の図２６においても同様である。
図１３及び図１４を参照してデータドライバ３０について説明する。
図１３はデータドライバ３０の構成を示した図である。データドライバ３０は、シフトレジスタ回路３１と、データレジスタ回路３２と、データラッチ回路３３と、ＤＡコンバータ２４とを有している。ＤＡコンバータ３４はＤＡＣ回路３４１とバッファアンプ３４２とからなる。データレジスタ回路３２、データラッチ回路３３、ＤＡＣ回路３４１及びバッファアンプ３４２は、信号線１５ごとに設けられて、Ｍ個（Ｍは信号線１５の本数を表す）設けられている。
図１３はデータドライバ３０の構成を示した図である。データドライバ３０は、シフトレジスタ回路３１と、データレジスタ回路３２と、データラッチ回路３３と、ＤＡコンバータ２４とを有している。ＤＡコンバータ３４はＤＡＣ回路３４１とバッファアンプ３４２とからなる。データレジスタ回路３２、データラッチ回路３３、ＤＡＣ回路３４１及びバッファアンプ３４２は、信号線１５ごとに設けられて、Ｍ個（Ｍは信号線１５の本数を表す）設けられている。
シフトレジスタ回路３１は、水平同期信号Ｈのパルスの立ち上がりに同期して、データレジスタ回路３２のアドレスを開始する。つまり、水平同期信号Ｈのパルスが立ち上がると、シフトレジスタ回路３１が、クロック信号ＣＬＫに同期して選択信号をデータレジスタ回路３２に順次出力することによって、１水平同期期間の間にデータレジスタ回路３２を順次選択する。
選択されたデータレジスタ回路３２は、１行分の表示画素２００に対応する階調信号Ｄａｔａを順次記憶する。
データラッチ回路３３は、データレジスタ回路３２に記憶された１行分の階調信号Ｄａｔａを水平制御信号における制御信号ＣＴＬに応じて取り込み保持するとともに、その保持している階調信号ＤａｔａをＤＡＣ回路３４１に出力する。
階調基準電圧生成回路３５は、２ｎ通り（ｎは階調信号Ｄａｔａのビット数）の階調基準電圧を生成するとともに、生成した２ｎ通りの階調基準電圧をＤＡＣ回路３４１に出力する。なお、図１３においては、ｎ＝８として示している。
ＤＡＣ回路３４１は、階調基準電圧生成回路３５によって生成された２ｎ通りの階調基準電圧の中から、入力された階調信号Ｄａｔａに対応する階調基準電圧を選択して、その選択した階調基準電圧を階調信号Ｓ（ｉ）（ｉ＝１〜Ｍ）として信号線１５に出力する。
選択されたデータレジスタ回路３２は、１行分の表示画素２００に対応する階調信号Ｄａｔａを順次記憶する。
データラッチ回路３３は、データレジスタ回路３２に記憶された１行分の階調信号Ｄａｔａを水平制御信号における制御信号ＣＴＬに応じて取り込み保持するとともに、その保持している階調信号ＤａｔａをＤＡＣ回路３４１に出力する。
階調基準電圧生成回路３５は、２ｎ通り（ｎは階調信号Ｄａｔａのビット数）の階調基準電圧を生成するとともに、生成した２ｎ通りの階調基準電圧をＤＡＣ回路３４１に出力する。なお、図１３においては、ｎ＝８として示している。
ＤＡＣ回路３４１は、階調基準電圧生成回路３５によって生成された２ｎ通りの階調基準電圧の中から、入力された階調信号Ｄａｔａに対応する階調基準電圧を選択して、その選択した階調基準電圧を階調信号Ｓ（ｉ）（ｉ＝１〜Ｍ）として信号線１５に出力する。
図１４は、階調基準電圧生成回路３５及びＤＡコンバータ２４の回路構成の一例を示した図である。
階調基準電圧生成回路３５は、開閉スイッチＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２と、ラダー抵抗器３５１，３５２と、切替スイッチＳＹ（１）〜ＳＹ（２ｎ）とを有する。ラダー抵抗器３５１は抵抗ＲＡ（１）〜ＲＡ（２ｎ＋１）が直列接続されてなり、ラダー抵抗器３５２は抵抗ＲＢ（１）〜ＲＢ（２ｎ＋１）が直列接続されてなる。第１高電位電圧源ＶＨ１の電位は第１低電位電圧源ＶＬ１の電位よりも高く、第１高電位電圧源ＶＨ１及び第１低電位電圧源ＶＬ１は、共通電圧Ｖｃｏｍに等しいかそれより高い電位を有する。また、第２高電位電圧源ＶＨ２の電位は第２低電位電圧源ＶＬ２の電位よりも高く、第２高電位電圧源ＶＨ２及び第２低電位電圧源ＶＬ２は、共通電圧Ｖｃｏｍに等しいかそれより低い電位を有する。開閉スイッチＳＡ１が、ラダー抵抗器３５１の一端部と第１低電位電圧源ＶＬ１との間を開閉する。開閉スイッチＳＡ２が、ラダー抵抗器３５１の他端部と第１高電位電圧源ＶＨ１との間の接続の開閉をする。開閉スイッチＳＢ１が、ラダー抵抗器３５２の一端部と第２高電位電圧源ＶＨ２との間の接続を開閉する。開閉スイッチＳＢ２が、ラダー抵抗器３５２の他端部と第２低電位電圧源ＶＬ２との間の接続を開閉する。
ここで、開閉スイッチＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２は、極性反転信号Ｐｏｌのレベルに従って切り替えられる。即ち、極性反転信号Ｐｏｌがハイレベルである時には、開閉スイッチＳＡ１，ＳＡ２が閉じるとともに、開閉スイッチＳＢ１，ＳＢ２が開き、極性反転信号Ｐｏｌがローレベルである時には、開閉スイッチＳＡ１，ＳＡ２が開くとともに、開閉スイッチＳＢ１，ＳＢ２が閉じる。従って、極性反転信号Ｐｏｌがハイレベルである時には、ラダー抵抗器３５１が選択される。そのため、第１高電位電圧源ＶＨ１と第１低電位電圧源ＶＬ１の電位差が抵抗ＲＡ（１）〜ＲＡ（２ｎ＋１）によって分圧され、抵抗ＲＡ（１）〜抵抗ＲＡ（２ｎ＋１）の間の接続部の電圧が２ｎ通りの階調基準電圧として生成される。一方、極性反転信号Ｐｏｌがローレベルである時には、ラダー抵抗器３５２が選択される。そのため、第２高電位電圧源ＶＨ２と第２低電位電圧源ＶＬ２の電位差が抵抗ＲＢ（１）〜ＲＢ（２ｎ＋１）によって分圧され、抵抗ＲＢ（１）〜抵抗ＲＢ（２ｎ＋１）の間の接続部の電圧が２ｎ通りの階調基準電圧として生成される。
階調基準電圧生成回路３５は、開閉スイッチＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２と、ラダー抵抗器３５１，３５２と、切替スイッチＳＹ（１）〜ＳＹ（２ｎ）とを有する。ラダー抵抗器３５１は抵抗ＲＡ（１）〜ＲＡ（２ｎ＋１）が直列接続されてなり、ラダー抵抗器３５２は抵抗ＲＢ（１）〜ＲＢ（２ｎ＋１）が直列接続されてなる。第１高電位電圧源ＶＨ１の電位は第１低電位電圧源ＶＬ１の電位よりも高く、第１高電位電圧源ＶＨ１及び第１低電位電圧源ＶＬ１は、共通電圧Ｖｃｏｍに等しいかそれより高い電位を有する。また、第２高電位電圧源ＶＨ２の電位は第２低電位電圧源ＶＬ２の電位よりも高く、第２高電位電圧源ＶＨ２及び第２低電位電圧源ＶＬ２は、共通電圧Ｖｃｏｍに等しいかそれより低い電位を有する。開閉スイッチＳＡ１が、ラダー抵抗器３５１の一端部と第１低電位電圧源ＶＬ１との間を開閉する。開閉スイッチＳＡ２が、ラダー抵抗器３５１の他端部と第１高電位電圧源ＶＨ１との間の接続の開閉をする。開閉スイッチＳＢ１が、ラダー抵抗器３５２の一端部と第２高電位電圧源ＶＨ２との間の接続を開閉する。開閉スイッチＳＢ２が、ラダー抵抗器３５２の他端部と第２低電位電圧源ＶＬ２との間の接続を開閉する。
ここで、開閉スイッチＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２は、極性反転信号Ｐｏｌのレベルに従って切り替えられる。即ち、極性反転信号Ｐｏｌがハイレベルである時には、開閉スイッチＳＡ１，ＳＡ２が閉じるとともに、開閉スイッチＳＢ１，ＳＢ２が開き、極性反転信号Ｐｏｌがローレベルである時には、開閉スイッチＳＡ１，ＳＡ２が開くとともに、開閉スイッチＳＢ１，ＳＢ２が閉じる。従って、極性反転信号Ｐｏｌがハイレベルである時には、ラダー抵抗器３５１が選択される。そのため、第１高電位電圧源ＶＨ１と第１低電位電圧源ＶＬ１の電位差が抵抗ＲＡ（１）〜ＲＡ（２ｎ＋１）によって分圧され、抵抗ＲＡ（１）〜抵抗ＲＡ（２ｎ＋１）の間の接続部の電圧が２ｎ通りの階調基準電圧として生成される。一方、極性反転信号Ｐｏｌがローレベルである時には、ラダー抵抗器３５２が選択される。そのため、第２高電位電圧源ＶＨ２と第２低電位電圧源ＶＬ２の電位差が抵抗ＲＢ（１）〜ＲＢ（２ｎ＋１）によって分圧され、抵抗ＲＢ（１）〜抵抗ＲＢ（２ｎ＋１）の間の接続部の電圧が２ｎ通りの階調基準電圧として生成される。
電圧印加ラインＶ（１）〜Ｖ（２ｎ）が階調基準電圧生成回路３５の出力である。抵抗ＲＡ（１）〜ＲＡ（２ｎ＋１）の間の各接続部がそれぞれ切替スイッチＳＹ（１）〜ＳＹ（２ｎ）を介して電圧印加ラインＶ（１）〜Ｖ（２ｎ）に接続されている。また、抵抗ＲＢ（１）〜ＲＢ（２ｎ＋１）の間の各接続部がそれぞれ切替スイッチＳＹ（１）〜ＳＹ（２ｎ）を介して電圧印加ラインＶ（１）〜Ｖ（２ｎ）に接続されている。切替スイッチＳＹ（１）は、抵抗ＲＡ（１）と抵抗ＲＡ（２）の接続部と、抵抗ＲＢ（１）と抵抗ＲＢ（２）の接続部とを、択一的に電圧印加ラインＶ（１）に導通させる。切替スイッチＳＹ（２）〜切替スイッチＳＹ（２ｎ）についても同様である。
切替スイッチＳＹ（１）〜ＳＹ（２ｎ）は極性反転信号Ｐｏｌのレベルに従って切り替えられる。即ち、極性反転信号Ｐｏｌがハイレベルである時には、抵抗ＲＡ（１）〜ＲＡ（２ｎ）の間の各接続部が、それぞれの切替スイッチＳＹ（１）〜ＳＹ（２ｎ）によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）にそれぞれ導通する。一方、極性反転信号Ｐｏｌがローレベルである時には、抵抗ＲＢ（１）〜ＲＢ（２ｎ）の間の各接続部が、それぞれの切替スイッチＳＹ（１）〜ＳＹ（２ｎ）によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）にそれぞれ導通する。
従って、極性反転信号Ｐｏｌがハイレベルである時には、ラダー抵抗器３５１によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）に出力される階調基準電圧が１段目から降順になる。ラダー抵抗器３５１によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）に出力される階調基準電圧は、共通電圧生成回路６０によって生成される共通電圧Ｖｃｏｍに等しいか、それよりも高い。一方、極性反転信号Ｐｏｌがローレベルである時にはラダー抵抗器３５２によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）に出力される階調基準電圧が１段目から昇順になる。ラダー抵抗器３５２によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）に出力される階調基準電圧は、共通電圧生成回路６０によって生成される共通電圧Ｖｃｏｍに等しいか、それよりも低い。なお、上記においては２つのラダー抵抗器３５１，３５２を有する構成としたが、１つのラダー抵抗器のみを有するものであってもよい。
切替スイッチＳＹ（１）〜ＳＹ（２ｎ）は極性反転信号Ｐｏｌのレベルに従って切り替えられる。即ち、極性反転信号Ｐｏｌがハイレベルである時には、抵抗ＲＡ（１）〜ＲＡ（２ｎ）の間の各接続部が、それぞれの切替スイッチＳＹ（１）〜ＳＹ（２ｎ）によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）にそれぞれ導通する。一方、極性反転信号Ｐｏｌがローレベルである時には、抵抗ＲＢ（１）〜ＲＢ（２ｎ）の間の各接続部が、それぞれの切替スイッチＳＹ（１）〜ＳＹ（２ｎ）によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）にそれぞれ導通する。
従って、極性反転信号Ｐｏｌがハイレベルである時には、ラダー抵抗器３５１によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）に出力される階調基準電圧が１段目から降順になる。ラダー抵抗器３５１によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）に出力される階調基準電圧は、共通電圧生成回路６０によって生成される共通電圧Ｖｃｏｍに等しいか、それよりも高い。一方、極性反転信号Ｐｏｌがローレベルである時にはラダー抵抗器３５２によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）に出力される階調基準電圧が１段目から昇順になる。ラダー抵抗器３５２によって電圧印加ラインＶ（１）〜Ｖ（２ｎ）に出力される階調基準電圧は、共通電圧生成回路６０によって生成される共通電圧Ｖｃｏｍに等しいか、それよりも低い。なお、上記においては２つのラダー抵抗器３５１，３５２を有する構成としたが、１つのラダー抵抗器のみを有するものであってもよい。
各ＤＡＣ回路３４１は、デコーダ３４３と、開閉スイッチＳＷ（１）〜ＳＷ（２ｎ）とを有する。開閉スイッチＳＷ（１）〜ＳＷ（２ｎ）は電圧印加ラインＶ（１）〜Ｖ（２ｎ）の何れかと電圧出力ラインＳＬとの接続を開閉する。デコーダ３４３は、データラッチ回路３３から出力された階調信号Ｄａｔａを入力し、開閉スイッチＳＷ（１）〜ＳＷ（２ｎ）の中から階調信号Ｄａｔａに応じたものを選択する。開閉スイッチＳＷ（１）〜ＳＷ（２ｎ）のうちデコーダ３４３に選択されたものが閉じた状態となり、それ以外のものが開いた状態となる。閉じた状態の開閉スイッチに対応する電圧印加ラインと電圧出力ラインＳＬとが導通され、当該電圧印加ラインに印加されている階調基準電圧が電圧出力ラインＳＬに印加される。電圧出力ラインＳＬに印加された階調基準電圧は、バッファアンプ３４２を介して信号線１５に出力される。
図１０において、階調信号Ｓ（ｉ）は、データドライバ３０によって或る信号線１５に印加される電圧を表す。つまり、階調信号Ｓ（ｉ）は、或る信号線１５についての階調信号Ｄａｔａをアナログ化したものである。極性反転信号Ｐｏｌがハイレベルである時には、ラダー抵抗器３５１によって生成される２ｎ通りの階調基準電圧が共通電圧Ｖｃｏｍに等しいかそれよりも高く、極性反転信号Ｐｏｌがローレベルである時には、ラダー抵抗器３５２によって生成される２ｎ通りの階調基準電圧が共通電圧Ｖｃｏｍに等しいかそれよりも低い。そのため、共通電極１４の共通電圧Ｖｃｏｍを基準とした階調信号Ｓ（ｉ）の極性が、１水平同期期間ごとに反転する。そのため、ライン反転駆動が行われる。
また、フレーム反転駆動も行われる。つまり、何れの表示画素２００においても、共通電極１４の共通電圧Ｖｃｏｍを基準とした副画素電極２１１，２２１の電圧の極性が１フレーム期間毎に反転する。これは、極性反転信号Ｐｏｌの位相が１フレーム期間ごとに１８０°遅れ、又は進むためである。
図３に示すように、波形信号生成回路７０は、波形信号Ｖｄを生成しＸ補助電極線１９２に印加する。図１０に示すように、波形信号Ｖｄは極性反転信号Ｐｏｌと同期した波形信号であり、極性反転信号Ｐｏｌと同位相になっている。つまり、極性反転信号ＰｏｌがハイレベルＶｓｈの時には、波形信号Ｖｄの電圧がハイレベルＶｄｈである。一方、極性反転信号ＰｏｌがローレベルＶｓｌの時には、波形信号Ｖｄの電圧がローレベルＶｄｌである。ハイレベルＶｄｈは共通電圧Ｖｃｏｍよりも高く、ローレベルＶｄｌは共通電圧Ｖｃｏｍよりも低い。ハイレベルＶｄｈとローレベルＶｄｌの値は、例えばその平均が共通電圧Ｖｃｏｍに等しくなる値に設定される。その場合、波形信号Ｖｄは、共通電圧Ｖｃｏｍを中心電圧として、極性反転信号Ｐｏｌに同期した振動する矩形交流信号となる。波形信号Ｖｄの周期は１水平同期期間の２倍である。また、波形信号Ｖｄは、信号線１５に出力される階調信号Ｓ（ｉ）と同位相になっている。
以上のように構成された液晶表示装置１では、走査ドライバ４０が複数の走査線１６を１行目から順に水平同期信号Ｈに同期して選択する。一方、データドライバ３０が、それぞれのＤＡＣ回路３４１によってＡＤ変換された階調信号Ｓ（ｉ）をそれぞれの信号線１５に出力する。つまり、データドライバ３０は、それぞれのデータラッチ回路３３にラッチされた階調信号Ｄａｔａに応じた階調基準電圧を増幅して、それぞれの信号線１５に印加する。
選択された走査線１６に対応する各表示画素２００については、スイッチ素子２１２，２２２が開く。そのため、信号線１５に出力されたアナログの階調信号Ｓ（ｉ）が小副画素２１０及び大副画素２２０に書き込まれる。その後、その走査線１６の選択が解除されると、スイッチ素子２１２，２２２が閉じ、アナログの階調信号Ｓ（ｉ）が次にその走査線１６が選択されるまで小副画素２１０及び大副画素２２０に保持される。なお、走査線１６が選択されている水平同期期間を選択期間ともいい、その後にその走査線１６の選択が解除されている期間を非選択期間という。
選択された走査線１６に対応する各表示画素２００については、スイッチ素子２１２，２２２が開く。そのため、信号線１５に出力されたアナログの階調信号Ｓ（ｉ）が小副画素２１０及び大副画素２２０に書き込まれる。その後、その走査線１６の選択が解除されると、スイッチ素子２１２，２２２が閉じ、アナログの階調信号Ｓ（ｉ）が次にその走査線１６が選択されるまで小副画素２１０及び大副画素２２０に保持される。なお、走査線１６が選択されている水平同期期間を選択期間ともいい、その後にその走査線１６の選択が解除されている期間を非選択期間という。
ここで図１５及び図１６を参照して小副画素電極２１１、大副画素電極２２１に印加される電圧について説明する。
図１５は、小副画素２１０に関する電圧のタイミングチャートである。
図１５に示すように、選択期間（水平同期期間）では、スイッチ素子２１２が開いているから、階調信号Ｓ（ｉ）に応じた電圧Ｖｓｉｇが小副画素電極２１１に印加される。その後の非選択期間では、スイッチ素子２１２が閉じると、小副画素電極２１１の電圧が電圧ＶｓｉｇからΔＶだけ降下し、小副画素電極２１１の電圧と共通電極１４の共通電圧Ｖｃｏｍの差がＶｌｃになる。このような挙動は、共通電極１４の共通電圧Ｖｃｏｍを基準とした階調信号Ｓ（ｉ）の極性が正の場合でも負の場合でも同様である。
ΔＶは、スイッチ素子２１２が閉じる時に、走査線１６のゲート電極２１３と小副画素電極２１１との間の寄生容量により発生する引き込み電圧を示している。共通電圧Ｖｃｏｍは、ΔＶを考慮して設定することが好ましい。即ち、共通電圧Ｖｃｏｍは、階調信号Ｓ（ｉ）の振幅中心電圧（図１４の抵抗ＲＡ（１）とＲＡ（２）の間の接続部の電圧と、抵抗ＲＢ（１）とＲＢ（２）の間の接続部の電圧の平均値）からΔＶだけシフトした（降下した）電圧に設定することが好ましい。
図１５に示すように、選択期間（水平同期期間）では、スイッチ素子２１２が開いているから、階調信号Ｓ（ｉ）に応じた電圧Ｖｓｉｇが小副画素電極２１１に印加される。その後の非選択期間では、スイッチ素子２１２が閉じると、小副画素電極２１１の電圧が電圧ＶｓｉｇからΔＶだけ降下し、小副画素電極２１１の電圧と共通電極１４の共通電圧Ｖｃｏｍの差がＶｌｃになる。このような挙動は、共通電極１４の共通電圧Ｖｃｏｍを基準とした階調信号Ｓ（ｉ）の極性が正の場合でも負の場合でも同様である。
ΔＶは、スイッチ素子２１２が閉じる時に、走査線１６のゲート電極２１３と小副画素電極２１１との間の寄生容量により発生する引き込み電圧を示している。共通電圧Ｖｃｏｍは、ΔＶを考慮して設定することが好ましい。即ち、共通電圧Ｖｃｏｍは、階調信号Ｓ（ｉ）の振幅中心電圧（図１４の抵抗ＲＡ（１）とＲＡ（２）の間の接続部の電圧と、抵抗ＲＢ（１）とＲＢ（２）の間の接続部の電圧の平均値）からΔＶだけシフトした（降下した）電圧に設定することが好ましい。
図１６は、大副画素２２０に関する電圧のタイミングチャートである。
まず、選択期間において、共通電極１４の共通電圧Ｖｃｏｍを基準とした階調信号Ｓ（ｉ）の極性が正の場合について説明する。図１６に示すように、選択期間では、スイッチ素子２２２が開いているから、階調信号Ｓ（ｉ）に応じた電圧Ｖｓｉｇが大副画素電極２２１に印加される。その選択期間では、波形信号ＶｄがハイレベルＶｄｈであるから、そのハイレベルＶｄｈの電圧が補助電極線１９２に印加される。その後の非選択期間では、スイッチ素子２２２が閉じるから、大副画素電極２２１が浮動状態となる。非選択期間でも波形信号Ｖｄが補助電極線１９２に出力されているから、大副画素電極２２１の電圧が波形信号Ｖｄに応じて振動する。そのため、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２では、大副画素電極２２１の電圧は電圧Ｖｓｉｇからシフトし、そのシフト量はΔＶに加えて、補助電極線１９２の電圧Ｖｄｌの影響を受ける。これは、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２における補助電極線１９２の電圧が、選択期間における補助電極線１９２の電圧よりも低いためである。
一方、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１では、大副画素電極２２１の電圧は電圧Ｖｓｉｇからシフトとし、そのシフト量はΔＶだけである。これは、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１における補助電極線１９２の電圧が、選択期間における補助電極線１９２の電圧と等しいためである。
また、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２における大副画素電極２２１の電圧と共通電極１４の電圧の差Ｖｌｃ１は、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１における大副画素電極２２１の電圧と共通電極１４の電圧の差Ｖｌｃよりも低い。これは、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２における補助電極線１９２の電圧が、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１における補助電極線１９２の電圧よりも低いうえ、期間Ｔ２，Ｔ１の何れでも大副画素電極２２１によって形成されるキャパシタ（第二液晶キャパシタ１７ｂ、第二補助キャパシタ１８ｂ、第三補助キャパシタ１８ｃ）に蓄積されている電荷量は変化しないためである。
従って、共通電極１４の電圧を基準とした非選択期間の大副画素電極２２１の実効電圧の絶対値は、電圧差Ｖｌｃ１と電圧差Ｖｌｃの二乗和平方根平均である。
更に、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２における大副画素電極２２１の電圧と共通電極１４の電圧の差Ｖｌｃ１は、非選択期間の小副画素電極２１１の電圧と共通電極１４の電圧の差Ｖｌｃよりも低い。また、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１における大副画素電極２２１の電圧と共通電極１４の電圧の差Ｖｌｃは、非選択期間の小副画素電極２１１の電圧と共通電極１４の電圧の差Ｖｌｃにほぼ等しい。そのため、共通電極１４の電圧を基準とした非選択期間の大副画素電極２２１の実効電圧の絶対値は、共通電極１４の電圧を基準とした非選択期間の小副画素電極２１１の実効電圧の絶対値よりも｜Ｖｌｃ−Ｖｌｃ１｜／２だけ小さくなる。
まず、選択期間において、共通電極１４の共通電圧Ｖｃｏｍを基準とした階調信号Ｓ（ｉ）の極性が正の場合について説明する。図１６に示すように、選択期間では、スイッチ素子２２２が開いているから、階調信号Ｓ（ｉ）に応じた電圧Ｖｓｉｇが大副画素電極２２１に印加される。その選択期間では、波形信号ＶｄがハイレベルＶｄｈであるから、そのハイレベルＶｄｈの電圧が補助電極線１９２に印加される。その後の非選択期間では、スイッチ素子２２２が閉じるから、大副画素電極２２１が浮動状態となる。非選択期間でも波形信号Ｖｄが補助電極線１９２に出力されているから、大副画素電極２２１の電圧が波形信号Ｖｄに応じて振動する。そのため、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２では、大副画素電極２２１の電圧は電圧Ｖｓｉｇからシフトし、そのシフト量はΔＶに加えて、補助電極線１９２の電圧Ｖｄｌの影響を受ける。これは、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２における補助電極線１９２の電圧が、選択期間における補助電極線１９２の電圧よりも低いためである。
一方、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１では、大副画素電極２２１の電圧は電圧Ｖｓｉｇからシフトとし、そのシフト量はΔＶだけである。これは、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１における補助電極線１９２の電圧が、選択期間における補助電極線１９２の電圧と等しいためである。
また、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２における大副画素電極２２１の電圧と共通電極１４の電圧の差Ｖｌｃ１は、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１における大副画素電極２２１の電圧と共通電極１４の電圧の差Ｖｌｃよりも低い。これは、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２における補助電極線１９２の電圧が、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１における補助電極線１９２の電圧よりも低いうえ、期間Ｔ２，Ｔ１の何れでも大副画素電極２２１によって形成されるキャパシタ（第二液晶キャパシタ１７ｂ、第二補助キャパシタ１８ｂ、第三補助キャパシタ１８ｃ）に蓄積されている電荷量は変化しないためである。
従って、共通電極１４の電圧を基準とした非選択期間の大副画素電極２２１の実効電圧の絶対値は、電圧差Ｖｌｃ１と電圧差Ｖｌｃの二乗和平方根平均である。
更に、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ２における大副画素電極２２１の電圧と共通電極１４の電圧の差Ｖｌｃ１は、非選択期間の小副画素電極２１１の電圧と共通電極１４の電圧の差Ｖｌｃよりも低い。また、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ１における大副画素電極２２１の電圧と共通電極１４の電圧の差Ｖｌｃは、非選択期間の小副画素電極２１１の電圧と共通電極１４の電圧の差Ｖｌｃにほぼ等しい。そのため、共通電極１４の電圧を基準とした非選択期間の大副画素電極２２１の実効電圧の絶対値は、共通電極１４の電圧を基準とした非選択期間の小副画素電極２１１の実効電圧の絶対値よりも｜Ｖｌｃ−Ｖｌｃ１｜／２だけ小さくなる。
選択期間において共通電極１４の共通電圧Ｖｃｏｍを基準とした階調信号Ｓ（ｉ）の極性が負の場合にも、選択期間中に波形信号ＶｄがハイレベルＶｄｈであるから、同様の挙動を示す。つまり、非選択期間のうち波形信号ＶｄがハイレベルＶｄｈとなる期間Ｔ２では、大副画素電極２２１の電圧は電圧Ｖｓｉｇからシフトし、そのシフト量はΔＶに加えて、補助電極線１９２の電圧Ｖｄｈの影響を受ける。一方、非選択期間のうち波形信号ＶｄがローレベルＶｄｌとなる期間Ｔ１では、大副画素電極２２１の電圧は電圧Ｖｓｉｇからシフトとし、そのシフト量はΔＶだけである。そのため、共通電極１４の電圧を基準とした非選択期間の大副画素電極２２１の実効電圧の絶対値は、共通電極１４の電圧を基準とした非選択期間の小副画素電極２１１の実効電圧の絶対値よりも｜Ｖｌｃ−Ｖｌｃ１｜／２だけ小さくなる。
以上のように、選択期間中の大副画素電極２２１の電圧と小副画素電極２１１の電圧とが等しくても、非選択期間中では大副画素電極２２１の電圧と小副画素電極２１１の電圧とが異なる。そのため、非選択期間中では、大副画素電極２２１に重なる液晶の光透過率と、小副画素電極２１１に重なる液晶の光透過率とが異なる。従って、表示画素２００の光透過率は、大副画素電極２２１に重なる液晶の光透過率と、小副画素電極２１１に重なる液晶の光透過率とを合成したものと考えることができる。
図１７は、従来の液晶ディスプレイパネルにおける、液晶に印加される電圧毎（すなわち階調毎）に視角と光透過率との関係を示すグラフである。図１７のグラフにおいて、横軸が視角（deg）を表し、縦軸が光透過率（％）を表す。縦軸の透過率は、透過率の最大値を１００％としたときの相対値である。視角は、図１７中に図示したように、垂直な方向から見た場合をゼロ（deg）とし、パネルに垂直な面で垂直方向から一方向の角度を正、反対方向の角度を負として、視角が−８０〜＋８０度の範囲での値を示した。図１７における各曲線は、階調信号Ｄａｔａが６ビットで０〜６３階調の信号であるときの、階調信号Ｄａｔａが０階調、８階調、１６階調、２４階調、３２階調、４０階調、４８階調、５６階調及び６３階調のときの光透過率を示している。図１７のグラフから明らかなように、液晶の光透過率は視角に依存することがわかる。特に、視角が−２０度以下および視角が４５度以上の領域において各曲線が交差していることから、ここでは階調反転が生じていることがわかる。ここで階調反転とは、液晶ディスプレイに対する視角を変化させていくと、ある箇所において階調が反転したように見えることをいう。
図１８は、本実施形態の液晶ディスプレイパネル１０における、大副画素電極２２１に重なる液晶の光透過率と、小副画素電極２１１に重なる液晶の光透過率とを合成した場合に、その合成した透過率と視角との関係を示すグラフである。図１８のグラフにおいて、図１７と同様に、横軸が視角（deg）を表し、縦軸が光透過率の相対値（％）を表す。図１７における各曲線は、図１７と同様に、階調信号Ｄａｔａが６ビットで０〜６３階調の信号であるときの、階調信号Ｄａｔａが０階調、８階調、１６階調、２４階調、３２階調、４０階調、４８階調、５６階調及び６３階調のときの光透過率を示している。図１７の曲線に比べて、特に視角が負の領域における曲線がなだらかになり、各曲線間の交差が大きく減少していることがわかる。このように、本実施形態の液晶表示装置１では、視角による表示状態の変化を従来より小さくして、視角依存性を低下することができる。
また、図１８のグラフでは、図１７のグラフに比べて、曲線の交差が少なくなっていることがわかる。そのため、本実施形態の液晶表示装置１では、従来に比べて階調反転の発生を抑えて、階調反転が生じない視角範囲を従来より大きくすることができる。
図１９、２０は、小副画素電極２１１に重なる液晶の光透過率特性と、大副画素電極２２１に重なる液晶の光透過率特性の一例を示す図である。図１９、２０において、横軸は、選択期間における信号線１５の電圧（共通電極１４の電圧を基準とする。）の絶対値を示す。縦軸は、非選択期間における液晶の透過率を示す。なお、縦軸の透過率はそれぞれの光透過率特性における透過率の最大値に対する相対値である。曲線ＶＴ１は、小副画素電極２１１に重なる液晶に関して電圧と透過率との関係を表す。曲線ＶＴ２は、大副画素電極２２１に重なる液晶に関して電圧と透過率との関係を表す。図１９から明らかなように、共通電極１４の電圧を基準とした非選択期間の大副画素電極２２１の実効電圧の絶対値が、共通電極１４の電圧を基準とした非選択期間の第一副画素電極２１１の実効電圧よりも小さいから、曲線ＶＴ２は曲線ＶＴ１よりも高電圧側にシフトした状態となっている。つまり、１つの表示画素２００でも、曲線ＶＴ１の特性と、曲線ＶＴ２の特性を持つ。
図２０は、曲線ＶＴ２を曲線ＶＴ１に近づける方向にシフトさせた場合の図である。波形信号生成回路７０によって生成される波形信号Ｖｄの振幅幅を小さくすることによって、曲線ＶＴ２を曲線ＶＴ１に近づけるようにシフトすることができる。つまり、波形信号生成回路７０の調整又は制御をすることによって、小副画素電極２１１に重なる液晶の光透過率と、大副画素電極２２１に重なる液晶の光透過率との差を大きくしたり、小さくしたりすることができる。波形信号Ｖｄを定電圧に設定し、又は、制御すると、曲線ＶＴ１と曲線ＶＴ２が重なる。なお、図１９、図２０では、液晶１０ｇがノーマリーホワイト型である場合の曲線ＶＴ１，ＶＴ２が示されているが、液晶１０ｇがノーマリーブラック型である場合には、曲線ＶＴ１，ＶＴ２は右肩上がりになる。
以上のように構成された液晶表示装置１では、表示画素２００が小副画素２１０と大副画素２２０とに分割されているので、分割された小副画素２１０と大副画素２２０に印加される電圧を異ならせることができる。これにより、一表示画素２００内において分割された副画素２１０，２２０の光透過率を異なる値にすることができる。このようにして分割された副画素２１０，２２０ごとに光透過率を調節し、一表示画素２００として好適な透過率とすることができる。これにより視角依存性を抑えることができるとともに、階調反転をなくすことができる。そのため、高画質化を図ることができる。
また、補助電極線１９２に波形信号Ｖｄを出力しているから、フリッカーの発生を抑えることができる。
また、１つの表示画素２００が左右の副画素２１０，２２０に分割されているから、表示画素２００を水平方向に大きくすることができ、視野角を大きくとることができる。
また、波形信号生成回路７０は、波形電圧Ｖｄの振幅を調整すればよいだけなので、その回路構成を簡単にすることができる。そのため、より簡単な回路構成で視角依存性を調整することができる。
しかも、共通電極１４が副画素２１０，２２０ごとに分割されているのではなく、一面に成膜されたものであるから、液晶表示装置１や液晶ディスプレイパネル１０の製造工程の増大を招くこともない。
また、アナログの階調信号Ｓ（ｉ）がスイッチ素子２１２，２２２を介して副画素電極２１１，２２１に直接印加されるから、キャパシタのみを介して画素電極に電圧が印加される構成のもの（例えば、特許文献１に記載のもの）と比較して、より安定的に電圧を液晶１０ｇに印加することができる。
また、補助電極線１９２に波形信号Ｖｄを出力しているから、フリッカーの発生を抑えることができる。
また、１つの表示画素２００が左右の副画素２１０，２２０に分割されているから、表示画素２００を水平方向に大きくすることができ、視野角を大きくとることができる。
また、波形信号生成回路７０は、波形電圧Ｖｄの振幅を調整すればよいだけなので、その回路構成を簡単にすることができる。そのため、より簡単な回路構成で視角依存性を調整することができる。
しかも、共通電極１４が副画素２１０，２２０ごとに分割されているのではなく、一面に成膜されたものであるから、液晶表示装置１や液晶ディスプレイパネル１０の製造工程の増大を招くこともない。
また、アナログの階調信号Ｓ（ｉ）がスイッチ素子２１２，２２２を介して副画素電極２１１，２２１に直接印加されるから、キャパシタのみを介して画素電極に電圧が印加される構成のもの（例えば、特許文献１に記載のもの）と比較して、より安定的に電圧を液晶１０ｇに印加することができる。
なお、上記実施形態では、波形信号生成回路７０が波形信号Ｖｄを補助電極線１９２に出力することによって、選択期間の補助電極線１９２の実効電圧と非選択期間の補助電極線１９２の実効電圧が異なるようにしていた。選択期間の補助電極線１９２の実効電圧と非選択期間の補助電極線１９２の実効電圧が異なるような信号であれば、波形信号Ｖｄに限るものではない。
また、上記実施形態では、液晶ディスプレイパネル１０の駆動方式が、フレーム反転駆動とライン反転駆動とコモンＤＣ駆動の組合せであったが、他の駆動方式であってもよい。例えば、ライン反転駆動の代わりにドット反転駆動としてもよい。ドット反転駆動方式の場合、例えば、図１３に示された階調基準電圧生成回路３５を２つ準備する。そして、一方の階調基準電圧生成回路３５は、奇数列の信号線１５に接続されたＤＡＣ回路３４１に階調基準電圧を出力し、他方の階調基準電圧生成回路３５は、偶数列の信号線１５に接続されたＤＡＣ回路３４１に出力する。そして、一方の階調基準電圧生成回路３５には、極性反転信号Ｐｏｌが入力されるが、他方の階調基準電圧生成回路３５には、極性反転信号Ｐｏｌが反転して入力される。こうすれば、データドライバ３０から奇数列の信号線１５に印加される電圧（共通電圧Ｖｃｏｍを基準とする。）と、データドライバ３０から宮数列の信号線１５に印加される電圧（共通電圧Ｖｃｏｍを基準とする。）が逆位相になる。
また、コモンＤＣ駆動の代わりにコモンＡＣ駆動であってもよい。つまり、共通電極１４に印加する共通電圧Ｖｃｏｍが一定電圧ではなく、共通電圧Ｖｃｏｍの極性が１水平同期期間ごと又は１フレーム期間ごとに反転してもよい。つまり、共通電圧生成回路６０は、１水平同期期間ごと又は１フレーム期間ごとに極性反転する共通電圧Ｖｃｏｍを共通電極１４及び補助容量線１９１に出力する。この場合、階調基準電圧生成回路３５のＲＡ（１）〜ＲＡ（２ｎ＋１）及びＲＢ（１）〜ＲＢ（２ｎ＋１）の抵抗値を適宜変更したり、高電位電圧源ＶＨ及び低電位電圧源ＶＬの電位を適宜変更したりすることが望ましい。
また、ライン反転駆動を行わずに、フレーム反転駆動とコモンＤＣ駆動の組合せ又はフレーム反転駆動とコモンＡＣ駆動の組合せであってもよい。この場合、階調基準電圧生成回路３５に入力される極性反転信号Ｐｏｌの極性が、１水平同期期間ごとに反転するのではなく、１フレーム期間ごとに反転する。こうすれば、データドライバ３０から信号線１５に印加される電圧（共通電圧Ｖｃｏｍを基準とする。）の極性が、１フレーム期間ごとに反転する。
続いて、表示画素２００の配列について具体的に説明する。
〔１〕第一例
図２１は、表示画素２００の配列の第一例を示す平面図である。
液晶ディスプレイパネル１０において複数の信号線１５が上下（垂直方向）に延びている。これら信号線１５は等間隔に左右に配列されている。
図２１は、表示画素２００の配列の第一例を示す平面図である。
液晶ディスプレイパネル１０において複数の信号線１５が上下（垂直方向）に延びている。これら信号線１５は等間隔に左右に配列されている。
複数の走査線１６が左右（水平方向）に延びている。これら走査線１６が上下に配列されているが、各走査線１６は、隣接する２本の走査線１６が近接して配列されているとともに、その２本の走査線１６毎に間隔を空けて配列されている。この間隔を空けて隣り合う２本の走査線１６を一組として考慮する。この間隔を空けて隣り合う２本の走査線１６の一方が本発明の第１の走査線、他方が本発明の第２の走査線に対応する。
複数の補助容量線１９１は左右に延びているとともに、走査線１６に対して平行になっている。補助容量線１９１の本数と走査線１６の本数は同数（＝Ｎ本）である。これら補助容量線１９１が上下に配列されている。そして、２本の補助容量線１９１が、間隔を空けて隣り合う一組の走査線１６の間に配置されている。
複数の補助電極線１９２は左右に延びているとともに、走査線１６に対して平行になっている。補助電極線１９２の本数は走査線１６の本数の半分（＝Ｎ／２本）である。これら補助電極線１９２は上下に配列されている。そして、１本の補助容量線１９１が、間隔を空けて隣り合う一組の走査線１６の間に配置されているとともに、その一組の走査線１６の間にある２本の補助容量線１９１の間に配置されている。
複数の補助電極線１９２は左右に延びているとともに、走査線１６に対して平行になっている。補助電極線１９２の本数は走査線１６の本数の半分（＝Ｎ／２本）である。これら補助電極線１９２は上下に配列されている。そして、１本の補助容量線１９１が、間隔を空けて隣り合う一組の走査線１６の間に配置されているとともに、その一組の走査線１６の間にある２本の補助容量線１９１の間に配置されている。
それぞれの信号線１５に沿って表示画素２００Ａと表示画素２００Ｂが交互に配列されている。ここで、表示画素２００Ｂは、表示面に垂直な軸回りに表示画素２００Ａを１８０°回転させたものである。つまり、表示画素２００Ａについては、小副画素２１０Ａが信号線１５の左側に、大副画素２２０Ａが信号線１５の右側に配置され、表示画素２００Ｂについては、小副画素２１０Ｂが信号線１５の右側に、大副画素２２０Ｂが信号線１５の左側に配置される。なお、表示画素２００Ａ及び表示画素２００Ｂは、図５〜図９を用いて説明した表示画素２００と同様に設けられている。
表示画素２００Ａ及び表示画素２００Ｂは、間隔を空けて隣り合う一組の走査線１６の間に配置されている。
これら表示画素２００Ａは、間隔を空けて隣り合う一組の走査線１６のうち一方に沿って配列されているとともに、その一方の走査線１６に接続されている。これら表示画素２００Ｂは、間隔を空けて隣り合う一組の走査線１６のうち他方に沿って配列されているとともに、その他方の走査線１６に接続されている。したがって、表示画素２００Ａについては、スイッチ素子２１２Ａ、スイッチ素子２２２Ａがそれらに接続された走査線１６から下方向に向けて配置され、表示画素２００Ｂについてはスイッチ素子２１２Ｂ、スイッチ素子２２２Ｂがそれらに接続された走査線１６から上方向に向けて配置されている。
間隔を空けて隣り合う一組の走査線１６の間では、表示画素２００Ａの大副画素電極２２１Ａと、表示画素２００Ｂの大副画素電極２２１Ｂが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ａの小副画素電極２１１Ａ及び大副画素電極２２１Ａに重なっている。間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｂの小副画素電極２１１Ｂ及び大副画素電極２２１Ｂに重なっている。
補助電極線１９２は、二行分の全ての表示画素２００Ａ，２００Ｂの大副画素電極２２１Ａ，２２１Ｂに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ａ，２２１Ｂの上記オーバーラップする部分に重なっている。また、補助電極線１９２は、表示画素２００Ａ，２００Ｂの小副画素電極２１１Ａ，２１１Ｂには重なっていない。
間隔を空けて隣り合う一組の走査線１６の間に配置され且つ同一の信号線１５に接続された２つの表示画素２００Ａ，２００Ｂによって一組の画素グループ２４１が構成される。このような画素グループ２４１は、液晶ディスプレイパネル１０上にマトリクス状に配列されている。
表示画素２００Ａ及び表示画素２００Ｂは、間隔を空けて隣り合う一組の走査線１６の間に配置されている。
これら表示画素２００Ａは、間隔を空けて隣り合う一組の走査線１６のうち一方に沿って配列されているとともに、その一方の走査線１６に接続されている。これら表示画素２００Ｂは、間隔を空けて隣り合う一組の走査線１６のうち他方に沿って配列されているとともに、その他方の走査線１６に接続されている。したがって、表示画素２００Ａについては、スイッチ素子２１２Ａ、スイッチ素子２２２Ａがそれらに接続された走査線１６から下方向に向けて配置され、表示画素２００Ｂについてはスイッチ素子２１２Ｂ、スイッチ素子２２２Ｂがそれらに接続された走査線１６から上方向に向けて配置されている。
間隔を空けて隣り合う一組の走査線１６の間では、表示画素２００Ａの大副画素電極２２１Ａと、表示画素２００Ｂの大副画素電極２２１Ｂが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ａの小副画素電極２１１Ａ及び大副画素電極２２１Ａに重なっている。間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｂの小副画素電極２１１Ｂ及び大副画素電極２２１Ｂに重なっている。
補助電極線１９２は、二行分の全ての表示画素２００Ａ，２００Ｂの大副画素電極２２１Ａ，２２１Ｂに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ａ，２２１Ｂの上記オーバーラップする部分に重なっている。また、補助電極線１９２は、表示画素２００Ａ，２００Ｂの小副画素電極２１１Ａ，２１１Ｂには重なっていない。
間隔を空けて隣り合う一組の走査線１６の間に配置され且つ同一の信号線１５に接続された２つの表示画素２００Ａ，２００Ｂによって一組の画素グループ２４１が構成される。このような画素グループ２４１は、液晶ディスプレイパネル１０上にマトリクス状に配列されている。
〔２〕第二例
図２２は、表示画素２００の配列の第二例を示す平面図である。
信号線１５、走査線１６、補助容量線１９１及び補助電極線１９２の配置・配列は上述の第一例と同様である。
図２２は、表示画素２００の配列の第二例を示す平面図である。
信号線１５、走査線１６、補助容量線１９１及び補助電極線１９２の配置・配列は上述の第一例と同様である。
奇数列の信号線１５に沿って表示画素２００Ａと表示画素２００Ｂが交互に配列されている。偶数列の信号線１５に沿って表示画素２００Ｃと表示画素２００Ｄが交互に配列されている。ここで、表示画素２００Ｂは、表示面に垂直な軸回りに表示画素２００Ａを１８０°回転させたものである。表示画素２００Ｃは、表示画素２００Ａを左右反転させたものである。表示画素２００Ｄは、表示画素２００Ａを上下反転させたものである。表示画素２００Ａ、表示画素２００Ｂ、表示画素２００Ｃ及び表示画素２００Ｄは、図５〜図９を用いて説明した表示画素２００と同様に設けられている。
表示画素２００Ａ、表示画素２００Ｂ、表示画素２００Ｃ及び表示画素２００Ｄは、間隔を空けて隣り合う一組の走査線１６の間に配置されている。
表示画素２００Ａと表示画素２００Ｃが、間隔を空けて隣り合う一組の走査線１６のうち一方に沿って交互に配列されているとともに、その一方の走査線１６に接続されている。
表示画素２００Ｂと表示画素２００Ｄは、間隔を空けて隣り合う一組の走査線１６のうち他方に沿って交互に配列されているとともに、その他方の走査線１６に接続されている。
間隔を空けて隣り合う一組の走査線１６の間では、表示画素２００Ａの大副画素電極２２１Ａと、表示画素２００Ｂの大副画素電極２２１Ｂと、表示画素２００Ｃの大副画素電極２２１Ｃと、表示画素２００Ｄの大副画素電極２２１Ｄとが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ａ，２００Ｃの小副画素電極２１１Ａ，２１１Ｃ及び大副画素電極２２１Ａ，２２１Ｃに重なっている。間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｂ，２００Ｄの小副画素電極２１１Ｂ，２１１Ｄ及び大副画素電極２２１Ｂ，２２１Ｄに重なっている。
補助電極線１９２は、二行分の全ての表示画素２００Ａ，２００Ｂ，２００Ｃ，２００Ｄの大副画素電極２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄの上記オーバーラップする部分に重なっている。また、補助電極線１９２は、表示画素２００Ａ，２００Ｂ，２００Ｃ，２００Ｄの小副画素電極２１１Ａ，２１１Ｂ，２１１Ｃ、２１１Ｄには重なっていない。
表示画素２００Ａと表示画素２００Ｃが、間隔を空けて隣り合う一組の走査線１６のうち一方に沿って交互に配列されているとともに、その一方の走査線１６に接続されている。
表示画素２００Ｂと表示画素２００Ｄは、間隔を空けて隣り合う一組の走査線１６のうち他方に沿って交互に配列されているとともに、その他方の走査線１６に接続されている。
間隔を空けて隣り合う一組の走査線１６の間では、表示画素２００Ａの大副画素電極２２１Ａと、表示画素２００Ｂの大副画素電極２２１Ｂと、表示画素２００Ｃの大副画素電極２２１Ｃと、表示画素２００Ｄの大副画素電極２２１Ｄとが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ａ，２００Ｃの小副画素電極２１１Ａ，２１１Ｃ及び大副画素電極２２１Ａ，２２１Ｃに重なっている。間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｂ，２００Ｄの小副画素電極２１１Ｂ，２１１Ｄ及び大副画素電極２２１Ｂ，２２１Ｄに重なっている。
補助電極線１９２は、二行分の全ての表示画素２００Ａ，２００Ｂ，２００Ｃ，２００Ｄの大副画素電極２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄの上記オーバーラップする部分に重なっている。また、補助電極線１９２は、表示画素２００Ａ，２００Ｂ，２００Ｃ，２００Ｄの小副画素電極２１１Ａ，２１１Ｂ，２１１Ｃ、２１１Ｄには重なっていない。
第二例においては、間隔を空けて隣り合う一組の走査線１６の間に配置され且つ隣り合う２本の信号線１５に接続された４つの表示画素２００Ａ，２００Ｂ、２００Ｃ，２００Ｄによって一組の画素グループ２４２が構成される。このような画素グループ２４２は、液晶ディスプレイパネル１０上にマトリクス状に配列されている。
〔３〕第三例
図２３は、表示画素２００の配列の第三例を示す拡大平面図である。
信号線１５、走査線１６、補助容量線１９１及び補助電極線１９２の配置・配列は上述の第一例と同様である。
図２３は、表示画素２００の配列の第三例を示す拡大平面図である。
信号線１５、走査線１６、補助容量線１９１及び補助電極線１９２の配置・配列は上述の第一例と同様である。
奇数列の信号線１５に沿って表示画素２００Ａ、表示画素２００Ｂ、表示画素２００Ｅ、表示画素２００Ｆがこれらの順に繰り返して配列されている。偶数列の信号線１５に沿って表示画素２００Ｃ、表示画素２００Ｄ、表示画素２００Ｇ、表示画素２００Ｈがこれらの順に繰り返して配列されている。ここで、表示画素２００Ｂは、表示面に垂直な軸回りに表示画素２００Ａを１８０°回転させたものである。表示画素２００Ｃは、表示画素２００Ａを左右反転させたものである。表示画素２００Ｄは、表示画素２００Ａを上下反転させたものである。表示画素２００Ｅ及び表示画素２００Ｇは、表示画素２００Ａと同じ向きである。表示画素２００Ｆ及び表示画素２００Ｈは、表示画素２００Ｂと同じ向きである。表示画素２００Ａ〜２００Ｈは、図５〜図９を用いて説明した表示画素２００と同様に設けられている。
表示画素２００Ａ〜２００Ｄは、間隔を空けて隣り合う一組の走査線１６の間に配置されている。表示画素２００Ａ、表示画素２００Ｂ、表示画素２００Ｃ及び表示画素２００Ｄが配列された一組の走査線１６の隣の一組の走査線の間には、表示画素２００Ｅ〜２００Ｈが配置されている。
表示画素２００Ａ、表示画素２００Ｂ、表示画素２００Ｃ及び表示画素２００Ｄが配列された一組の走査線１６においては、表示画素２００Ａと表示画素２００Ｃが一方の走査線１６に沿って交互に配列されているとともに、その一方の走査線１６に接続され、表示画素２００Ｂと表示画素２００Ｄが他方の走査線１６に沿って交互に配列されているとともに、その他方の走査線１６に接続されている。
表示画素２００Ｅ、表示画素２００Ｆ、表示画素２００Ｇ及び表示画素２００Ｈが配列された一組の走査線１６においては、表示画素２００Ｅと表示画素２００Ｇが一方の走査線１６に沿って交互に配列されているとともに、その一方の走査線１６に接続され、表示画素２００Ｆと表示画素２００Ｈが他方の走査線１６に沿って交互に配列されているとともに、その他方の走査線１６に接続されている。
表示画素２００Ａ〜２００Ｄが配列された一組の走査線１６の間では、表示画素２００Ａの大副画素電極２２１Ａと、表示画素２００Ｂの大副画素電極２２１Ｂと、表示画素２００Ｃの大副画素電極２２１Ｃと、表示画素２００Ｄの大副画素電極２２１Ｄとが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
表示画素２００Ｅ〜２００Ｈが配列された一組の走査線１６の間では、表示画素２００Ｅの大副画素電極２２１Ｅと、表示画素２００Ｆの大副画素電極２２１Ｆと、表示画素２００Ｇの大副画素電極２２１Ｇと、表示画素２００Ｈの大副画素電極２２１Ｈとが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
表示画素２００Ａ、表示画素２００Ｂ、表示画素２００Ｃ及び表示画素２００Ｄが配列された一組の走査線１６においては、表示画素２００Ａと表示画素２００Ｃが一方の走査線１６に沿って交互に配列されているとともに、その一方の走査線１６に接続され、表示画素２００Ｂと表示画素２００Ｄが他方の走査線１６に沿って交互に配列されているとともに、その他方の走査線１６に接続されている。
表示画素２００Ｅ、表示画素２００Ｆ、表示画素２００Ｇ及び表示画素２００Ｈが配列された一組の走査線１６においては、表示画素２００Ｅと表示画素２００Ｇが一方の走査線１６に沿って交互に配列されているとともに、その一方の走査線１６に接続され、表示画素２００Ｆと表示画素２００Ｈが他方の走査線１６に沿って交互に配列されているとともに、その他方の走査線１６に接続されている。
表示画素２００Ａ〜２００Ｄが配列された一組の走査線１６の間では、表示画素２００Ａの大副画素電極２２１Ａと、表示画素２００Ｂの大副画素電極２２１Ｂと、表示画素２００Ｃの大副画素電極２２１Ｃと、表示画素２００Ｄの大副画素電極２２１Ｄとが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
表示画素２００Ｅ〜２００Ｈが配列された一組の走査線１６の間では、表示画素２００Ｅの大副画素電極２２１Ｅと、表示画素２００Ｆの大副画素電極２２１Ｆと、表示画素２００Ｇの大副画素電極２２１Ｇと、表示画素２００Ｈの大副画素電極２２１Ｈとが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
表示画素２００Ａ〜２００Ｄが配列された一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ａ，２００Ｃの小副画素電極２１１Ａ，２１１Ｃ及び大副画素電極２２１Ａ，２２１Ｃに重なっている。表示画素２００Ａ〜２００Ｄが配列された一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｂ，２００Ｄの小副画素電極２１１Ｂ，２１１Ｄ及び大副画素電極２２１Ｂ，２２１Ｄに重なっている。
表示画素２００Ａ〜２００Ｄが配列された一組の走査線１６の間に配置された補助電極線１９２は、二行分の全ての表示画素２００Ａ，２００Ｂ，２００Ｃ，２００Ｄの大副画素電極２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄの上記オーバーラップする部分に重なっている。
表示画素２００Ａ〜２００Ｄが配列された一組の走査線１６の間に配置された補助電極線１９２は、二行分の全ての表示画素２００Ａ，２００Ｂ，２００Ｃ，２００Ｄの大副画素電極２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄの上記オーバーラップする部分に重なっている。
表示画素２００Ｅ〜２００Ｈが配列された一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ｅ，２００Ｇの小副画素電極２１１Ｅ，２１１Ｇ及び大副画素電極２２１Ｅ，２２１Ｇに重なっている。表示画素２００Ｅ〜２００Ｈが配列された一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｆ，２００Ｈの小副画素電極２１１Ｆ，２１１Ｈ及び大副画素電極２２１Ｆ，２２１Ｈに重なっている。
表示画素２００Ｅ〜２００Ｈが配列された一組の走査線１６の間に配置された補助電極線１９２は、二行分の全ての表示画素２００Ｅ，２００Ｆ，２００Ｇ，２００Ｈの大副画素電極２２１Ｅ，２２１Ｆ，２２１Ｇ，２２１Ｈに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ｅ，２２１Ｆ，２２１Ｇ，２２１Ｇの上記オーバーラップする部分に重なっている。
表示画素２００Ｅ〜２００Ｈが配列された一組の走査線１６の間に配置された補助電極線１９２は、二行分の全ての表示画素２００Ｅ，２００Ｆ，２００Ｇ，２００Ｈの大副画素電極２２１Ｅ，２２１Ｆ，２２１Ｇ，２２１Ｈに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ｅ，２２１Ｆ，２２１Ｇ，２２１Ｇの上記オーバーラップする部分に重なっている。
第三例においては、図２３のように近接して配列された８つの表示画素２００Ａ〜２００Ｈによって一組の画素グループ２４３が構成される、このような画素グループ２４３が、液晶ディスプレイパネル１０上にマトリクス状に配置されている。
〔４〕第四例
図２４は、表示画素２００の配列の第四例を示す拡大平面図である。
信号線１５、走査線１６、補助容量線１９１及び補助電極線１９２の配置は上述の第一例と同様である。
図２４は、表示画素２００の配列の第四例を示す拡大平面図である。
信号線１５、走査線１６、補助容量線１９１及び補助電極線１９２の配置は上述の第一例と同様である。
所定の信号線１５に沿って表示画素２００Ａと表示画素２００Ｂが交互に配列されている。その隣の信号線１５に沿って表示画素２００Ｃと表示画素２００Ｄが交互に配列されている。更に隣の信号線１５に沿って表示画素２００Ｅと表示画素２００Ｆが交互に配列されている。更に隣の信号線１５に沿って表示画素２００Ｇと表示画素２００Ｈが交互に配列されている。そして、表示画素２００Ａと表示画素２００Ｂの列と、表示画素２００Ｃと表示画素２００Ｄの列と、表示画素２００Ｅと表示画素２００Ｆの列と、表示画素２００Ｇと表示画素２００Ｈの列とがこれらの順に繰り返して配列されている。
ここで、表示画素２００Ｂは、表示面に垂直な軸回りに表示画素２００Ａを１８０°回転させたものである。表示画素２００Ｃ及び表示画素２００Ｅは、表示画素２００Ａを左右反転させたものである。表示画素２００Ｄは、表示画素２００Ａを上下反転させたものである。表示画素２００Ｅは、表示画素２００Ｃと同じ向きである。表示画素２００Ｆは、表示画素２００Ｄと同じ向きである。表示画素２００Ｈは、表示画素２００Ｂと同じ向きである。表示画素２００Ａ〜２００Ｈは、図５〜図９を用いて説明した表示画素２００と同様に設けられている。
表示画素２００Ａ〜２００Ｈは、間隔を空けて隣り合う一組の走査線１６の間に配置されている。
表示画素２００Ａと表示画素２００Ｃと表示画素２００Ｅと表示画素２００Ｇが、間隔を空けて隣り合う一組の走査線１６のうち一方に沿ってこれらの順に繰り返して配列されているとともに、その一方の走査線１６に接続されている。
表示画素２００Ｂと表示画素２００Ｄと表示画素２００Ｆと表示画素２００Ｈは、間隔を空けて隣り合う一組の走査線１６のうち他方に沿ってこれらの順に繰り返して配列されているとともに、その他方の走査線１６に接続されている。
間隔を空けて隣り合う一組の走査線１６の間では、表示画素２００Ａ〜２００Ｈの大副画素電極２２１Ａ〜２２１Ｈが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ａ，２００Ｃ，２００Ｅ，２００Ｇの小副画素電極２１１Ａ，２１１Ｃ，２１１Ｅ，２１１Ｇ及び大副画素電極２２１Ａ，２２１Ｃ，２２１Ｅ，２２１Ｇに重なっている。間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｂ，２００Ｄ，２００Ｆ，２００Ｇの小副画素電極２１１Ｂ，２１１Ｄ，２１１Ｆ，２１１Ｇ及び大副画素電極２２１Ｂ，２２１Ｄ，２２１Ｆ，２２１Ｇに重なっている。
補助電極線１９２は、二行分の全ての表示画素２００Ａ〜２００Ｈの大副画素電極２２１Ａ〜２２１Ｈに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ａ〜２２１Ｈの上記オーバーラップする部分に重なっている。
表示画素２００Ａと表示画素２００Ｃと表示画素２００Ｅと表示画素２００Ｇが、間隔を空けて隣り合う一組の走査線１６のうち一方に沿ってこれらの順に繰り返して配列されているとともに、その一方の走査線１６に接続されている。
表示画素２００Ｂと表示画素２００Ｄと表示画素２００Ｆと表示画素２００Ｈは、間隔を空けて隣り合う一組の走査線１６のうち他方に沿ってこれらの順に繰り返して配列されているとともに、その他方の走査線１６に接続されている。
間隔を空けて隣り合う一組の走査線１６の間では、表示画素２００Ａ〜２００Ｈの大副画素電極２２１Ａ〜２２１Ｈが、信号線１５の配列方向に沿った方向において一部オーバーラップする位置に配列されている。
間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ａ，２００Ｃ，２００Ｅ，２００Ｇの小副画素電極２１１Ａ，２１１Ｃ，２１１Ｅ，２１１Ｇ及び大副画素電極２２１Ａ，２２１Ｃ，２２１Ｅ，２２１Ｇに重なっている。間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｂ，２００Ｄ，２００Ｆ，２００Ｇの小副画素電極２１１Ｂ，２１１Ｄ，２１１Ｆ，２１１Ｇ及び大副画素電極２２１Ｂ，２２１Ｄ，２２１Ｆ，２２１Ｇに重なっている。
補助電極線１９２は、二行分の全ての表示画素２００Ａ〜２００Ｈの大副画素電極２２１Ａ〜２２１Ｈに重なっている。具体的には、補助電極線１９２は、大副画素電極２２１Ａ〜２２１Ｈの上記オーバーラップする部分に重なっている。
第四例においては、図２３のように近接して配列された８つの表示画素２００Ａ〜２００Ｈによって一組の画素グループ２４３が構成される、このような画素グループ２４３が、液晶ディスプレイパネル１０上にマトリクス状に配置されている。
以上のように、第一例〜第四例の何れにおいても、水平方向の列には、小さな副画素電極２１１と大きな副画素電極２２１が混在しているから、表示画面に横筋が発生することを抑えることができる。一方、垂直方向の列にも、小さな副画素電極２１１と大きな副画素電極２２１が混在しているから、表示画面に縦筋が発生することを抑えることができる。
＜第二の実施の形態＞
続いて本発明の第二の実施形態について図２５〜図３１を参照して説明する。第一の実施形態の液晶表示装置１に対応する箇所について同一の符号を付す。以下に説明することを除いて第一の実施形態と第二の実施形態は同様に設けられている。
続いて本発明の第二の実施形態について図２５〜図３１を参照して説明する。第一の実施形態の液晶表示装置１に対応する箇所について同一の符号を付す。以下に説明することを除いて第一の実施形態と第二の実施形態は同様に設けられている。
図２５は、第二の実施形態における表示画素２００の平面図である。補助電極線１９２は、屈曲している。補助電極線１９２は表示画素２００のうち小副画素電極２１１と重なるように設けられている。一方、補助電極線１９２は、大副画素電極２２１から避けるように設けられている。つまり、大副画素電極２２１はその端部が切り欠くように形成されており、補助電極線１９２がその切欠き部で屈曲し、補助電極線１９２と大副画素電極２２１が重なっていない。したがって補助電極線１９２は小副画素電極２１１との間で第三補助キャパシタ１８ｃを形成し、大副画素電極２２１とはキャパシタを形成しない。
ここで、本実施形態においては、大副画素電極２２１が第一の画素電極であり、小副画素電極２１１が第二の画素電極であり、スイッチ素子２２２が第一のスイッチ素子であり、スイッチ素子２１２が第二のスイッチ素子である。
ここで、本実施形態においては、大副画素電極２２１が第一の画素電極であり、小副画素電極２１１が第二の画素電極であり、スイッチ素子２２２が第一のスイッチ素子であり、スイッチ素子２１２が第二のスイッチ素子である。
図２６は、第二の実施形態における液晶表示装置１を構成する各部において入出力される各信号を示す図である。波形信号Ｖｄは、極性反転信号ＰｏｌがハイレベルＶｓｈの時に低電圧Ｖｄｌとなる。一方、極性反転信号ＰｏｌがローレベルＶｓｌの時に高電圧Ｖｄｈとなる。つまり波形信号Ｖｄは極性反転信号Ｐｏｌに同期した逆位相の矩形交流信号である。また、波形信号Ｖｄは信号線１５に出力される階調信号Ｓ（ｉ）と逆位相となっている。
第二の実施形態における液晶表示装置１における小副画素電極２１１及び大副画素電極２２１に印加される電圧について図２７及び図２８を参照して説明する。
図２７は、大副画素２２０に関する電圧のタイミングチャートである。図２７に示すように、選択期間では、スイッチ素子２２２が開いているから、階調信号Ｓ（ｉ）に応じた電圧Ｖｓｉｇが大副画素電極２２１に印加される。その後の非選択期間では、スイッチ素子２２２が閉じると、大副画素電極２２１の電圧が電圧ＶｓｉｇからΔＶだけ降下し、大副画素電極２２１の電圧と共通電極１４の共通電圧Ｖｃｏｍの差がＶｌｃになる。
図２７は、大副画素２２０に関する電圧のタイミングチャートである。図２７に示すように、選択期間では、スイッチ素子２２２が開いているから、階調信号Ｓ（ｉ）に応じた電圧Ｖｓｉｇが大副画素電極２２１に印加される。その後の非選択期間では、スイッチ素子２２２が閉じると、大副画素電極２２１の電圧が電圧ＶｓｉｇからΔＶだけ降下し、大副画素電極２２１の電圧と共通電極１４の共通電圧Ｖｃｏｍの差がＶｌｃになる。
図２８は、小副画素２１０に関する電圧のタイミングチャートである。図２８に示すように、選択期間では、スイッチ素子２１２が開いているから、階調信号Ｓ（ｉ）に応じた電圧Ｖｓｉｇが小副画素電極２１１に印加される。その後の非選択期間では、スイッチ素子２１２が閉じるので、小副画素電極２１１が浮動状態になる。非選択期間においても、波形信号Ｖｄが補助電極線１９２に出力されているから、小副画素電極２１１の電圧が振動する。そのため、共通電極１４の電圧を基準とした非選択期間の小副画素電極２１１の実効電圧の絶対値は、電圧差Ｖｌｃ２と電圧差Ｖｌｃの二乗和平方根平均である。
従って、共通電極１４の電圧を基準とした非選択期間の小副画素電極２１１の実効電圧の絶対値は、共通電極１４の電圧を基準とした非選択期間の大副画素電極２２１の実効電圧の絶対値よりも｜Ｖｌｃ２−Ｖｌｃ｜／２だけ大きくなる。
従って、共通電極１４の電圧を基準とした非選択期間の小副画素電極２１１の実効電圧の絶対値は、共通電極１４の電圧を基準とした非選択期間の大副画素電極２２１の実効電圧の絶対値よりも｜Ｖｌｃ２−Ｖｌｃ｜／２だけ大きくなる。
図２９、３０は、小副画素電極２１１に重なる液晶の光透過率特性と、大副画素電極２２１に重なる液晶の光透過率特性の一例を示す図である。図２９、３０において、横軸は、選択期間における信号線１５の電圧（共通電極１４の電圧を基準とする。）の絶対値を示す。縦軸は、非選択期間における液晶の透過率を示す。なお、縦軸の透過率はそれぞれの光透過率特性における透過率の最大値に対する相対値である。曲線ＶＴ１は、小副画素電極２１１に重なる液晶に関して電圧と透過率との関係を表す。曲線ＶＴ２は、大副画素電極２２１に重なる液晶に関して電圧と透過率との関係を表す。図２９から明らかなように、共通電極１４の電圧を基準とした非選択期間の小副画素電極２１１の実効電圧の絶対値が、共通電極１４の電圧を基準とした非選択期間の大副画素電極２２１の実効電圧よりも大きいから、曲線ＶＴ１は曲線ＶＴ２よりも低電圧側にシフトした状態となっている。つまり、１つの表示画素２００でも、曲線ＶＴ１の特性と、曲線ＶＴ２の特性を持つ。
図３０は、曲線ＶＴ１を曲線ＶＴ２に近づける方向にシフトさせた場合の図である。波形信号生成回路７０によって生成される波形信号Ｖｄの振幅幅を小さくすることによって、曲線ＶＴ１を曲線ＶＴ２に近づけるようにシフトすることができる。
図３１は、第二の実施形態における表示画素２００の配列を示した平面図である。
複数の信号線１５が上下（垂直方向）に延びている。これら信号線１５は等間隔に左右に配列されている。
複数の信号線１５が上下（垂直方向）に延びている。これら信号線１５は等間隔に左右に配列されている。
複数の走査線１６が左右（水平方向）に延びている。これら走査線１６が上下に配列されているが、各走査線１６は、隣接する２本の走査線１６が近接して配列されているとともに、その２本の走査線１６毎に間隔を空けて配列されている。この間隔を空けて隣り合う２本の走査線１６を一組として考慮する。
複数の補助容量線１９１は左右に延びているとともに、走査線１６に対して平行になっている。補助容量線１９１の本数と走査線１６の本数は同数（＝Ｎ本）である。これら補助容量線１９１が上下に配列されている。そして、２本の補助容量線１９１が、間隔を空けて隣り合う一組の走査線１６の間に配置されている。
補助電極線１９２の本数は走査線１６の本数の半分（＝Ｎ／２本）である。これら補助電極線１９２は、葛折り状に設けられているとともに、上下に蛇行するようにして左右方向に敷設されている。そして、１本の補助容量線１９２が、間隔を空けて隣り合う一組の走査線１６の間に配置されているとともに、その一組の走査線１６の間にある２本の補助容量線１９１の間に配置されている。
補助電極線１９２の本数は走査線１６の本数の半分（＝Ｎ／２本）である。これら補助電極線１９２は、葛折り状に設けられているとともに、上下に蛇行するようにして左右方向に敷設されている。そして、１本の補助容量線１９２が、間隔を空けて隣り合う一組の走査線１６の間に配置されているとともに、その一組の走査線１６の間にある２本の補助容量線１９１の間に配置されている。
それぞれの信号線１５に沿って表示画素２００Ａと表示画素２００Ｂが交互に配列されている。ここで、表示画素２００Ｂは、表示面に垂直な軸回りに表示画素２００Ａを１８０°回転させたものである。表示画素２００Ａ及び表示画素２００Ｂは、図２５を用いて説明した表示画素２００と同様に設けられている。
表示画素２００Ａ及び表示画素２００Ｂは、間隔を空けて隣り合う一組の走査線１６の間に配置されている。
これら表示画素２００Ａは、間隔を空けて隣り合う一組の走査線１６のうち一方に沿って配列されているとともに、その一方の走査線１６に接続されている。これら表示画素２００Ｂは、間隔を空けて隣り合う一組の走査線１６のうち他方に沿って配列されているとともに、その他方の走査線１６に接続されている。
間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ａの小副画素電極２１１Ａ及び大副画素電極２２１Ａに重なっている。間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｂの小副画素電極２１１Ｂ及び大副画素電極２２１Ｂに重なっている。
補助電極線１９２は、二行分の全ての表示画素２００Ａ，２００Ｂの小副画素電極２１１Ａ，２１１Ｂに重なっている。一方、補助電極線１９２は、表示画素２００Ａ，２００Ｂの大副画素電極２２１Ａ，２１１Ｂを避けるようにして蛇行して、大副画素電極２２１Ａ，２１１Ｂには重なっていない。
間隔を空けて隣り合う一組の走査線１６の間に配置され且つ同一の信号線１５に接続された２つの表示画素２００Ａ，２００Ｂによって一組の画素グループ２４１が構成される。このような画素グループ２４１は、液晶ディスプレイパネル１０上にマトリクス状に配列されている。
表示画素２００Ａ及び表示画素２００Ｂは、間隔を空けて隣り合う一組の走査線１６の間に配置されている。
これら表示画素２００Ａは、間隔を空けて隣り合う一組の走査線１６のうち一方に沿って配列されているとともに、その一方の走査線１６に接続されている。これら表示画素２００Ｂは、間隔を空けて隣り合う一組の走査線１６のうち他方に沿って配列されているとともに、その他方の走査線１６に接続されている。
間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち一方は、一行分の全ての表示画素２００Ａの小副画素電極２１１Ａ及び大副画素電極２２１Ａに重なっている。間隔を空けて隣り合う一組の走査線１６の間に配置された２本の補助容量線１９１のうち他方は、一行分の全ての表示画素２００Ｂの小副画素電極２１１Ｂ及び大副画素電極２２１Ｂに重なっている。
補助電極線１９２は、二行分の全ての表示画素２００Ａ，２００Ｂの小副画素電極２１１Ａ，２１１Ｂに重なっている。一方、補助電極線１９２は、表示画素２００Ａ，２００Ｂの大副画素電極２２１Ａ，２１１Ｂを避けるようにして蛇行して、大副画素電極２２１Ａ，２１１Ｂには重なっていない。
間隔を空けて隣り合う一組の走査線１６の間に配置され且つ同一の信号線１５に接続された２つの表示画素２００Ａ，２００Ｂによって一組の画素グループ２４１が構成される。このような画素グループ２４１は、液晶ディスプレイパネル１０上にマトリクス状に配列されている。
以上のように、第二の実施形態においても、第一実施形態と同様に、視角依存性を抑えることができるとともに、階調反転をなくすことができる。そのため、高画質化を図ることができる。
１ 液晶表示装置
１０ 液晶ディスプレイパネル
１４ 共通電極
１５ 信号線
１６ 走査線
１８ｃ 第三補助キャパシタ
３０ データドライバ
４０ 走査ドライバ
７０ 波形信号生成回路（電圧印加回路）
９０ 駆動装置
１００ 電子機器
１９１ 補助容量線
１９２ 補助電極線（補助電極）
２１１ 大画素電極（第一の画素電極、第二の画素電極）
２１２ スイッチ素子（第一のスイッチ素子、第二のスイッチ素子）
２２２ スイッチ素子（第二のスイッチ素子、第一のスイッチ素子）
２２１ 小画素電極（第二の画素電極、第一の画素電極）
１０ 液晶ディスプレイパネル
１４ 共通電極
１５ 信号線
１６ 走査線
１８ｃ 第三補助キャパシタ
３０ データドライバ
４０ 走査ドライバ
７０ 波形信号生成回路（電圧印加回路）
９０ 駆動装置
１００ 電子機器
１９１ 補助容量線
１９２ 補助電極線（補助電極）
２１１ 大画素電極（第一の画素電極、第二の画素電極）
２１２ スイッチ素子（第一のスイッチ素子、第二のスイッチ素子）
２２２ スイッチ素子（第二のスイッチ素子、第一のスイッチ素子）
２２１ 小画素電極（第二の画素電極、第一の画素電極）
Claims (14)
- 第１の方向に沿って隣接して配列された第１の走査線及び第２の走査線と、
前記第１の方向に直交する第２の方向に沿って設けられた信号線と、
前記第１の走査線と前記信号線に接続され、前記第１の方向に沿って配設された第１の画素電極と第２の画素電極とを有し、前記第１の画素電極と前記第２の画素電極とが互いに異なる面積を有する第１の表示画素と、
前記第１の表示画素に対し前記第２の方向に隣接して配設され、前記第２の走査線と前記信号線に接続され、前記第１の方向に沿って配設された第３の画素電極と第４の画素電極とを有し、前記第３の画素電極は前記第２の画素電極と同じ面積を有し、前記第４の画素電極は前記第１の画素電極と同じ面積を有し、前記第３の画素電極は前記第１の画素電極に前記第２の方向に沿って隣接して配設され、前記第４の画素電極は前記第２の画素電極に前記第２の方向に沿って隣接して配設されている第２の表示画素と、
前記第１の画素電極と前記第４の画素電極、又は、前記第２の画素電極と前記第３の画素電極、の一方に対し、平面的に重なる位置に設けられている補助電極線と、
を有することを特徴とする液晶表示装置。 - 前記補助電極線は、前記第１の画素電極と前記第４の画素電極に平面的に重なる位置に設けられているとき、前記第２の画素電極と前記第３の画素電極に平面的に重ならない位置に設けられ、前記第２の画素電極と前記第３の画素電極に平面的に重なる位置に設けられているとき、前記第１の画素電極と前記第４の画素電極に平面的に重ならない位置に設けられていることを特徴とする請求項１に記載の液晶表示装置。
- 前記第１の画素電極に印加される第１の実効電圧に対して前記第２の画素電極に印加される第２の実効電圧を異ならせ、前記第３の画素電極に印加される第３の実効電圧に対して前記第４の画素電極に印加される第４の実効電圧を異ならせる電圧信号を前記補助電極線に印加する電圧印加回路を備えることを特徴とする請求項１または２に記載の液晶表示装置。
- 前記第１の走査線及び前記第２の走査線を選択期間毎に順次選択する走査ドライバを有し、
前記電圧信号は、前記選択期間を半周期とした波形信号を有することを特徴とする請求項３に記載の液晶表示装置。 - 前記第１の画素電極、前記第２の画素電極、前記第３の画素電極及び前記第４の画素電極に液晶層を介して対向する共通電極と、
前記共通電極の電位を基準として、前記選択期間に同期して極性が反転する階調信号を前記複数の信号線に出力するデータドライバと、
を有し、
前記第２の画素電極は前記第１の画素電極よりも大きい面積を有し、
前記補助電極線は、前記第２の画素電極と前記第３の画素電極に対し、平面的に重なる位置に設けられ、
前記電圧信号は、前記階調信号と同相の波形信号を有することを特徴とする請求項４に記載の液晶表示装置。 - 前記第１の画素電極、前記第２の画素電極、前記第３の画素電極及び前記第４の画素電極に液晶層を介して対向する共通電極と、
前記共通電極の電圧を基準として、前記選択期間に同期して極性が反転する階調信号を前記複数の信号線に出力するデータドライバと、
を有し、
前記第２の画素電極は前記第１の画素電極より小さい面積を有し、
前記補助電極線は、前記第２の画素電極と前記第３の画素電極に対し、平面的に重なる位置に設けられ、
前記電圧信号は、前記階調信号と逆位相の波形信号を有することを特徴とする請求項４に記載の液晶表示装置。 - 前記第１の表示画素に対し前記第１の方向に沿って隣接して配設される第３の表示画素と、前記第３の表示画素に対し前記第２の方向に隣接して配設され、前記第２の表示画素に前記第１の方向に沿って隣接して配設される第４の表示画素と、を有し、
前記第３の表示画素は、前記第１の方向に沿って配設された第５の画素電極と第６の画素電極とを有し、前記第５の画素電極は前記第２の画素電極と同じ面積を有し、前記第６の画素電極は前記第１の画素電極と同じ面積を有し、
前記第４の表示画素は、前記第１の方向に沿って配設された第７の画素電極と第８の画素電極とを有し、前記第７の画素電極は前記第１の画素電極と同じ面積を有し、前記第８の画素電極は前記第２の画素電極と同じ面積を有し、
前記第７の画素電極は前記第５の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第８の画素電極は前記第６の画素電極に対し前記第２の方向に沿って隣接して配設され、
前記第２の画素電極と前記第５の画素電極とは前記第１の方向に沿って隣接して配設され、
前記第４の画素電極と前記第７の画素電極は前記第１の方向に沿って隣接して配設されていることを特徴とする請求項１乃至４の何れかに記載の液晶表示装置。 - 前記補助電極線は、前記第５の画素電極と前記第８の画素電極、又は、前記第６の画素電極と前記第７の画素電極、の一方に対し、平面的に重なる位置に設けられていることを特徴とする請求項７に記載の液晶表示装置。
- 前記第２の表示画素に対し前記第２の方向に沿って隣接して配設された第５の表示画素と、前記第５の表示画素に対し前記第２の方向に沿って隣接して配設された第６の表示画素と、を有し、
前記第５の表示画素は、前記第１の方向に沿って配設された第９の画素電極と第１０の画素電極とを有し、前記第９の画素電極は前記第２の画素電極と同じ面積を有し、前記第１０の画素電極は前記第１の画素電極と同じ面積を有し、
前記第６の表示画素は、前記第１の方向に沿って配設された第１１の画素電極と第１２の画素電極とを有し、前記第１１の画素電極は前記第１の画素電極と同じ面積を有し、前記第１２の画素電極は前記第２の画素電極と同じ面積を有し、
前記第１１の画素電極は前記第９の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第１２の画素電極は前記第１０の画素電極に対し前記第２の方向に沿って隣接して配設され、
前記第９の画素電極は前記第３の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第１０の画素電極は前記第４の画素電極に対し前記第２の方向に沿って隣接して配設されていることを特徴とする請求項１乃至４の何れかに記載の液晶表示装置。 - 前記補助電極線は、前記第９の画素電極と前記第１２の画素電極、又は、前記第１０の画素電極と前記第１１の画素電極、の一方に対し、平面的に重なる位置に設けられていることを特徴とする請求項９に記載の液晶表示装置。
- 請求項１から１０の何れか一項に記載の液晶表示装置を備える電子機器。
- 第１の方向に沿って隣接して配列された第１の走査線及び第２の走査線と、前記第１の方向に直交する第２の方向に沿って設けられた信号線と、前記信号線と前記第１の走査線に接続され、前記第１の方向に沿って配設された第１の画素電極と第２の画素電極とを有し、前記第２の画素電極は前記第１の画素電極より大きい面積を有する第１の表示画素と、前記第１の表示画素に対し前記第２の方向に隣接して配設され、前記信号線と前記第２の走査線に接続され、前記第１の方向に沿って配設された第３の画素電極と第４の画素電極とを有し、前記第３の画素電極は前記第２の画素電極と同じ面積を有し、前記第４の画素電極は前記第１の画素電極と同じ面積を有し、前記第３の画素電極は前記第１の画素電極に対し前記第２の方向に沿って隣接して配設され、前記第４の画素電極は前記第２の画素電極に対し前記第２の方向に沿って隣接して配設されている第２の表示画素と、前記第１の画素電極と前記第４の画素電極、又は、前記第２の画素電極と前記第３の画素電極、の一方に対し、平面的に重なる位置に設けられている補助電極線と、前記第１の画素電極、前記第２の画素電極、前記第３の画素電極及び前記第４の画素電極に液晶層を介して対向する共通電極と、を有する液晶ディスプレイパネルを駆動する駆動方法であって、
前記第１の走査線及び前記第２の走査線を選択期間毎に順次選択する走査線駆動ステップと、
前記共通電極を一定電位に設定する共通電極駆動ステップと、
前記共通電極の電位を基準として、前記選択期間に同期して極性が反転する階調信号を前記信号線に出力する信号線駆動ステップと、
前記補助電極線に、前記選択期間を半周期とした波形信号を有し、前記第２の画素電極の実効電圧を前記第１の画素電極の実効電圧と異ならせる電圧信号を印加する補助電極線駆動ステップと、
を含むことを特徴とする駆動方法。 - 前記補助電極線駆動ステップは、前記電圧信号を前記階調信号と同相の波形信号に設定する第１の電圧信号設定ステップを含むことを特徴とする請求項１２記載の駆動方法。
- 前記補助電極線駆動ステップは、前記電圧信号を前記階調信号と逆位相の波形信号に設定する第２の電圧信号設定ステップを含むことを特徴とする請求項１２記載の駆動方法。
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Citations (3)
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|---|---|---|---|---|
| JPH11296133A (ja) * | 1998-04-07 | 1999-10-29 | Fron Tec:Kk | 画像表示装置の駆動回路 |
| WO2007034876A1 (ja) * | 2005-09-22 | 2007-03-29 | Sharp Kabushiki Kaisha | 液晶表示装置 |
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-
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| JP2009244818A (ja) * | 2008-03-31 | 2009-10-22 | Casio Comput Co Ltd | 液晶表示装置 |
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