CN100362593C - 移位寄存器 - Google Patents

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Abstract

提供一种移位寄存器，例如，其可用于有源矩阵液晶显示器的扫描和数据线驱动器(2，3)中。该移位寄存器包括X级(31-35)，其中，X是大于3的整数。时钟信号发生器(51)提供Y-相时钟信号(CK1-CK3)，其中，Y大于2。每一个中间级(32-34)接收来自其紧邻的上一级输出端的置位启动信号，当存在启动信号时，通过时钟脉冲的起始端置位每一中间级，通过时钟脉冲的末端复位每一中间级。为了提供双向操作，每一中间级(32-34)也从其紧邻的下一级输出端接收置位启动信号。时钟信号发生器(51)以第一顺序提供时钟脉冲用于移位寄存器的正向操作，以第二顺序提供时钟脉冲用于移位寄存器的反向操作。

Description

移位寄存器
根据35U.S.C.§119(a)，本非临时申请主张2003年1月25日申请的英国专利申请第0301789.4号之的优先权，其全部内容以引用的方式并入本文中。
技术领域
本发明涉及移位寄存器。举例来说，移位寄存器可用于显示装置的驱动电路中，以在有源矩阵装置中产生行和/或列选定信号。本发明也涉及有源矩阵装置中包括此种寄存器的驱动器、包括此种驱动器的有源矩阵装置以及例如为液晶显示器的显示装置。
背景技术
附图1图示了一个典型的有源矩阵显示装置，例如为液晶显示器，其包括一个N行和M列像素的有源矩阵1。这些列与M个列电极相连，而该M个列电极与包括一个M-相时钟发生器的数据线驱动器2相连。这些行与N个行电极相连，而该N个行电极与包括一个N-相时钟发生器的扫描线驱动器3相连。在这种类型的典型显示装置中，需要该M-相时钟发生器来以数据速率生成时钟脉冲，以便采样输入数据来一次刷新该有源矩阵1的一行。也需要该N-相时钟发生器来以扫描速率生成时钟脉冲，以便一次驱动该扫描线一行来一行接一行地刷新该有源矩阵1。
此种显示装置通常的操作是这样的：这些数据线从左至右采样数据，而从该有源矩阵1的上部至下部驱动这些扫描线。期望将驱动器2和3所占的区域减小或减至最小。例如，当这些驱动器集成在平板显示器的显示基板上时，使得面板能使用较小尺寸的窗口。替代地，或者此外，也使得不需要增加面板尺寸就能集成附加电路。
在某些应用中，期望能反转数据和/或扫描脉冲的次序，以便数据线从右至左采样数据，和/或从有源矩阵1的下部至上部驱动扫描线。例如，这使得图像能被颠倒、反向显示或旋转，而不需要在向显示装置提供图像数据的数据缓冲器中增加额外的内存，也不需要冒图像失真的危险。这种布置通常用于在制造后使显示器面板能旋转以更好的与主机配合。
已知的适于在图1的驱动器2和3中使用的多-相时钟发生器包括一个以串联D-型触发器形式出现的移位寄存器。该移位寄存器由时钟控制，以便沿着触发器链传输单一存储逻辑状态。例如，图2图示了此种移位寄存器的5个输出OUT1至OUT5所呈现的波形的实例。这些输出的5相时钟脉冲依次呈现，彼此之间并不重叠。附图3图示另一种布置，其中连续的时钟脉冲对之间存在重叠。
附图4图示另一种适于此种应用并在GB2,345,207中公开的移位寄存器。在该简化的实施例中，该移位寄存器包括5级，每一级包括一个复位置位触发器(11-15)以及一个接收互补时钟脉冲CK和CKB的选通电路(16-20)，每一个选通电路具有用于接收来自同一级触发器(RSFF)的互补输出Q和QB的互补输入端G和GB，以及互补时钟输入端CK和CKB。在该第一、第三和第五级，其选通时钟输入端CK和CKB分别接收时钟信号CK和CKB，而在该第二和第四级，其选通时钟输入端CK和CKB分别接收时钟信号CKB和CK。
在该移位寄存器的中间级，选通电路的输出端O包括移位寄存器的输出，该输出被提供给上一级触发器的复位输入端R和下一级触发器的置位输入端S。当被触发时，该第一、第三和第五级选通电路16、18和20响应该时钟信号CK的上升沿而向其输出端O提供一个高电平，而第二和第四级选通电路17和19响应该时钟信号CK的下降沿。
在操作期间，例如当第二级触发器12被置位时，其直接或非反转输出端Q处于逻辑高电平，而其反转或互补输出端QB处于低电平，从而选通电路17被触发。响应该时钟CK的下一个下降沿的到来，该选通电路2向其输出端(O)传输一个高电平，其置位触发器13并复位触发器11。触发器13触发选通电路18，而选通电路18接着置位触发器14并在该时钟信号CK的下一个上升沿复位触发器12。
该由图4所示的移位寄存器所产生的输出信号形成一个多-相时钟，该时钟脉冲的相邻输出脉冲之间重叠。依赖于使用该移位寄存器，可利用或除去该重叠。
通过控制该置位和复位信号的传输方向，例如使用传输门，可将这种移位寄存器制成双向的。然而，这需要额外的晶体管和一个沿着该移位寄存器的长度延伸的上/下控制线。
US5410583、US6339631和US6345085公开了另一种布置方法，其中，向一个移位寄存器提供一个输入多-相时钟信号，该移位寄存器中每一级向其输出端传输一个时钟信号。每一级由上一级的输出触发，由另一时钟关闭。这种布置相当紧凑，但是依赖nMOS传输晶体管，而该传输晶体管依赖于所使用的集成技术，从而不得不用互补输出门来代替，因此，增加了这种移位寄存器的尺寸。上述文本未公开能提供双向操作的技术。
US5859630公开了类似的一种能双向操作的布置。在该多相时钟输入端呈现的时钟脉冲的顺序决定移位寄存器的移位方向。虽然此项技术不需要用于控制移位方向的传输门，但是由于其需要两个并行控制电路来控制一单个晶体管以传输信号，所以每一级更加复杂。而且，由于需要将每一级与其前两级和其后两极相连，因此需要额外的连线。
本发明的概述
本文使用的术语“复位优于置位触发器电路”定义为那些作为触发器使用的复位优于置位的电路。因此，当复位输入端出现一个有效复位信号时，不论置位输入端的信号状态是什么，该触发器均被复位或保持复位状态。当置位输入端接收一个有效置位信号时，只有当复位输入端没有有效复位信号(相当于在复位输入端存在一个无效复位信号)时，才置位该触发器。
根据本发明的第一方面，提供一个移位寄存器，其包括X级(31-35)以及Y个时钟输入(CK1-CK3)，其中，X是大于3的整数，Y是大于2的整数，其特征在于，每一第X级(32-35)包括一个触发器和逻辑电路(36-50)，该逻辑电路被布置成能接收从该第(x-1)级(31-34)的输出端(Q，QB)输出的置位启动信号，每一x满足1＜x＜X；每一个第(nY+y)级(31-35)被布置成当出现置位启动信号时，可响应该第y个时钟输入(CK1-CK3)的时钟信号的上升沿或第一电平而置位，以及布置成可响应该第y个时钟输入(CK1-CK2)的时钟信号的下降沿或第二电平而复位，每一个y满足0＜y≤Y，n是一个非负整数。
该第一级可布置成能接收来自起始脉冲输入端的起始脉冲。
每一个触发器和逻辑电路可包括一个上述定义的复位优于置位的触发器电路。该复位优于置位的触发器电路可包括一个复位置位触发器和一个与门，该与门的一个输出端连接至该触发器的置位输入端，一个第一输入端连接至第y个时钟输入端以及一个第二输入端连接至第(x-1)级输出端。
该复位优于置位触发器电路可具有一个连接至第y个时钟输入的互补复位输入端。
每一级可包括一个电平转换器，用于转换复位信号的电平。
该寄存器可包括一个时钟信号发生器，其具有Y个分别连接至该Y个时钟输入端的多-相输出端。该时钟发生器可布置成能提供多-相时钟信号，该每一对相位相邻的时钟信号彼此重叠。而相位不相邻的时钟信号可不重叠。
每一第x级可布置成能接收来自第(x+1)级输出端的置位启动信号。该第X级可排列成能接收来自起始脉冲输入端的起始脉冲。该复位优于置位的触发器电路可包括一个或门，该或门的一个输出端连接至该与门的第二输入端，其输入端连接至该第(x-1)级和第(x+1)级的输出端。
该时钟信号发生器可控制为能分别向该第一至第Y个时钟输入端顺序提供时钟脉冲，或者分别向该第Y至第一个时钟输入端顺序提供时钟脉冲。
该时钟信号发生器可控制为能同时向这些时钟输入端提供时钟无效信号。
该时钟信号发生器可控制为能同时向这些时钟输入端提供时钟有效信号。
该寄存器可包括一种用于将来自这些级的重叠输出脉冲转换成非重叠脉冲的布置。该布置可包括：一个用于产生定时脉冲的脉冲发生器，每一个定时脉冲具有在各级相应输出信号的上升沿之后的上升沿，以及在各相应输出信号的下降沿之前的下降沿；以及X个逻辑电路，每一第x个逻辑电路布置成能进行第x级输出信号和该定时脉冲之间的逻辑与运算。该每一个定时脉冲的上升沿可发生在相应输出信号之前的输出信号的下降沿之后，而其下降沿可发生在跟随相应输出信号的输出信号的上升沿之前。
作为一种替代，该布置也可包括多个逻辑电路，每一第x个逻辑电路布置成能进行第x级的直接输出和该第(x-1)与第(x+1)级反转输出之间的逻辑与运算。另外，该布置可包括多个逻辑电路，每一第x个逻辑电路布置成能进行第x级的直接输出和该第(x-1)或第(x+1)级反转输出之间的逻辑与运算。
该寄存器可包括一个用于将来自这些级的输出脉冲转换成成批的同步脉冲的布置。该布置可包括：一个用于生成定时脉冲的脉冲发生器，每一个定时脉冲与这些级的相应组的输出脉冲相重叠；以及X个逻辑电路，每一第x个逻辑电路布置成能进行第x级输出脉冲和该定时脉冲之间的逻辑与运算。该每一个定时脉冲的上升沿可发生在相应组的所有输出信号的上升沿之后，而其下降沿可发生在相应组的所有输出信号的下降沿之前。
Y可等于3。
每一个时钟输入端是一个用于接收互补时钟信号的互补输入端。
该寄存器可包括一个CMOS集成电路。
根据本发明的第二方面，提供一种用于有源矩阵装置的驱动器，其包括根据本发明的第一方面的寄存器。
根据本发明的第三方面，提供一种有源矩阵装置，其至少包括一个根据本发明的第二方面的驱动器。
该装置可包括液晶显示器。
因此，能提供相当小尺寸的移位寄存器，例如，其所需要的集成电路的面积比已知移位寄存器所需的集成电路的面积更小。在双向传输实施例中，不需要多路复用器来控制信号方向，因此，不需要连线来控制这种多路复用器。需要每一个触发器电路来向其相邻级的一个或每一个级仅提供一个输出。此外，为了提供双向移位，不需要复制大的电路模块。
依赖于该移位寄存器的级的数量，不需要控制接收起始脉冲的那一端的级。如果该第一和最后级与不同的时钟输入相连，则该两个级均可接收起始脉冲，并校正在每一移位方向上的操作。如果该第一和最后级与相同的时钟输入相连，依赖于移位方向，该起始脉冲可在该第一和最后级之间切换，或者可在该移位寄存器的任一端增加一个虚拟级，或在其两端均增加一个虚拟级。
在那些期望对移位寄存器的输出脉冲的重叠进行控制的实施例中，通过调整该时钟信号即可达成该控制，而在该寄存器中不需要额外的逻辑电路。当移位寄存器用于显示器的一个或多个驱动电路中时，相似的技术可用于控制显示器的分辨率。在许多实施例中，由于通过提供合适的时钟信号即可得到异步复位布置，从而不需要任何异步复位布置。
附图的简要说明
通过实施例并参照附图来进一步描述本发明，其中：
图1是有源矩阵液晶显示器的模块示意图；
图2和3图示一种已知类型的移位寄存器的输出信号时序图；
图4是一种已知类型的移位寄存器的模块示意图；
图5是构成本发明一个实施例的移位寄存器的模块示意图；
图6和7图示了图5中的用于正向和反向操作的移位寄存器所产生的波形的时序图；
图8图示用于本发明另一个实施例的四-相时钟的时序图；
图9是构成本发明再一个实施例的移位寄存器的模块示意图；
图10是构成本发明又一个实施例的移位寄存器的模块示意图；
图11是图10所示的移位寄存器的一个级的电路图；
图12是可在图10所示的移位寄存器中使用的另一种类型的级的电路图；
图13是可在图10所示的移位寄存器中使用的又一种类型的级的电路图；
图14是构成本发明的又一个实施例的移位寄存器的模块示意图；
图15是图14中的移位寄存器的一个级的电路图；
图16是可在图14所示的移位寄存器中使用的另一种类型的级的电路图；
图17是构成本发明的又一个实施例的移位寄存器的简化模块示意图；
图18图示了图17中的移位寄存器所产生的波形的时序图；
图19是构成本发明的又一个实施例的移位寄存器的简化模块示意图；
图20是构成本发明的再一个实施例的移位寄存器的模块示意图；
图21图示一个寄存器所产生的波形时序图，该寄存器不需要单独的异步复位输入，并能提供数据线的预充电；
图22图示用于多-分辨率显示装置中的移位寄存器产生的波形时序图；
图23是构成本发明的再一个实施例的移位寄存器的模块示意图；
图24是构成本发明的又一个实施例的移位寄存器的模块示意图；
图25是图24中所示的移位寄存器的一个级的电路图；
图26是构成本发明的又一个实施例的移位寄存器的模块示意图；
图27是图26中所示的移位寄存器的一个级的电路图。
在所有附图中，相同的附图标记代表相同的部件。
优选实施例的详细描述
具有有效高复位R和置位S输入端的标准RS触发器按照如下真值表操作：
    R     S     Q<sub>n</sub>
    0     0     Q<sub>n-1</sub>
    0     1     1
    1     0     0
    1     1     X
其中，X是不确定的或者不允许的状态，O是逻辑低电平，1是逻辑高电平，Qn是输出状态，Qn-1是先前的输出状态。
具有有效高复位和置位输入的复位优于置位触发器按照如下真值表操作：
    R     S     Q<sub>n</sub>
    0     0     Q<sub>n-1</sub>
    0     1     1
    1     0     0
    1     1     0
本文公开的实施例使用具有有效低复位和有效高置位的复位优于置位的触发器，其电路按照如下真值表操作：
    RB     S     Q<sub>n</sub>
    0     0     0
    0     1     0
    1     0     Q<sub>n-1</sub>
    1     1     1
复位优于置位的触发器可以以多种不同的方式实施，本文公开了各种实施例。
为了进行举例说明但却不丧失任何一般性，图5图示由三相时钟控制的5级移位寄存器。其第一至第五级31-35分别采用复位优于置位的触发器，并分别包括复位置位触发器(RSFF)36-40、与门41-45、或门46-50，以及一个时钟信号发生器51。该移位寄存器具有三个分别与时钟信号发生器51的相应多-相时钟输出端相连接的时钟输入CK1、CK2和CK3，和一个与该时钟信号发生器51的相应输出端连接的起始脉冲输入SP。
该触发器36-40具有非反转或直接输出端Q，其形成该寄存器的输出OUT1-OUT5。每一个触发器具有一个与该级与门的输出端相连的置位输入端S，一个与适当的时钟输入相连的互补或反转(有效低)复位输入端RB。尤其是，第一和第四级触发器36和39的反转复位输入端与第一时钟输入CK1相连，第二和第五级触发器37和40的反转复位输入端与第二时钟输入CK2相连，第三级触发器38的反转复位输入端与第三时钟输入CK3相连。通常，对具有Y个时钟输入的移位寄存器来说，每一个第(nY+y)级寄存器复位输入端连接至第y个时钟输入，其中，0＜y＜Y，并且n为非负整数。实际上，至少需要三个多-相时钟输入来校正该双向移位寄存器的操作。
每一级的与门的输入端连接至该级的或门的输出端，并连接至该级触发器的反转复位输入端。每一中间级的或门的输入端分别连接至上一级和下一级的输出端。在第一级31，或门46的输入端连接至第二级32的输出端以及起始脉冲的输入SP。相反地，该最后一级35的或门50的输入端连接至上一级34的输出端以及起始脉冲输入SP。
图6和图7分别图示了图5所示的移位寄存器正向和反向移位时，不同电路节点处产生的波形的时序图。如图6所示，向起始脉冲输入SP提供一个起始脉冲，并向第一时钟输入CK1提供一个与该起始脉冲重叠的第一时钟脉冲。因此，该第一级31的触发器36被置位，以在其输出OUT1提供一个输出脉冲。将该输出逻辑高电平信号提供给下一级42的或门47，但该级保持复位，因为第二时钟输出CK2为逻辑低电平。
当第二时钟输入CK2切换至逻辑高电平时，禁止第二触发器37的复位，从而通过或门47和与门42来置位该触发器37。因此，该触发器37的输出端Q升高。当该第一时钟输入CK1切换至逻辑低电平时，第一级31的触发器36复位，其输出切换至逻辑低电平，表示该第一级输出脉冲结束。
重复该操作，以便在该移位寄存器内，通过如图6所示的与相应输出脉冲重叠的每一个时钟脉冲，该起始脉冲有效地从一级移位至另一级。尤其是，连续的输出脉冲对彼此重叠，不连续的输出脉冲对不重叠。通过时钟脉冲的上升沿和下降沿来触发每一个输出脉冲的上升沿和下降沿。
图7图示该移位寄存器反向操作所产生的信号。在这种情况下，第一个进入第五级或最后一级35的触发器40的起始脉冲的时钟脉冲提供给第二时钟输入CK2。时钟脉冲的顺序与图6所示的顺序相反，以便在每一中间级，对反向移位来说，通过相邻的较高一级置位每一个触发器，通过相邻的较低一级复位每一个触发器，从而起始脉冲与时钟脉冲同步的从最后一级35渐进移位至第一级31。
时钟信号的重叠必须足够多，以便在每一级的前置位级被复位之前能置位每一级。而且，起始脉冲必须与该第一个时钟脉冲的有效沿重叠，但是却不能与任何随后的时钟脉冲的有效沿重叠。
该移位寄存器至少需要三个时钟输入和三个时钟相，但是也可以使用超过三相的时钟相。图8图示可以在移位寄存器中使用的四相时钟，在该寄存器中，每四级复位输入连接至相同时钟输入，即第一至第四级、第五至第八级、第九至第十二级等级分别连接至时钟输入CK1至CK4。倒转时钟相的顺序，并将第一时钟脉冲输入至最后一级，将引起如前所述的反向移位。
图9所示的移位寄存器与图5所示的移位寄存器的区别在于，触发器36-40的每一个包括一个复位优于置位的触发器，从而与门41-45是不需要的，可以省略。触发器36-40的每一个反转复位输入端RB上的逻辑低电平信号复位该级，并阻止该级被置位。如果置位输入端S上的逻辑高电平信号与该级复位输入端RB上的逻辑高电平一致，则该逻辑高电平信号仅置位该级。
图10图示的移位寄存器中，通过采用启动输入端EN1和EN2，将或门46的功能并入触发器。图11更加详细地图示了图10的移位寄存器的典型级31。通过增加包括n-型晶体管60-65和p-型晶体管66至69的绝缘栅型金属氧化物半导体薄膜晶体管，来具体示例该级。晶体管60和61的栅极分别连接至启动输入端EN1和EN2。晶体管60和61的源极连接至负电源线vss，而这些晶体管的漏极连接至晶体管62的源极。时钟输入CK连接至晶体管62、66、63和68的栅极。晶体管66的漏极连接至晶体管62的漏极，晶体管66的源极连接至正电源线vddd。
晶体管62和66的漏极连接至晶体管64和67的漏极、晶体管65和69的栅极以及反转输出QB。晶体管63、64、67和68在电源线vss和vddd之间串连连接。晶体管64和67作为互补反相器操作。
晶体管65和69串连布置在电源线vss和vddd之间，并作为互补反相器操作。晶体管65和69的漏极连接至晶体管64和67的栅极以及直接输出Q。因此，该触发器布置为一对具有一个输入选通的交叉连接反相器。
图12图示级31的另一个实例，该级适于用在图10所示的移位寄存器中。该级适合使用低电压有效低时钟信号，并包括一个用于时钟信号CKB的单端电平移位器。
图12图示的级也包括一个互补反相器，该反相器由晶体管65和69形成。而且，启动输入EN1和EN2分别提供给n-型晶体管60和61的栅极。晶体管60和61的源极以及n-型晶体管70的源极连接至反转时钟输入CKB，而这些晶体管的漏极连接至晶体管65和69的栅极以及晶体管71的漏极，晶体管71的栅极连接至负电源线vss，其源极连接至正电源线vddd。晶体管70的栅极连接至输出Q。
当启动输入EN1和EN2的任一个出现逻辑高电平时，由时钟输入CKB的逻辑低电平置位该触发器，输出Q切换至逻辑高电平。该状态由从输出Q至晶体管70栅极的反馈得以保持，以便当缺少启动信号时，保持该状态。当时钟信号CKB切换至逻辑高电平时，触发器复位。在输出Q反馈回电平移位器的晶体管70之前，该输出Q可被缓存。当仅需要一个时钟信号(不是其互补信号)，并且逻辑高电平时钟信号能确保复位该触发器时，不需要异步复位布置。
图13图示一级31，其以与图12所示的级类似的方式起作用，但增加了一个包括晶体管72和73的输出反相器，并且将启动输入和反馈信号施加给一个三端与非门75，该与非门的输出连接至晶体管70的栅极。这种布置的优点在于其能较好的均衡电平移位器。尤其是，可仅有一个下拉晶体管70，而在图12的布置中，一次操作两个下拉晶体管(70和61，或70和60)。
图14图示一个移位寄存器，其与图10所示的移位寄存器的区别在于：触发器36-40具有互补时钟输入端CK和CKB，其连接至三相互补时钟输入CK1、CK1B；CK2、CK2B；CK3、CK3B。图15所示的级与图13所示的级的区别在于其省略了反相器72、73，并且电平移位器是一个包括晶体管70和71，以及晶体管76、77和78的双端电平移位器。门75的输出连接至晶体管76和77的栅极，晶体管76和77的源极分别连接至负电源线vss和正电源线vddd。晶体管76、77和78的漏极连接在一起，并连接至晶体管70和78的栅极。晶体管78的源极连接至直接时钟输入CK。这种布置的优点在于与采用单端电平移位器相比，电平移位器处理变化的操作更快，更强健。
图16所示的级31包括两个单端电平移位器，其与低电压互补时钟信号一起使用。置位和复位的功能均为“有效低”，即在反转时钟输入CKB的逻辑低电平置位该级，如果该级已置位，则在时钟输入CK的逻辑低电平复位该级。也需要一个异步复位OB。
异步复位输入OB连接至晶体管71的栅极以及晶体管80的栅极，而晶体管80的源极连接至负电源线vss，漏极连接至晶体管72的源极。反转输出QB连接至晶体管82的栅极，而晶体管82的源极连接至正电源线vddd，其漏极连接至晶体管81的栅极。晶体管81的漏极连接至直接输出Q，源极连接至时钟输入CK。如前所述，由晶体管72、73和65、69形成交叉连接反相器，由晶体管60和61提供电平移位器以及或布置。
如前所述，前述移位寄存器的输出脉冲的重叠量接近时钟信号的重叠量。虽然这种重叠可以在合适的应用中使用，但是对其它需要非重叠多-相时钟信号的应用来说，例如应用于图1所示的扫描线驱动器时，可采用图17所示的布置来消除该重叠。这种布置包括一个提供输出PWC脉冲的定时脉冲发生器85，该输出PWC脉冲起脉冲宽度控制信号的作用，用于确定来自移位寄存器的单相输出的实际脉冲宽度。该输出PWC连接至与门86-90的第一输入端，这些与门的第二输入端分别连接至触发器36-40的输出端。门86-90的输出分别形成输出SLI-SL5，其可用于向有源矩阵提供扫描信号。
图18图示了图17所示的布置的操作时序图。移位寄存器的每一个输出OUT1-OUT6与信号PWC相与，以分别提供多-相非重叠扫描信号SL1-SL6。通过改变信号PWC的脉冲宽度能改变扫描信号的间隔，定时脉冲发生器85是可控制的或可编程的，以允许选择扫描脉冲的宽度。
图19图示另一种消除重叠的布置的简化形式，以提供与图18所示的非重叠扫描信号类型相同的非重叠扫描线信号SL1-SL5。在这种情况下，触发器36-40具有直接和反转输出端Q和QB，每一个触发器的直接输出提供给相应的与门91-95的第一输入端，与门91-95的输出提供相应的扫描线信号SL1-SL5。91-95的每个门具有两个和三个连接至上一级和下一级输出QB的输入端。这种布置提供非重叠的、并具有非重叠边缘的扫描脉冲。
图20图示了图19所示的布置的一种改进，其中，每一个与门91-95具有两个输入端，其第二输入端连接至下一级触发器的反转输出端QB。这种布置产生的扫描脉冲除了具有一致的边缘外，大体上也不重叠。
在前述的许多实施例中，不需要异步复位，并且时钟信号发生器51能被设置为可向所有的时钟输入提供一个预定的逻辑电平，以便复位所有的触发器36-40。尤其是，同时将所有时钟输入置位为无效状态，可用于复位，例如在扫描线驱动器中开始一个扫描周期之前或在数据线驱动器中开始一个行刷新周期之前进行复位。相反地，在与起始脉冲相同时刻同时将所有时钟输入置位为有效状态，可用于置位图21所示的所有级。接着，如上所述，所有级可被复位。例如，这可用在数据线驱动器中，从而在每一个新的线或行刷新周期开始时，将所有的数据线预充电至一个中间数据值。时钟信号发生器51可设置为能自动地、有选择地或根据编制的程序来完成这些功能。
如前所述的能生成重叠脉冲的实施例可用于提供显示装置的驱动器，而该驱动器能提供多分辨率的功能。通过改变由时钟信号发生器51提供的时钟输入端的时钟脉冲的宽度可以实现该功能，而不需要额外的电路。如图22的上部分所示。
在该高分辨率的操作模式下，以如前所述的方式操作移位寄存器，例如，参照图6和7来操作移位寄存器，从而在移位寄存器的输出信号之间存在相对较小的重叠。通过提供如图22上部分所示的延长时钟脉冲CK1至CK3，可减小分辨率，尤其在本实施例中，能有效的成对启动该移位寄存器的输出。如果均以这种模式来操作数据和扫描驱动器，那么可将显示分辨率减小四分之一，例如从VGA减至QVGA。这时，输出脉冲对之间的重叠延长的如此之多，例如其使输出脉冲OUT1和OUT2大致上重叠。当用于数据线驱动器时，将要锁存的数据必须在输出脉冲OUT1和OUT2的下降沿均保持恒定，并接着必须在输出信号OUT3和OUT4的下降沿之前进行改变。通过采取这种时序，各项数据可锁存在成对的数据线中。
图22所示的技术可用于图17所图示的布置中，以便成对输出脉冲具有相同的定时，并且每一对输出脉冲的下降沿发生在下一对的上升沿之前。对该图上部分所图示的信号以及来自定时脉冲发生器85的具有该图图示之波形的PWC信号来说，图22的下部分图示了如何实现上述功能。
前述实施例是双向的，并且能依赖于由发生器51提供的时钟脉冲的次序，来将起始脉冲朝着移位寄存器的第一级或最后一级移位。然而，也可以提供一种单向移位寄存器，图23图示了这种寄存器的一个实例。这种移位寄存器与图5所示的移位寄存器具有相同的类型，除了每一级32-35分别从上一级31-34接收置位信号。因此，不需要或门46-50，从而图23省略了或门。
“正”向操作时，图23的移位寄存器的操作与前述图5的移位寄存器操作相同，其产生的波形与图6所示的波形相同。因此，时钟输入CK1的第一个时钟脉冲对进入第一级31的触发器36的起始脉冲SP1进行记时。触发器36的Q输出被切换至逻辑高电平，并提供给第二级32的与门42的第一输入端。然而，第二时钟输入CK2的时钟信号处于逻辑低电平，以便阻止门42将该逻辑高电平传输至触发器37的置位输入端S，并保持该触发器37复位。
当第二时钟输入CK2的时钟信号变为逻辑高电平时，触发器37的有效低复位输入端RB不再保持该触发器处于复位状态。门42的两个输入端均处于逻辑高电平，以便向该触发器37的有效高置位输入端S提供一个逻辑高电平信号，因此，触发器37被置位，并在其输出端Q提供一个逻辑高电平。当第一时钟输入CK1的信号电平变为逻辑低电平时，第一触发器36被复位，其输出Q切换至逻辑低电平，表示输出OUT1的输出脉冲结束。接着对每一个时钟脉冲不断重复该循环，以便输出OUT1-OUT5依次产生重叠的时钟脉冲，并将起始脉冲有效的朝着该移位寄存器的最后一级移位。
可类似改进前述的其它双向实施例，以提供一个单向移位寄存器。
图24图示另一个单向移位寄存器，其能接收低电压时钟信号，图25更加详细地图示了该移位寄存器的一级。级36-40的每一级具有互补输出端Q和QB、时钟输入端CK、反转输入端ENB以及一个反转置零输入端ZEROB。每一个启动输入端ENB连接至上一级互补输出端QB，每一个置零输入端ZEROB连接至上一级之前的那一级的互补输出端。因此，当该级上一级之前的那一级被置位时，该级被置零，当该级上一级被触发时，该级被触发。图25详细图示一个级，例如级31。除了由晶体管65和69所形成的互补反相器，该级包括n-型晶体管100-104、p-型晶体管105-108、反相器109-111以及一个电容112。晶体管105-107并行连接，它们的源极连接至正电源线vddd，漏极连接在一起，并连接至晶体管108的源极。晶体管105-107的栅极分别连接至置零输入端ZEROB、启动输入端ENB以及互补输出端QB。置零输入端ZEROB也连接至反相器109的输入端，反相器109的输出端连接至晶体管100和104的栅极。晶体管101的栅极连接至互补输出端QB，晶体管100和101在晶体管102和108的栅极和漏极之间串联连接。晶体管102的栅极由电容112连接至时钟输入CK，其源极连接至负电源线VSS。
晶体管102和108的漏极连接至晶体管65和69的栅极，晶体管105-107的漏极连接至晶体管69的源极。晶体管65和69的漏极连接至晶体管103和104的漏极以及串连反相器110和111，串连反相器110和111分别提供互补和直接输出QB和Q。晶体管103和104的源极连接至负电源线VSS，晶体管103的栅极连接至复位输入RST。
当置零输入ZEROB有效并处于逻辑低电平时，该级被置零，而时钟输入CK也处于逻辑低电平。由晶体管102和108形成的反相器的输入端和输出端连接在一起，而电源提供给由晶体管65、69和102、108形成的反相器。电容112的上板存储反相器102、108的切换点电压。
当上一级被置位时，通过将电源与反相器102、108相连，该级被触发，以便反相器的输入返回至其切换点电压。当输入CK的时钟信号变为逻辑高电平时，电荷注入电容112，以便升高提供给反相器102、108的输入电压，使得反相器的输出切换至逻辑低电平。反相器65、69、110和111将反相器102、108的输出电平存储为一个逻辑真值，因为，如果反相器102、108的输入不能达到正电源电压，则该反相器的输出仍高于负电源电压，即使将其输出切换至其低电平状态。
随着该级置位，晶体管107保持施加到反相器102、108和65、69的电源电压。晶体管101被关闭，并将电荷注入反相器102、108的输入端。当时钟信号随后降至逻辑低电平时，因此注入的电荷和晶体管101使得该反相器的输入降至其切换点电压之下，以便复位该级。
可以省略晶体管101。然而，也可通过置零输入ZEROB的置零脉冲的下降沿注入电荷，以便反相器102、108的输入实际上稍微低于启动相的起始处的切换点。晶体管101的存在以较低上升沿为代价而提供对该时钟信号下降沿的更快速响应。
图26图示了图24的移位寄存器的一个双向变型。依赖于移位方向，通过第(n-2)或第(n+2)级来置零每个第n级，通过第(n-1)或第(n+1)级来触发每个第n级。
图27图示了其中一级，其与图25图示的级的区别在于用一个与非门115代替反相器109，该与非门的输入连接至置零输入ZEROB1和ZEROB2，而且晶体管105和106的栅极连接至启动输入ENB1和ENB2。另一个晶体管116也串连在晶体管69和晶体管105-107之间，其栅极连接至与非门115的输出端。此外，三个串连晶体管117连接在反相器65、69的输出端和负电源线之间，它们的栅极连接至启动输入ENB1和ENB2以及互补输出QB。与已知类型的单向移位寄存器相比，这种布置的优点在于其所占的基板面积减小了。因此，在那些在显示器面板的显示基板上集成有这种移位寄存器的显示面板上，能减小围绕着显示图像的区域的面板的尺寸，这使得显示面板能采用较小的窗口尺寸。作为选择或此外，部分或全部节省面积可用于集成附加电路，否则集成附加电路将需要增加面板面积。

Claims (29)

1.一种移位寄存器，包括X级和Y个时钟输入，其中，X是大于3的整数，Y是大于2的整数，其特征在于：
每一第x级包括一个触发器和逻辑电路，该逻辑电路被布置为接收来自第x-1级的输出端的置位启动信号，每一个x满足1＜x≤X；每一第nY+y级被布置成当存在该置位启动信号时，响应该第y个时钟输入的时钟信号的上升沿或第一电平而被置位，以及被布置成响应该第y个时钟输入的时钟信号的下降沿或第二电平而被复位，每一个y满足0＜y≤Y，n是一个非负整数。
2.根据权利要求1所述的寄存器，其特征在于，该第一级布置成接收来自起始脉冲输入端的起始脉冲。
3.根据权利要求1所述的寄存器，其特征在于，每一个触发器和逻辑电路包括一个复位优于置位的触发器电路。
4.根据权利要求3所述的寄存器，其特征在于，该复位优于置位的触发器电路包括一个复位置位触发器和一个与门，该与门的一个输出端连接至该触发器的置位输入端，一个第一输入端连接至第y个时钟输入以及一个第二输入端连接至第x-1级的输出端。
5.根据权利要求3或4所述的寄存器，其特征在于，该复位优于置位的触发器电路具有一个连接至第y个时钟输入的互补复位输入端。
6.根据权利要求1至4中任一项所述的寄存器，其特征在于，每一级包括一个电平转换器，用于转换复位信号的电平。
7.根据权利要求1至4中任一项所述的寄存器，其特征在于，该寄存器包括一个时钟信号发生器，其具有Y个连接至各个Y个时钟输入的多相输出端。
8.根据权利要求7所述的寄存器，其特征在于，该时钟发生器布置成提供多相时钟信号，每一对相位相邻的时钟信号彼此重叠。
9.根据权利要求8所述的寄存器，其特征在于，相位不相邻的时钟信号不重叠。
10.根据权利要求9所述的寄存器，其特征在于，每一第x级布置成接收来自该第x+1级的输出端的置位启动信号。
11.根据权利要求10所述的寄存器，其特征在于，该第X级布置成接收来自该起始脉冲输入端的起始脉冲。
12.根据权利要求10所述的寄存器，其特征在于，该复位优于置位的触发器电路包括一个或门，该或门的一个输出端连接至该与门的第二输入端，其输入端连接至该第x-1级和第x+1级的输出端。
13.根据权利要求10所述的寄存器，其特征在于，该时钟信号发生器控制为按顺序向该第一至第Y个时钟输入提供时钟脉冲，或者向该第Y至第一个时钟输入提供时钟脉冲。
14.根据权利要求7所述的寄存器，其特征在于，该时钟信号发生器控制为同时向这些时钟输入提供时钟无效信号。
15.根据权利要求7所述的寄存器，其特征在于，该时钟信号发生器控制为同时向这些时钟输入提供时钟有效信号。
16.根据权利要求1至4中任一项所述的寄存器，其特征在于，该寄存器包括一种布置，用于将来自这些级的重叠输出脉冲转换成非重叠脉冲。
17.根据权利要求16所述的寄存器，其特征在于，该布置包括：一个用于产生定时脉冲的脉冲发生器，每一个定时脉冲具有在各级的相应输出信号的上升沿之后的上升沿，以及在各相应输出信号的下降沿之前的下降沿；以及X个逻辑电路，每一个第x个逻辑电路布置成进行第x级输出信号和该定时脉冲之间的逻辑与运算。
18.根据权利要求17所述的寄存器，其特征在于，该每一个定时脉冲的上升沿发生在相应输出信号之前的输出信号的下降沿之后，而其下降沿发生在跟随相应输出信号的输出信号的上升沿之前。
19.根据权利要求16所述的寄存器，其特征在于，该布置包括多个逻辑电路，每一个第x个逻辑电路布置成进行第x级的直接输出和该第x-1和第x+1级的反转输出之间的逻辑与运算。
20.根据权利要求16所述的寄存器，其特征在于，该布置包括多个逻辑电路，每一个第x个逻辑电路布置成进行第x级的直接输出和该第x-1或第x+1级的反转输出之间的逻辑与运算。
21.根据权利要求1至4中任一项所述的寄存器，其特征在于，该寄存器包括一个用于将来自这些级的输出脉冲转换成成批的同步脉冲的布置。
22.根据权利要求21所述的寄存器，其特征在于，该布置包括：一个用于生成定时脉冲的脉冲发生器，每一个定时脉冲与这些级的相应组的输出脉冲重叠；以及X个逻辑电路，每一个第x个逻辑电路布置成进行第x级输出脉冲和该定时脉冲之间的逻辑与运算。
23.根据权利要求22所述的寄存器，其特征在于，该每一个定时脉冲的上升沿发生在相应组的所有输出信号的上升沿之后，该每一个定时脉冲的下降沿发生在相应组的所有输出信号的下降沿之前。
24.根据权利要求1至4中任一项所述的寄存器，其特征在于，Y等于3。
25.根据权利要求1至4中任一项所述的寄存器，其特征在于，每一个时钟输入是一个用于接收互补时钟信号的互补输入。
26.根据权利要求1至4中任一项所述的寄存器，其特征在于，该寄存器包括一个CMOS集成电路。
27.一种用于有源矩阵装置的驱动器，其特征在于，该驱动器包括根据权利要求1至4中的任一项所述的寄存器。
28.一种有源矩阵装置，其特征在于，该有源矩阵装置至少包括一个根据权利要求27所述的驱动器。
29.根据权利要求28所述的装置，其特征在于，该装置包括一个液晶显示器。
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