JP4683523B2 - シフトレジスタ - Google Patents

Description

本発明は、シフトレジスタに関する。そのようなレジスタは、例えば、アクティブマトリクスディスプレイにおいて行および／または列選択信号を発生させるためのディスプレイデバイス用駆動回路に使用され得る。本発明はまた、そのようなレジスタを含むアクティブマトリクスデバイスのためのドライバ、そのようなドライバを含むアクティブマトリクスデバイス、および液晶ディスプレイなどのディスプレイに関する。

添付の図面の図１は、Ｎ行およびＭ列の画素（ピクセル）のアクティブマトリクス１を含む通常のアクティブマトリクスディスプレイ（例えば、液晶タイプ）を例示する。列は、Ｍ個の列電極に接続される。Ｍ個の列電極は、Ｍ相クロック発生器を含むデータラインドライバ２に接続される。行は、Ｎ個の行電極に接続される。Ｎ個の行電極は、Ｎ相クロック発生器を含むスキャンラインドライバ３に接続される。このタイプの通常ディスプレイにおいて、Ｍ相クロック発生器は、データ速度でクロックパルスを発生させ、１度に１行の割合でアクティブマトリクス１をリフレッシュするように入力データをサンプリングする必要がある。Ｎ相クロック発生器は、スキャン速度でパルスを発生させ、行毎にアクティブマトリクス１をリフレッシュするように１度に１つの割合でスキャンラインを駆動する必要がある。

このタイプのディスプレイの通常動作は、データをデータラインに左から右へサンプルリングし、スキャンラインをアクティブマトリクス１の上から下へ駆動する。ドライバ２および３の占有面積を低減または最小化することが所望される。例えば、これらのドライバをパネルディスプレイのディスプレイ基板上に一体化すると、これにより、パネルに使用されるベゼルのサイズをより小さくすることができる。あるいはまたはさらに、これにより、パネルサイズを増加させる必要なく、さらなる回路の一体化が可能になる。

用途によっては、データおよび／またはスキャンパルスの順番を、データをデータラインに右から左へサンプリングするように、および／またはスキャンラインをアクティブマトリクス１の下から上へ駆動するように逆順にできることが所望される。例えば、このようにすると、ディスプレイへイメージデータを供給するデータバッファに余分なメモリを必要とせず、かつイメージの歪曲のおそれもなく、イメージの反転、鏡映、または回転が可能になる。そのような構成の一般的な用途は、製造後にディスプレイパネルの回転を可能にし、ホストデバイスによりよく適合できるようにすることである。

図１のドライバ２および３での使用に適切な公知タイプの多相クロック発生器は、カスケードＤタイプフリップフロップ形態のシフトレジスタを含む。シフトレジスタは、クロックによって制御され、フリップフロップ鎖に沿って１つの格納論理状態を送る。例えば、図２は、そのようなシフトレジスタの５個の出力ＯＵＴ１〜ＯＵＴ５に現れる波形を例示する。５個の位相クロックパルスは、出力上に順番に現れ、互いに重なり合わ（ｏｖｅｒｌａｐ）ない。添付の図面の図３は、別の構成を例示する。この構成においては、クロックパルスの連続する対の間に重なり合い（ｏｖｅｒｌａｐ）がある。

添付の図面の図４は、そのような用途に適切である、特許文献１に開示の別のタイプのシフトレジスタを例示する。この簡略化された例において、シフトレジスタは５つの段を有し、各段はリセット−セットフリップフロップ（１１〜１５）およびゲート回路（１６〜２０）を含む。ゲート回路は、相補クロックパルスＣＫおよびＣＫＢを受信する。各ゲート回路は、同じ段のフリップフロップ（ＲＳＦＦ）から相補出力ＱおよびＱＢを受信するための相補入力ＧおよびＧＢを有し、かつ相補クロック入力ＣＫおよびＣＫＢを有する。第１、３および５段において、ゲートクロック入力ＣＫおよびＣＫＢは、クロック信号ＣＫおよびＣＫＢそれぞれを受信する。他方、第２および４段において、クロック入力ＣＫおよびＣＫＢは、クロック信号ＣＫＢおよびＣＫをそれぞれ受信する。

シフトレジスタの中間段において、ゲート回路の出力Ｏは、シフトレジスタの出力を含み、かつまた前段のフリップフロップのリセット入力Ｒおよび後段のフリップフロップのセット入力Ｓへ供給される。第１、３および５段のゲート回路１６、１８、２０は、イネーブルされると、クロック信号ＣＫの立ち上がりエッジに応答してハイ状態をそれぞれの出力Ｏへ供給する。他方、第２および４段のゲート回路１７および１９は、クロック信号ＣＫの立ち下がりエッジに応答する。

動作中、例えば、第２段のフリップフロップ１２がセットされる場合、その直接のまたは非反転の出力Ｑは論理ハイレベルであり、他方その反転または相補出力ＱＢは論理ローレベルであるので、ゲート回路１７はイネーブルされる。クロック信号ＣＫの次の立ち下がりエッジの到着に応答して、ゲート回路２はハイ状態をその出力（Ｏ）に送り、出力（Ｏ）はフリップフロップ１３をセットし、かつフリップフロップ１１をリセットする。フリップフロップ１３は、ゲート回路１８をイネーブルする。次いでゲート回路１８は、クロック信号ＣＫの次の立ち上がりエッジでフリップフロップ１４をセットし、かつフリップフロップ１２をリセットする。

図４に示すシフトレジスタによって発生する出力信号は、連続する出力パルスの間に重なり合い（ｏｖｅｒｌａｐｐｉｎｇ）を有する多相クロックを形成する。シフトレジスタの用途に依存して、この重なり合いは利用されるか、または除去され得る。

このタイプのシフトレジスタは、例えば送信ゲートを使用して、セットおよびリセット信号の送信方向を制御することによって双方向シフトレジスタにされ得る。しかし、このためには余分なトランジスタおよびシフトレジスタの長さに沿って伸びるアップ／ダウン制御ラインを必要とする。

特許文献２、３および４は、別の構成を開示する。その構成において、入力多相クロック信号はシフトレジスタ構成に供給され、シフトレジスタ構成の各段はクロック信号うちの１つをその出力へ送る。各段は、前段の出力によってイネーブルされ、クロックのうちの別のクロックによってディセーブルされる。そのような構成は、比較的コンパクトであるが、ｎＭＯＳパストランジスタに依拠する。ｎＭＯＳパストランジスタは、使用する集積技術に依存して、相補送信ゲートに置き換えられる必要があり、したがって、そのようなシフトレジスタのサイズを増大させる。双方向動作を提供するための技術は開示されない。

特許文献５は、双方向動作が可能な同様のタイプの構成を開示する。クロックパルスが多相クロック入力に現れる順番がシフトレジスタのシフト方向を決定する。この技術はシフト方向を制御するための送信ゲートを必要としないが、各段は、２つの並列制御回路が１つのトランジスタを制御して信号を送る必要があるのでより複雑である。また、各段は、前２段および後２段に接続される必要があるので余分な接続が必要となる。

本明細書中で使用される用語「リセット−オーバー−セットフリップフロップ回路」は、リセットがセットよりも優先される、フリップフロップとして動作する任意の回路を意味するように定義される。したがって、アクティブなリセット信号がリセット入力に存在する場合、フリップフロップは、セット入力における信号状態にかかわらず、リセットされるか、またはリセットされたままである。アクティブなセット信号がセット入力において受信される場合、フリップフロップは、リセット入力においてアクティブなリセット信号が存在しない場合（リセット入力におけるイナクティブなリセット信号に等価である）にセットされるだけである。
英国特許第２，３４５，２０７号 米国特許第５，４１０，５８３号 米国特許第６，３３９，６３１号 米国特許第６，３４５，０８５号 米国特許第５，８５９，６３０号

本発明の課題は、公知のシフトレジスタよりも必要とする集積回路面積の小さい、比較的コンパクトなサイズのシフトレジスタを提供することである。本発明はまた、そのようなレジスタを含むアクティブマトリクスデバイスのためのドライバ、そのようなドライバを含むアクティブマトリクスデバイス、および液晶ディスプレイなどのディスプレイを提供することである。

本発明において、例えば、アクティブマトリクス液晶ディスプレイのためのスキャンおよびデータラインドライバにおいて使用するためのシフトレジスタが提供される。シフトレジスタはＸ段を含む。ここでＸは３より大きい整数である。クロック信号発生器はＹ相クロック信号を供給する。ここでＹは２より大きい。各段は、フリップフロップ／論理回路を含み、直前の段の出力からのセットイネーブル信号を受信する。各段は、イネーブル信号の存在下でクロック位相のうちの１つの立ち上がりエッジによってセットされ、クロック位相の立ち下がりエッジによってリセットされる。双方向動作を提供するために、各中間段はまた、直後の段の出力からセットイネーブル信号を受信する。クロック信号発生器は、シフトレジスタ動作に対して第１の順番で順方向にクロックパルスを供給し、シフトレジスタ動作に対して逆の順番で逆方向にクロックパルスを供給する。

本発明によるシフトレジスタは、Ｘ個の段（３１〜３５）と、ここでＸは３より大きな整数であり、Ｙ個のクロック入力（ＣＫ１〜ＣＫ３）と、ここでＹは２より大きな整数であり、を含むシフトレジスタであって、各第ｘ段（３１〜３５）は、組み合わせ回路（４１〜５０）とフリップフロップ回路（３６〜４０）とを含み、１＜ｘ＜Ｘである各ｘに対して、該第（ｘ−１）段（３１〜３４）の出力（Ｑ、ＱＢ）および該第（ｘ＋１）段（３２〜３５）の出力（Ｑ、ＱＢ）からセットイネーブル信号を受信するように構成される論理回路（３６〜５０）を含み、各第（ｎＹ＋ｙ）段（３１〜３５）は、０＜ｙ≦Ｙである各ｙおよび負でない整数ｎに対して、該セットイネーブル信号の存在下で該第ｙクロック入力（ＣＫ１〜ＣＫ３）におけるクロック信号の立ち上がりエッジに応答して該フリップフロップ回路がセットされ、かつ該第ｙクロック入力（ＣＫ１〜ＣＫ３）における該クロック信号の立ち下がりエッジに応答して該フリップフロップ回路がリセットされるように構成されており、該Ｙ個のクロック入力（ＣＫ１〜ＣＫ３）は、位相の隣接するもの同士が互いに重なり合ったものであり、各該論理回路（３６〜５０）は、リセット−オーバー−セットフリップフロップ回路を含み、該リセット−オーバー−セットフリップフロップ回路（３６〜５０）は、リセット−セットフリップフロップ（３６〜４０）と、該第（ｘ−１）段（３１〜３４）の該出力と該第（ｘ＋１）段（３２〜３５）の該出力とに接続された入力を有するＯＲゲート（４６〜５０）と、該リセット−セットフリップフロップ（３６〜４０）のセット入力（Ｓ）に接続された出力、前記第ｙクロック入力（ＣＫ１〜ＣＫ３）に接続された第１入力、および該ＯＲゲート（４６〜５０）の出力に接続された第２入力を有する、該組み合わせ回路であるＡＮＤゲート（４１〜４５）とを含むことを特徴とする、シフトレジスタであり、それにより、上記目的を達成する。

前記第１の段（３１）は、開始パルス入力（ＳＰ）から開始パルスを受信するように構成されてもよい。

前記リセット−オーバー−セットフリップフロップ回路（３６〜５０）は、前記第ｙクロック入力（ＣＫ１〜ＣＫ３）に接続された相補リセット入力（ＲＢ）を有してもよい。

前記レジスタは、前記Ｙ個のクロック入力（ＣＫ１〜ＣＫ３）にそれぞれ接続されるＹ個の多相出力を有するクロック信号発生器（５１）を含んでもよい。

前記クロック信号発生器（５１）は、隣接する位相の対のクロック信号が互いに重なり合った状態で、多相クロック信号を供給するように構成されてもよい。

隣接しない位相の前記クロック信号は、重なり合わなくてもよい。

前記第Ｘ段（３５）は、前記開始パルス入力（ＳＰ）から開始パルスを受信するように構成されてもよい。

前記クロック信号発生器（５１）は、クロックパルスを順番に、前記第１〜Ｙクロック入力（ＣＫ１〜ＣＫ３）それぞれに、または該第Ｙ〜１クロック入力（ＣＫ３〜ＣＫ１）それぞれに供給するように制御可能であってもよい。

前記クロック信号発生器（５１）は、イナクティブなクロック信号を同時に前記クロック入力（ＣＫ１〜ＣＫ３）へ供給するように制御可能であってもよい。

前記クロック信号発生器（５１）は、アクティブなクロック信号を同時に前記クロック入力（ＣＫ１〜ＣＫ３）へ供給するように制御可能であってもよい。

前記レジスタは、前記段（３１〜３５）からの重なり合う出力パルスを重なり合わないパルスへ変換するための構成（８５〜９５）を含んでもよい。

前記構成（８５〜９０）は、タイミングパルス（ＰＷＣ）を発生させるパルス発生器（８５）であって、各該タイミングパルスは、前記段（３１〜３５）の各出力信号（ＯＵＴ１〜ＯＵＴ５）の立ち上がりエッジの後に立ち上がりエッジを有し、かつ該各出力信号（ＯＵＴ１〜ＯＵＴ５）の立ち下がりエッジの前に立ち下がりエッジを有する、パルス発生器と、Ｘ個の論理回路（８６〜９０）であって、該論理回路の各第ｘ論理回路は、該第ｘ段（３１〜３５）の該出力信号（ＯＵＴ１〜ＯＵＴ５）および該タイミングパルス（ＰＷＣ）について論理ＡＮＤ演算を行うように構成される、Ｘ個の論理回路とを含んでもよい。

各タイミングパルス（ＰＷＣ）の前記立ち上がりエッジは、前記各出力信号に先行する出力信号（ＯＵＴ１〜ＯＵＴ５）の立ち下がりエッジの後に発生し、かつ各タイミングパルス（ＰＷＣ）の前記立ち下がりエッジは、該各出力信号に続く出力信号（ＯＵＴ１〜ＯＵＴ５）の立ち上がりエッジの前に発生してもよい。

前記構成は、複数の論理回路（９１〜９５）を含み、該論理回路の各第ｘ論理回路は、前記第ｘ段（３１〜３５）の直接出力（Ｑ）ならびに前記第（ｘ−１）および（ｘ＋１）段（３１〜３５）の反転出力（ＱＢ）について論理ＡＮＤ演算を行うように構成されてもよい。

前記構成は、複数の論理回路（９１〜９５）を含み、該論理回路の各第ｘ論理回路は、第ｘ段（３１〜３５）の直接出力（Ｑ）ならびに第（ｘ−１）または（ｘ＋１）段（３１〜３５）の反転出力（ＱＢ）について論理ＡＮＤ演算を行うように構成されてもよい。

前記レジスタは、前記段からの出力パルスを同時パルスのグループへ変換するための構成（８５〜９０）を含んでもよい。

前記構成は、タイミングパルス（ＰＷＣ）を発生させるパルス発生器（８５）であって、各タイミングパルスは前記段（３１〜３５）の各グループの出力パルス（ＯＵＴ１〜ＯＵＴ５）と重なり合う、パルス発生器と、Ｘ個の論理回路（８６〜９０）であって、該論理回路の各第ｘ論理回路は、該第ｘ段の出力パルスおよび該タイミングパルス（ＰＷＣ）について論理ＡＮＤ演算を行うように構成される、Ｘ個の論理回路とを含んでもよい。

各タイミングパルス（ＰＷＣ）の前記立ち上がりエッジは、前記各グループのすべての出力信号の立ち上がりエッジの後に発生し、かつ各タイミングパルス（ＰＷＣ）の前記立ち下がりエッジは、該各グループの出力信号のすべての立ち下がりエッジの前に発生してもよい。

Ｙは３に等しくてもよい。

各前記クロック入力（ＣＫ１〜ＣＫ３）は、相補クロック信号（ＣＫ、ＣＫＢ）を受信する相補入力であってもよい。

前記レジスタは、ＣＭＯＳ集積回路を含んでもよい。

本発明によるドライバは、前記のいずれか１つのレジスタを含むことを特徴とする、アクティブマトリクスデバイス用のドライバであり、それにより、上記目的が達成される。

本発明によるアクティブマトリクスデバイスは、前記の少なくとも１つのドライバを含むことを特徴とする、アクティブマトリクスデバイスであり、それにより、上記目的が達成される。

液晶ディスプレイ（１〜３）を含むことを特徴とする、デバイスであってもよい。

本発明の第１の局面は、Ｘ個の段（３１〜３５）と、ここでＸは３より大きな整数であり、Ｙ個のクロック入力（ＣＫ１〜ＣＫ３）と、ここでＹは２より大きな整数であり、を含むシフトレジスタであって、各第ｘ段（３２〜３５）は、１＜ｘ≦Ｘである各ｘに対して、第（ｘ−１）段（３１〜３４）の出力（Ｑ、ＱＢ）からセットイネーブル信号を受信するように構成されるフリップフロップ／論理回路（３６〜５０）を含み、かつ各第（ｎＹ＋ｙ）段（３１〜３５）が、０＜ｙ≦Ｙである各ｙおよび負でない整数ｎに対して、セットイネーブル信号の存在下で第ｙクロック入力（ＣＫ１〜ＣＫ３）においてクロック信号の立ち上がりエッジまたは第１レベルに応答してセットされ、かつ第ｙクロック入力（ＣＫ１〜ＣＫ２）においてクロック信号の立ち下がりエッジまたは第２レベルに応答してリセットされるように構成される、シフトレジスタである。

第１段は、開始パルス入力から開始パルスを受信するように構成され得る。

各フリップフロップ／論理回路は、上記に定義したようなリセット−オーバー−セットフリップフロップ回路を含み得る。リセット−オーバー−セットフリップフロップ回路は、リセット−セットフリップフロップと、フリップフロップのセット入力に接続された出力、第ｙクロック入力に接続された第１入力および第（ｘ−１）段の出力に接続された第２入力を有するＡＮＤゲートとを含み得る。

リセット−オーバー−セットフリップフロップ回路は、第ｙクロック入力に接続された相補リセット入力を有し得る。

各段は、リセット信号のレベルをシフトするためのレベルシフタを含み得る。

レジスタは、Ｙ個のクロック入力にそれぞれ接続されるＹ個の多相出力を有するクロック信号発生器を含み得る。クロック発生器は、多相クロック信号を供給するように構成され得る。隣接する位相の対のクロック信号は互いに重なり合い得る。隣接しない位相のクロック信号は重なり合わなくてもよい。

各第ｘ段は、第（ｘ＋１）段の出力からセットイネーブル信号を受信するように構成され得る。第Ｘ段は、開始パルス入力から開始パルスを受信するように構成され得る。リセット−オーバー−セットフリップフロップ回路は、ＡＮＤゲートの第２入力に接続される出力ならびに第（ｘ−１）および（ｘ＋１）段の出力に接続される入力を有するＯＲゲートを含み得る。

クロック信号発生器は、クロックパルスを順番に第１〜Ｙまたは第Ｙ〜１クロック入力にそれぞれ供給するように制御可能であり得る。

クロック信号発生器は、イナクティブなクロック信号を同時にクロック入力へ供給するように制御可能であり得る。

クロック信号発生器は、アクティブなクロック信号を同時にクロック入力へ供給するように制御可能であり得る。

レジスタは、段からの重なり合う出力パルスを重なり合わないパルスへ変換するための構成を含み得る。構成は、タイミングパルスを発生させるためのパルス発生器であって、各タイミングパルスは、段のそれぞれの出力信号の立ち上がりエッジの後に立ち上がりエッジを有し、かつそれぞれの出力信号の立ち下がりエッジの前に立ち下がりエッジを有する、パルス発生器と、Ｘ個の論理回路であって、その各第ｘ論理回路は第ｘ段の出力信号およびタイミングパルスについて論理ＡＮＤ演算を行うように構成される、Ｘ個の論理回路とを含み得る。各タイミングパルスの立ち上がりエッジは、それぞれの出力信号に先行する出力信号の立ち下がりエッジの後に発生し得、かつ各タイミングパルスの立ち下がりエッジは、それぞれの出力信号に続く出力信号の立ち上がりエッジの前に発生し得る。

あるいは、構成は、複数の論理回路を含み得る。論理回路の各第ｘ論理回路は、第ｘ段の直接の出力ならびに第（ｘ−１）および（ｘ＋１）段の反転出力について論理ＡＮＤ演算を行うように構成され得る。さらに別に、構成は、複数の論理回路を含み得る。論理回路の各第ｘ論理回路は、第ｘ段の直接の出力および第（ｘ−１）または（ｘ＋１）段の反転出力について論理ＡＮＤ演算を行うように構成され得る。

レジスタは、段からの出力パルスを同時パルスのグループへ変換するための構成を含み得る。構成は、タイミングパルスを発生させるためのパルス発生器であって、各タイミングパルスは段のそれぞれのグループの出力パルスと重なり合う、パルス発生器と、Ｘ個の論理回路であって、論理回路の各第ｘ論理回路は第ｘ段の出力パルスおよびタイミングパルスについて論理ＡＮＤ演算を行うように構成される、Ｘ個の論理回路を含む。各タイミングパルスの立ち上がりエッジは、それぞれのグループの出力信号のすべての立ち上がりエッジの後に発生し得、かつ各タイミングパルスの立ち下がりエッジは、それぞれのグループの出力信号のすべての立ち下がりエッジの前に発生し得る。

Ｙは３に等しくあり得る。

各クロック入力は、相補クロック信号を受信するための相補入力であり得る。

レジスタは、ＣＭＯＳ集積回路を含み得る。

本発明の第２の局面は、本発明の第１の局面によるレジスタを含む、アクティブマトリクスデバイスのためのドライバである。

本発明の第３の局面は、本発明の第２の局面による少なくとも１つのドライバを含む、アクティブマトリクスデバイスである。

デバイスは液晶ディスプレイを含み得る。

このように、例えば公知のシフトレジスタよりも必要とする集積回路面積の小さい、比較的コンパクトなサイズのシフトレジスタを提供することが可能である。双方向な実施形態において、単一方向を制御するためのマルチプレクサは必要でなく、かつしたがってそのようなマルチプレクサを制御するための接続が必要でない。各フリップフロップ回路は、１つの出力をその隣接する段の１つまたは各々のみに供給する必要がある。さらに、双方向シフトを提供するために大きな回路ブロックを複製する必要がない。

シフトレジスタの段数に依存して、開始パルスを受信するためにどの端部を接続するかを必ずしも制御しなくてよい。第１および最後の段が異なるクロック入力に接続されるならば、両方の段は開始パルスを受信し得、かつシフトのいずれの方向においても正確な動作が達成される。第１および最後の段が同じクロック入力に接続される場合、開始パルスは、シフト方向に依存して第１および最後の段の間でスイッチされ得るか、またはダミー段がシフトレジスタの片方または両方の端部に付加され得る。

シフトレジスタ出力パルスの重なり合いを制御することが所望される実施形態において、これは、レジスタ自体に余分な論理回路を必要とせずにクロック信号を調節することによって達成され得る。同様の技術を使用しても、シフトレジスタをディスプレイの１つ以上のドライバ回路に使用する場合、ディスプレイの解像度を制御し得る。多くの実施形態において、これは適切なクロック信号を供給することによって達成され得るので、非同期リセット構成は必要でない。

本発明は、添付の図面を参照する例によってさらに説明される。

図面における同様の参照符号は、同様の部分を示す。

アクティブハイリセットＲおよびセットＳ入力を有する標準のＲＳフリップフロップは、以下の真理表にしたがって動作する。

ここで、Ｘは未定義または不許可状態であり、Ｏは論理ローレベルであり、１は論理ハイレベルであり、Ｑ_ｎは出力状態であり、およびＱ_ｎ−１は前回の出力状態である。

アクティブハイリセットおよびセット入力を有するリセット−オーバー−セットフリップフロップは、以下の真理表にしたがって動作する。

本明細書中に開示される実施形態は、アクティブローリセットアクティブハイセットリセット−オーバー−セットフリップフロップを使用し、かつそのような回路は以下の真理表にしたがって動作する。

リセット−オーバー−セットフリップフロップは多くの異なる方法で実現され、種々の実施例が本明細書中で開示される。

図５は、例示を目的とし、一般性を失うことなく、３相クロックによって制御される５段シフトレジスタを例示する。第１〜５段３１〜３５はそれぞれ、リセット−オーバー−セットフリップフロップの形態であり、それぞれリセット−セットフリップフロップ（ＲＳＦＦ）３６〜４０、それぞれＡＮＤゲート４１〜４５、それぞれＯＲゲート４６〜５０、およびクロック信号発生器５１を含む。シフトレジスタは、クロック信号発生器５１の対応の多相クロック出力に接続された３個のクロック入力ＣＫ１、ＣＫ２およびＣＫ３、および発生器５１の対応の出力に接続された開始パルス入力ＳＰを有する。

フリップフロップ３６〜４０は、シフトレジスタの出力ＯＵＴ１〜ＯＵＴ５を形成する非反転または直接出力Ｑを有する。各フリップフロップは、その段のＡＮＤゲートの出力に接続されたセット入力Ｓ、および適切なクロック入力に接続された相補または反転（アクティブロー）リセット入力ＲＢを有する。特に、第１および４段のフリップフロップ３６および３９の反転リセット入力は第１クロック入力ＣＫ１に接続され、第２および５段のフリップフロップ３７および４０の反転リセット入力は第２クロック入力ＣＫ２に接続され、および第３段のフリップフロップ３８の反転リセット入力は第３クロック入力ＣＫ３に接続される。一般に、Ｙ個のクロック入力を有するシフトレジスタに対して、各第（ｎＹ＋ｙ）段のシフトレジスタリセット入力は、第ｙクロック入力に接続される。ここで、Ｏ＜ｙ≦Ｙかつｎは負でない整数である。実際には、最低３個の多相クロック入力が双方向シフトレジスタを正確に動作させるために必要である。

各段のＡＮＤゲートの入力はその段のＯＲゲートの出力およびその段のフリップフロップの反転リセット入力に接続される。各中間段のＯＲゲートの入力は、前および後段の出力それぞれに接続される。第１段３１において、ＯＲゲート４６の入力は、第２段３２の出力および開始パルス入力ＳＰに接続される。逆に、最後の段３５のＯＲゲート５０の入力は、前段３４の出力および開始パルス入力ＳＰに接続される。

図６および７は、順方向および逆方向のそれぞれへシフトするための図５のシフトレジスタの種々の回路ノードにおいて発生する波形を例示するためのタイミング図である。図６に示すように、開始パルスは開始パルス入力ＳＰに供給され、開始パルスに重なり合う第１クロックパルスは第１クロック入力ＣＫ１に供給される。このように、第１段３１のフリップフロップ３６は、その出力ＯＵＴ１において出力パルスを供給するようにセットされる。出力ハイ論理レベル信号は、次の段４２のＯＲゲート４７に供給されるが、この段は、第２クロック入力ＣＫ２のロー論理レベルのためにリセットされたままである。

第２クロック入力ＣＫ２がハイ論理レベルにスイッチする場合、第２フリップフロップ３７のリセットはディセーブルされ、かつフリップフロップ３７はＯＲゲート４７およびＡＮＤゲート４２を介してセットされる。したがって、その出力Ｑは立ち上がる。第１クロック入力ＣＫ１がロー論理レベルにスイッチする場合、第１段３１のフリップフロップ３６はリセットされ、かつその出力はロー論理レベルにスイッチして第１段の出力パルスの終端をマークする。

この動作を繰り返して、図６に例示する対応の出力パルスが重なり合う各クロックパルスによって開始パルスがシフトレジスタ内の段から段へ有効にシフトされるようにする。特に、出力パルスの連続した対が互いに重なり合うが、出力パルスの不連続対は重なり合わない。各出力パルスの立ち上がりおよび立ち下がりエッジは、クロックパルスの立ち上がりおよび立ち下がりエッジによって引き起こされる。

図７は、シフトレジスタの逆方向の動作に対して発生する信号を例示する。この場合、第５または最後の段３５のフリップフロップ４０において開始パルスに入力する第１クロックパルスは、第２クロック入力ＣＫ２に供給される。クロックパルスの順番は、図６に示すものの逆であり、各中間段において、逆シフト方向に対して、各フリップフロップは隣接するより順番の高い段によってセットされ、隣接するより順番の低い段によってリセットされ、開始パルスは最後の段３５から第１段３１へクロックパルスに同期して順次シフトされる。

クロック信号の重なり合いは、前回にセットされた段がリセットされる前に各段がセットされるのに十分でなければならない。また、開始パルスは、第１クロックパルスのアクティブエッジに重なり合わなければならないが、いずれの後続のクロックパルスアクティブエッジにも重なり合ってはいけない。

シフトレジスタは、最低３つのクロック入力および３つのクロック位相を必要とするが、３つより多くの位相が提供され得る。図８は、シフトレジスタと共に使用され得る４相クロックを例示する。ここで、各第４段のリセット入力は同じクロック入力に接続され、第１〜４、第５〜８、第９〜１２、などの段はクロック入力ＣＫ１〜ＣＫ４にそれぞれ接続される。クロック位相の順番を逆転し、かつ第１クロックパルスを最後の段へ供給することによって、本明細書中に上記したようにシフトが逆方向に生じる。

図９に示すシフトレジスタは、以下の点で図５に示すものと異なる。すなわち、フリップフロップ３６〜４０の各々がリセット−オーバー−セットフリップフロップを含むので、ＡＮＤゲート４１〜４５が不要となり省略される。フリップフロップ３６〜４０の各反転リセット入力ＲＢの論理ローレベル信号は、その段をリセットし、その段がセットされないようにする。セットされた入力Ｓ上のハイ論理レベル信号は、その段のリセット入力ＲＢのハイ論理レベルに一致する場合にその段をセットするのみである。

図１０は、ＯＲゲート４６の機能がイネーブル入力ＥＮ１およびＥＮ２によってフリップフロップに組み込まれるシフトレジスタを例示する。図１１は、図１０のシフトレジスタの通常の段３１をより詳細に例示する。その段は、ｎ型トランジスタ６０〜６５およびｐ型トランジスタ６６〜６９を含む相補絶縁ゲート金属酸化物半導体薄膜トランジスタによって実現される。トランジスタ６０および６１のゲートは、イネーブル入力ＥＮ１およびＥＮ２にそれぞれ接続される。トランジスタ６０および６１のソースは負供給ラインｖｓｓに接続され、他方これらのトランジスタのドレインはトランジスタ６２のソースに接続される。クロック入力ＣＫは、トランジスタ６２、６６、６３および６８のゲートに接続される。トランジスタ６６のドレインはトランジスタ６２のドレインに接続され、かつトランジスタ６６のソースは正の供給ラインｖｄｄｄに接続される。

トランジスタ６２および６６のドレインは、トランジスタ６４および６７のドレイン、トランジスタ６５および６９のゲート、および反転出力ＱＢに接続される。トランジスタ６３、６４、６７および６８は、供給ラインｖｓｓおよびｖｄｄｄの間に直列に接続される。トランジスタ６４および６７は相補インバータとして動作する。

トランジスタ６５および６９は、供給ラインｖｓｓおよびｖｄｄｄの間に直列に配置され、相補インバータとして動作する。トランジスタ６５および６９のドレインは、トランジスタ６４および６７のゲートならびに直接出力Ｑに接続される。このように、フリッププロップは、入力ゲート構成を有するクロス接続対のインバータとして構成される。

図１２は、図１０に示すシフトレジスタにおける使用に適切な段３１の別の例を示す。この段は、低電圧アクティブロークロック信号を用いた使用に適切であり、かつクロック信号ＣＫＢのためのシングルエンドレベルシフタを含む。

図１２に示す段はまた、トランジスタ６５および６９によって形成される相補インバータを含む。また、イネーブル入力ＥＮ１およびＥＮ２は、ｎ型トランジスタ６０および６１のゲートにそれぞれ供給される。トランジスタ６０および６１ならびにさらなるｎ型トランジスタ７０のソースは反転クロック入力ＣＫＢに接続され、他方これらのトランジスタのドレインはトランジスタ６５および６９のゲートならびにトランジスタ７１のドレインに接続される。トランジスタ７１は、そのゲートが負の供給ラインｖｓｓに接続され、かつそのソースが正の供給ラインｖｄｄｄに接続される。トランジスタ７０のゲートは出力Ｑに接続される。

論理ハイレベルがイネーブル入力ＥＮ１およびＥＮ２のいずれかに存在する場合、フリップフロップはクロック入力ＣＫＢにおける論理ローレベルにセットされ、かつ出力Ｑはハイ論理レベルにスイッチする。これは、出力Ｑからトランジスタ７０のゲートへのフィードバックによって維持されるので、その状態はイネーブル信号がなくても維持される。クロック信号ＣＫＢがハイ論理レベルにスイッチする場合、フリップフロップはリセットされる。出力Ｑは、レベルシフタのトランジスタ７０へフィードバックされる前にバッファに入れられ得る。１つのクロック信号のみ（その相補は含まない）が必要であり、かつハイ論理レベルクロック信号はフリップフロップのリセットを確実にするので、非同期リセット構成は必要でない。

図１３は、図１２に示す段と同様に機能する段３１を示すが、トランジスタ７２および７３を含む出力インバータが付加され、かつイネーブル入力およびフィードバック信号が３入力ＮＡＮＤゲート７５に供給される。３入力ＮＡＮＤゲート７５の出力はトランジスタ７０のゲートに接続される。この構成は、レベルシフタがより良好にバランスがとられるという利点がある。特に、プルダウントランジスタ７０が１つだけあるが、他方図１２の構成においては、２つのプルダウントランジスタ（７０および６１あるいは７０および６０）が１度に動作可能である。

図１４は、以下の点で図１０に示すものと異なるシフトレジスタを示す。すなわち、フリップフロップ３６〜４０は、３相相補クロック入力ＣＫ１、ＣＫ１Ｂ；ＣＫ２，ＣＫ２Ｂ；ＣＫ３、ＣＫ３Ｂに接続される相補クロック入力ＣＫおよびＣＫＢを有する。図１５に示す段は、図１３に示すものと以下の点で異なる。インバータ７２、７３が省略され、かつレベルシフトは、トランジスタ７０および７１ならびに、加えて、トランジスタ７６、７７および７８を含むダブルエンドのレベルシフタである。ゲート７５の出力は、トランジスタ７６および７７のゲートに接続される。トランジスタ７６および７７のソースは、負の供給ラインｖｓｓおよび正の供給ラインｖｄｄｄにそれぞれ接続される。トランジスタ７６、７７および７８のドレインは、いっしょに接続され、かつトランジスタ７０および７８のゲートに接続される。トランジスタ７８のソースは、直接クロック入力ＣＫに接続される。そのような構成は、レベルシフト動作がより速くなり、かつシングルエンドレベルシフタにあるよりもプロセスのばらつきに対してより強くなる利点がある。

図１６に示す段３１は、低電圧相補クロック信号を用いて使用するための２つのシングルエンドレベルシフタを含む。セットおよびリセット機能の両方が「アクティブロー」であり、反転クロック入力ＣＫＢにおけるロー論理レベルはその段をセットし、かつクロック入力ＣＫにおけるロー論理レベルは、その段がすでにセットされている場合に、その段をリセットする。非同期リセットＯＢがまた必要である。

非同期リセット入力ＯＢは、トランジスタ７１のゲートおよびトランジスタ８０のゲートに接続される。トランジスタ８０は、そのソースが負の供給ラインｖｓｓに接続され、かつそのドレインがトランジスタ７２のソースに接続される。反転出力ＱＢはトランジスタ８２のゲートに接続される。トランジスタ８２は、そのソースが正の供給ラインｖｄｄｄに接続され、かつそのドレインがトランジスタ８１のゲートに接続される。トランジスタ８１は、そのドレインが直接出力Ｑに接続され、かつそのソースがクロック入力ＣＫに接続される。本明細書中に上記したように、クロス接続インバータは、トランジスタ７２、７３および６５、６９によって形成され、かつレベルシフト／ＯＲ構成はトランジスタ６０および６１によって提供される。

本明細書中に上記したように、本明細書中に上記したシフトレジスタの出力パルスは、クロック信号とほぼ同じ量だけ重なり合う。この重なり合いは適切な用途で利用され得るが、図１に示すスキャンラインドライバ３などの重なり合いのない多相クロック信号を必要とする他のアプリケーションに対しては図１７に示す構成によって除去され得る。この構成は、出力ＰＷＣ供給パルスを有するタイミングパルス発生器８５を含む。出力ＰＷＣ供給パルスは、シフトレジスタからの個々の位相出力の実際のパルス幅を決定するためのパルス幅制御信号として機能する。出力ＰＷＣは、ＡＮＤゲート８６〜９０の第１入力に接続される。ＡＮＤゲート８６〜９０の第２入力は、フリップフロップ３６〜４０の出力にそれぞれ接続される。ゲート８６〜９０の出力は、出力ＳＬ１〜ＳＬ５をそれぞれ形成し、かつスキャン信号をアクティブマトリクスへ供給するために使用され得る。

図１７に示す構成の動作を例示するタイミング図を図１８に与える。各シフトレジスタ出力ＯＵＴ１〜ＯＵＴ６は、信号ＰＷＣとＡＮＤをとられ、多相の重なり合いのないスキャン信号ＳＬ１〜ＳＬ６をそれぞれ提供する。スキャン信号の持続期間は信号ＰＷＣのパルス幅を変化させることで変化し得、かつタイミングパルス発生器８５はスキャンパルス幅の選択が可能なように制御可能かつプログラム可能であり得る。

図１９は、図１８に示すものと同様のタイプの重なり合いのないスキャンライン信号ＳＬ１〜ＳＬ５を提供するために重なり合いを除去するための別の構成を簡略化された形態で例示する。この場合、フリップフロップ３６〜４０は直接および反転出力ＱおよびＱＢを有し、かつ各フリップフロップの直接出力はそれぞれのＡＮＤゲート９１〜９５の第１入力へ供給される。ＡＮＤゲート９１〜９５の出力は、スキャンライン信号ＳＬ１〜ＳＬ５をそれぞれ供給する。各ゲート９１〜９５は、前および後段のＱＢ出力に接続された第２および３入力を有する。この構成は、重なり合いのなく、かつ重なり合いのないエッジを有するスキャンパルスを提供する。

図２０は、図１９に示す構成の変形例を例示する。ここで、ゲート９１〜９５の各々は２つの入力を有し、ここで第２入力は後段のフリップフロップの反転出力ＱＢに接続される。そのような構成は、実質的に重なり合いがないが同時発生のエッジを有するスキャンパルスを発生させる。

本明細書中に上記した実施形態の多くにおいて、非同期リセットは不要であり、かつクロック信号発生器５１は、フリップフロップ３６〜４０のすべてをリセットするために所定の論理レベルをクロック入力のすべてに供給するように構成され得る。特に、クロック入力のすべてを同時にイナクティブ状態にセットすることによって、例えばスキャンラインドライバにおいてスキャンサイクルを開始する前に、またはデータラインドライバにおける行リフレッシュサイクルを開始する前に、リセットし得る。逆に、クロック入力のすべてを同時にアクティブ状態に開始パルスとしてセットすることによって、図２１に例示するような段のすべてをセットし得る。次いで、上記のようにすべての段をリセットし得る。この技術を、例えば、データラインドライバに使用して、すべてのデータラインを各新しいラインまたは行リフレッシュサイクルの開始において中間データ値にプレチャージし得る。クロック信号発生器５１は、これらの機能を自動的に、選択的に、またはプログラミングにしたがって行うように構成され得る。

重なり合うパルスを発生させる本明細書中に上記した実施形態を使用して、マルチ解像度機能を提供できるディスプレイドライバを提供し得る。これは、クロック信号発生器５１によって供給されるクロック入力におけるクロックパルスのパルス幅を変更することによってさらなる回路を必要とせずに達成され得る。これは、図２２の上部に例示される。

高解像度モード動作において、シフトレジスタは、シフトレジスタの出力信号間の重なり合いが比較的小さくなるように、例えば、図６および７を参照して本明細書中に上記したように動作する。解像度は、図２２の上部に示すように伸ばされたクロックパルスＣＫ１〜ＣＫ３を供給することによって低減され得、かつ、この特定の例において、シフトレジスタ出力は対で有効にアクティブ化される。データおよびスキャンドライバの両方がこのモードで動作する場合、ディスプレイ解像度は４分の１に低減され得る（例えば、ＶＧＡからＱＶＧＡへの変更）。この場合、例えば出力パルスＯＵＴ１およびＯＵＴ２に実質的なオーバーラップが生じるように、出力パルス対間のオーバーラップ部は拡張される。データラインドライバにおいて使用される場合、ラッチされるべきデータは、出力パルスＯＵＴ１およびＯＵＴ２の両方の立ち下がりエッジにわたって一定であるように保持されなければならない、かつ次いで出力信号ＯＵＴ３およびＯＵＴ４の立ち下がりエッジの前に変化しなければならない。このタイミングを採用することによって、データの項目はデータラインの対にラッチされる。

図２２に例示する技術は、図１７に例示する構成ともに使用し得、出力パルスの対が同じタイミングを有し、かつ各対の立ち下がりエッジが次の対の立ち上がりエッジの前に生じる。図２２の下部は、この技術が、図２２の上部に例示する信号および例示の波形を有するタイミングパルス発生器８５からのＰＷＣ信号を用いてどのように達成されるかを例示する。

本明細書中に上記した実施形態は双方向であり、かつ発生器５１によって供給されるクロックパルスの順番に依存して開始パルスをシフトレジスタの第１段または最後の段へ向かってシフトできる。しかし、単一方向シフトレジスタを提供することも可能であり、図２３はこの例を示す。このシフトレジスタは図５に示すものと同じタイプであるが、各段３２〜３５はセット信号を前段３１〜３４からのみそれぞれ受信する。したがって、ＯＲゲート４６〜５０は、図２３のシフトレジスタにおいて不要であり、かつ省略される。

図２３のシフトレジスタの動作は、図６に例示する波形を有する「順」方向において図５に対して本明細書中に上記したものと同じである。したがって、クロック入力ＣＫ１における第１クロックパルスは、開始パルスＳＰ１を第１段３１のフリップフロップ３６にクロックする。フリップフロップ３６のＱ出力は論理ハイレベルにスイッチされ、かつこの信号は第２段３２のＡＮＤゲート４２の第１入力に供給される。しかし、第２クロック入力ＣＫ２におけるクロック信号は論理ローレベルであり、ゲート４２が論理ハイレベルをフリップフロップ３７のセット入力Ｓへ送らないようにし、かつフリップフロップ３７をリセットに保持する。

第２クロック入力ＣＫ２におけるクロック信号がハイ論理レベルに遷移する場合、フリップフロップ３７のアクティブローリセット入力ＲＢはもはやフリップフロップをリセットに保持しない。ゲート４２の両方の入力は論理ハイレベルであり、論理ハイレベル信号がフリップフロップ３７のアクティブハイセット入力Ｓに供給され、したがってフリップフロップ３７はセットされ、そしてその出力Ｑに論理ハイレベルを供給する。第１クロック入力ＣＫ１における信号レベルが論理ローレベルに遷移する場合、第１フリップフロップ３６はリセットされ、かつその出力Ｑは論理ローレベルにスイッチし、出力ＯＵＴ１における出力パルスの終端をマークする。次いで、このサイクルのイベントを各クロックパルスについて繰り返し、出力ＯＵＴ１〜ＯＵＴ５は重なり合うクロックパルスを発生させ、開始パルスはシフトレジスタの最後の段へ向かって有効にシフトされる。

本明細書中に上記した他の双方向実施形態は、単一方向シフトレジスタを提供するように同様に変更され得る。

図２４は、低電圧クロック信号を受信することができる別の単一方向シフトレジスタを例示する。図２５は、そのシフトレジスタの段のうちの一つをより詳細に例示する。段３６〜４０の各々は、相補出力ＱおよびＱＢ、クロック入力ＣＫ、ならびに反転入力ＥＮＢおよび反転ゼロ化入力ＺＥＲＯＢを有する。各イネーブル入力ＥＮＢは、前段の相補出力ＱＢに接続される。各ゼロ化入力ＺＥＲＯＢは、前段の前の段の相補出力に接続される。したがって、各段は、前段の前の段がセットされる場合にゼロ化され、前段がイネーブルされる場合にイネーブルされる。図２５は、段のうちの１つ（例えば、３１）をより詳細に例示する。トランジスタ６５および６９によって形成される相補インバータに加えて、段は、ｎ型トランジスタ１００〜１０４、ｐ型トランジスタ１０５〜１０８、インバータ１０９〜１１１、およびキャパシタ１１２を含む。トランジスタ１０５〜１０７は並列に接続され、それらのソースは、正の供給ラインｖｄｄｄに接続され、かつそれらのドレインはいっしょに接続され、トランジスタ１０８のソースに接続される。トランジスタ１０５〜１０７のゲートは、ゼロ化入力ＺＥＲＯＢ、イネーブル入力ＥＮＢ、および相補出力ＱＢにそれぞれ接続される。ゼロ化入力ＺＥＲＯＢはまた、インバータ１０９の入力に接続される。インバータ１０９の出力は、トランジスタ１００および１０４のゲートに接続される。トランジスタ１０１のゲートは相補出力ＱＢに接続され、かつトランジスタ１００および１０１はトランジスタ１０２および１０８のゲートおよびドレインの間に直列に接続される。トランジスタ１０２のゲートは、キャパシタ１１２によってクロック入力ＣＫに接続され、かつトランジスタ１０２のソースは負の供給ラインＶＳＳに接続される。

トランジスタ１０２および１０８のドレインはトランジスタ６５および６９のゲートに接続され、かつトランジスタ１０５〜１０７のドレインはトランジスタ６９のソースに接続される。トランジスタ６５および６９のドレインは、トランジスタ１０３および１０４のドレインならびにカスケード接続インバータ１１０および１１１に接続される。カスケード接続インバータ１１０および１１１は、相補および直接出力ＱＢおよびＱをそれぞれ供給する。トランジスタ１０３および１０４のソースは、負の供給ラインＶＳＳに接続され、かつトランジスタ１０３のゲートはリセット入力ＲＳＴに接続される。

ゼロ化入力ＺＥＲＯＢがアクティブであり、論理ローレベルである場合、段はゼロ化され、クロック入力ＣＫはまた論理ローレベルである。トランジスタ１０２および１０８によって形成されるインバータの入力および出力はいっしょに接続され、電力はトランジスタ６５、６９および１０２、１０８によって形成されるインバータに供給される。キャパシタ１１２の上部プレートは、インバータ１０２、１０８のスイッチ点電圧を格納する。

前段がセットされる場合、その段は、電源をインバータ１０２、１０８に接続することによってイネーブルされ、インバータの入力はそのスイッチ点電圧に戻る。入力ＣＫにおけるクロック信号が論理ハイレベルに遷移する場合、キャパシタ１１２に電荷を注入して、インバータ１０２、１０８に供給される入力電圧を上昇させ、その出力を論理ローレベルにスイッチさせる。インバータ６５、６９、１１０および１１１は、インバータ１０２、１０８の出力のレベルを真の論理値に回復する。なぜなら、インバータ１０２、１０８の入力が正の供給電圧に達さない場合、インバータの出力は、そのロー状態にスイッチされる場合でも、負の供給電圧より高いのままである。

段がセットされていると、トランジスタ１０７は、インバータ１０２、１０８および６５、６９への電力を維持する。トランジスタ１０１は、スイッチオフされ、インバータ１０２、１０８の入力へ電荷を注入する。その後、クロック信号が論理ローレベルへ降下する場合、それにより注入された電荷およびトランジスタ１０１によってインバータの入力はスイッチ点電圧より下へ降下し、段はリセットされる。

トランジスタ１０１は省略され得る。しかし、電荷はまたゼロ化入力ＺＥＲＯＢにおいてゼロ化パルスの立ち下がりエッジによって注入され、インバータ１０２、１０８の入力は実際にはイネーブル相の開始においてそのスイッチ点をわずかに下回り得る。トランジスタ１０１が存在すると、クロック信号の立ち上がりエッジがより遅くなる代償として立ち下がりエッジに対する応答がより速くなる。

図２６は、図２４に例示するシフトレジスタの双方向型を例示する。各第ｎ段は、シフト方向に依存して第（ｎ−２）または（ｎ＋２）段によってゼロ化され、かつ第（ｎ−１）または（ｎ＋１）段によってイネーブルされる。

上記段のうちの１つが図２７に例示される。この段は図２５に例示するものと以下の点で異なる。インバータ１０９がＮＡＮＤゲート１１５によって置き換えられる。ＮＡＮＤゲート１１５の入力は、ゼロ化入力ＺＥＲＯＢ１およびＺＥＲＯＢ２に接続される。トランジスタ１０５および１０６のゲートは、イネーブル入力ＥＮＢ１およびＥＮＢ２に接続される。また、さらなるトランジスタ１１６がトランジスタ６９とトランジスタ１０５〜１０７との間に直列に接続される。トランジスタ１１６のゲートはＮＡＮＤゲート１１５の出力に接続される。さらに、３個の直列接続トランジスタ１１７がインバータ６５、６９の出力と負の供給ラインとの間に接続される。これらのトランジスタのゲートはイネーブル入力ＥＮＢ１およびＥＮＢ２ならびに相補出力ＱＢに接続される。そのような構成は、公知タイプの単一方向シフトレジスタと比較して、占有する基板面積が低減されるという利点がある。したがって、そのようなシフトレジスタがディスプレイパネルのディスプレイ基板上に一体化される場合、画像を表示するパネル領域を囲むパネルのサイズは低減され得る。これにより、ディスプレイパネルに対するベゼルサイズをより小さくすることが可能になる。あるいはまたは加えて、節約した面積の一部または全部を使用してさらなる回路を一体化し得る。面積の節約がなければ、そのようなさらなる回路はパネル面積の増加を必要とする。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

アクティブマトリクス液晶ディスプレイのブロック模式図である。 公知タイプのシフトレジスタの出力信号を例示するタイミング図である。 公知タイプのシフトレジスタの出力信号を例示するタイミング図である。 公知タイプのシフトレジスタのブロック模式図である。 本発明の実施形態を構成するシフトレジスタのブロック模式図である。 順方向および逆方向動作のための図５のシフトレジスタにおいて発生する波形を例示するタイミング図である。 順方向および逆方向動作のための図５のシフトレジスタにおいて発生する波形を例示するタイミング図である。 本発目の別の実施形態のための４相クロックを例示するタイミング図である。 本発明の別の実施形態を構成するシフトレジスタのブロック模式図である。 本発明のさらなる実施形態を構成するシフトレジスタのブロック模式図である。 図１０に示すシフトレジスタの段のうちの１つの回路図である。 図１０のシフトレジスタにおいて使用され得る別のタイプの段の回路図である。 図１０のシフトレジスタにおいて使用され得るさらに別のタイプの段の回路図である。 本発明の別の実施形態を構成するシフトレジスタのブロック模式図である。 図１４のシフトレジスタの段のうちの１つの回路図である。 図１４のシフトレジスタにおいて使用され得る別のタイプの段の回路図である。 本発明の別の実施形態を構成するシフトレジスタのブロック模式図である。 図１７のシフトレジスタにおいて発生する波形を例示するタイミング図である。 本発明のさらなる実施形態を構成するシフトレジスタの簡単なブロック模式図である。 本発明のさらに別の実施形態を構成するシフトレジスタの簡単なブロック模式図である。 独立した非同期リセット入力を必要とせず、かつデータラインプレチャージを提供するシフトレジスタにおいて発生する波形を例示するタイミング図である。 マルチ解像ディスプレイにおいて使用するためのシフトレジスタにおいて発生する波形を例示するタイミング図である。 本発明のさらに別の実施形態を構成するシフトレジスタのブロック模式図である。 本発明のさらなる実施形態を構成するシフトレジスタのブロック模式図である。 図２４に示すシフトレジスタの段のうちの１つの回路図である。 本発明のなおさらなる実施形態を構成するシフトレジスタのブロック模式図である。 図２６に示すシフトレジスタの段のうちの１つの回路図である。

符号の説明

３１〜３５ 段
３６〜４０ フリップフロップ
４１〜４５ ＡＮＤゲート
４６〜５０ ＯＲゲート
５１ クロック信号発生器
６０〜６５ ｎ型トランジスタ
６６〜６９ ｐ型トランジスタ
７０〜７３ トランジスタ
７５ ３入力ＮＡＮＤゲート７５
７６〜７８ トランジスタ
８０〜８２ トランジスタ
８５ パルス発生器
８６〜９５ 論理回路
４００ フリップフロップ
９００ 論理回路

Claims (24)

1. Ｘ個の段（３１〜３５）と、ここでＸは３より大きな整数であり、Ｙ個のクロック入力（ＣＫ１〜ＣＫ３）と、ここでＹは２より大きな整数であり、を含むシフトレジスタであって、
   各第ｘ段（３１〜３５）は、組み合わせ回路（４１〜５０）とフリップフロップ回路（３６〜４０）とを含み、１＜ｘ＜Ｘである各ｘに対して、該第（ｘ−１）段（３１〜３４）の出力（Ｑ、ＱＢ）および該第（ｘ＋１）段（３２〜３５）の出力（Ｑ、ＱＢ）からセットイネーブル信号を受信するように構成される論理回路（３６〜５０）を含み、
   各第（ｎＹ＋ｙ）段（３１〜３５）は、０＜ｙ≦Ｙである各ｙおよび負でない整数ｎに対して、該セットイネーブル信号の存在下で該第ｙクロック入力（ＣＫ１〜ＣＫ３）におけるクロック信号の立ち上がりエッジに応答して該フリップフロップ回路がセットされ、かつ該第ｙクロック入力（ＣＫ１〜ＣＫ３）における該クロック信号の立ち下がりエッジに応答して該フリップフロップ回路がリセットされるように構成されており、
   該Ｙ個のクロック入力（ＣＫ１〜ＣＫ３）は、位相の隣接するもの同士が互いに重なり合ったものであり、
   各該論理回路（３６〜５０）は、リセット−オーバー−セットフリップフロップ回路を含み、
   該リセット−オーバー−セットフリップフロップ回路（３６〜５０）は、
   リセット−セットフリップフロップ（３６〜４０）と、
   該第（ｘ−１）段（３１〜３４）の該出力と該第（ｘ＋１）段（３２〜３５）の該出力とに接続された入力を有するＯＲゲート（４６〜５０）と、
   該リセット−セットフリップフロップ（３６〜４０）のセット入力（Ｓ）に接続された出力、前記第ｙクロック入力（ＣＫ１〜ＣＫ３）に接続された第１入力、および該ＯＲゲート（４６〜５０）の出力に接続された第２入力を有する、該組み合わせ回路であるＡＮＤゲート（４１〜４５）と
   を含むことを特徴とする、シフトレジスタ。
2. 前記第１の段（３１）は、開始パルス入力（ＳＰ）から開始パルスを受信するように構成されることを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記リセット−オーバー−セットフリップフロップ回路（３６〜５０）は、前記第ｙクロック入力（ＣＫ１〜ＣＫ３）に接続された相補リセット入力（ＲＢ）を有することを特徴とする、請求項１に記載のシフトレジスタ。
4. 前記Ｙ個のクロック入力（ＣＫ１〜ＣＫ３）にそれぞれ接続されるＹ個の多相出力を有するクロック信号発生器（５１）を含むことを特徴とする、請求項１〜３のいずれか１つに記載のシフトレジスタ。
5. 前記クロック信号発生器（５１）は、隣接する位相の対のクロック信号が互いに重なり合った（ｏｖｅｒｌａｐｐｉｎｇ）状態で、多相クロック信号を供給するように構成されることを特徴とする、請求項４に記載のシフトレジスタ。
6. 隣接しない位相の前記クロック信号は、重なり合わない（ｎｏｎ−ｏｖｅｒｌａｐｐｉｎｇ）ことを特徴とする、請求項５に記載のシフトレジスタ。
7. 前記第Ｘ段（３５）は、前記開始パルス入力（ＳＰ）から開始パルスを受信するように構成されることを特徴とする、請求項１に記載のシフトレジスタ。
8. 前記クロック信号発生器（５１）は、クロックパルスを順番に、前記第１〜Ｙクロック入力（ＣＫ１〜ＣＫ３）それぞれに、または該第Ｙ〜１クロック入力（ＣＫ３〜ＣＫ１）それぞれに供給するように制御可能であることを特徴とする、請求項１または７に記載のシフトレジスタ。
9. 前記クロック信号発生器（５１）は、イナクティブなクロック信号を同時に前記クロック入力（ＣＫ１〜ＣＫ３）へ供給するように制御可能であることを特徴とする、請求項４から６および８のいずれか１つに記載のシフトレジスタ。
10. 前記クロック信号発生器（５１）は、アクティブなクロック信号を同時に前記クロック入力（ＣＫ１〜ＣＫ３）へ供給するように制御可能であることを特徴とする、請求項４から６、８および９のいずれか１つに記載のシフトレジスタ。
11. 前記段（３１〜３５）からの重なり合う出力パルスを重なり合わないパルスへ変換するための構成（８５〜９５）を含むことを特徴とする、請求項１〜１０のいずれか１つに記載のシフトレジスタ。
12. 前記構成（８５〜９０）は、
    タイミングパルス（ＰＷＣ）を発生させるパルス発生器（８５）であって、各該タイミングパルスは、前記段（３１〜３５）の各出力信号 （ＯＵＴ１〜ＯＵＴ５）の立ち上がりエッジの後に立ち上がりエッジを有し、かつ該各出力信号（ＯＵＴ１〜ＯＵＴ５）の立ち下がりエッジの前に立ち下がりエッジを有する、パルス発生器と、
    Ｘ個の論理回路（８６〜９０）であって、該論理回路の各第ｘ論理回路は、該第ｘ段（３１〜３５）の該出力信号（ＯＵＴ１〜ＯＵＴ５）および該タイミングパルス（ＰＷＣ）について論理ＡＮＤ演算を行うように構成される、Ｘ個の論理回路と
    を含むことを特徴とする、請求項１１に記載のシフトレジスタ。
13. 各タイミングパルス（ＰＷＣ）の前記立ち上がりエッジは、前記各出力信号に先行する出力信号（ＯＵＴ１〜ＯＵＴ５）の立ち下がりエッジの後に発生し、かつ各タイミングパルス（ＰＷＣ）の前記立ち下がりエッジは、該各出力信号に続く出力信号（ＯＵＴ１〜ＯＵＴ５）の立ち上がりエッジの前に発生することを特徴とする、請求項１２に記載のシフトレジスタ。
14. 前記構成は、複数の論理回路（９１〜９５）を含み、該論理回路の各第ｘ論理回路は、前記第ｘ段（３１〜３５）の直接出力（Ｑ）ならびに前記第（ｘ−１）および（ｘ＋１）段（３１〜３５）の反転出力（ＱＢ）について論理ＡＮＤ演算を行うように構成されることを特徴とする、請求項１１に記載のシフトレジスタ。
15. 前記構成は、複数の論理回路（９１〜９５）を含み、該論理回路の各第ｘ論理回路は、第ｘ段（３１〜３５）の直接出力（Ｑ）ならびに第（ｘ−１）または（ｘ＋１）段（３１〜３５）の反転出力（ＱＢ）について論理ＡＮＤ演算を行うように構成されることを特徴とする、請求項１１に記載のシフトレジスタ。
16. 前記段からの出力パルスを同時パルスのグループへ変換するための構成（８５〜９０）を含むことを特徴とする、請求項１から１０のいずれか１つに記載のシフトレジスタ。
17. 前記構成は、
    タイミングパルス（ＰＷＣ）を発生させるパルス発生器（８５）であって、各タイミングパルスは前記段（３１〜３５）の各グループの出力パルス（ＯＵＴ１〜ＯＵＴ５）と重なり合う、パルス発生器と、
    Ｘ個の論理回路（８６〜９０）であって、該論理回路の各第ｘ論理回路は、該第ｘ段の出力パルスおよび該タイミングパルス（ＰＷＣ）について論理ＡＮＤ演算を行うように構成される、Ｘ個の論理回路と
    を含むことを特徴とする、請求項１６に記載のシフトレジスタ。
18. 各タイミングパルス（ＰＷＣ）の前記立ち上がりエッジは、前記各グループのすべての出力信号の立ち上がりエッジの後に発生し、かつ各タイミングパルス （ＰＷＣ）の前記立ち下がりエッジは、該各グループの出力信号のすべての立ち下がりエッジの前に発生することを特徴とする、請求項１７に記載のシフトレジスタ。
19. Ｙは３に等しいことを特徴とする、請求項１〜１８のいずれか１つに記載のシフトレジスタ。
20. 各前記クロック入力（ＣＫ１〜ＣＫ３）は、相補クロック信号（ＣＫ、ＣＫＢ）を受信する相補入力であることを特徴とする、請求項１〜１９のいずれか１つに記載のシフトレジスタ。
21. ＣＭＯＳ集積回路を含むことを特徴とする、請求項１〜２０のいずれか１つに記載のシフトレジスタ。
22. 請求項１〜２１のいずれか１つに記載のシフトレジスタを含むことを特徴とする、アクティブマトリクスデバイス用のドライバ。
23. 請求項２２に記載の少なくとも１つのドライバを含むことを特徴とする、アクティブマトリクスデバイス。
24. 液晶ディスプレイ（１〜３）を含むことを特徴とする、請求項２３に記載のデバイス。

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