CN101241766B - 移位寄存器及液晶显示装置 - Google Patents

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Abstract

本发明涉及一种移位寄存器及采用该移位寄存器的液晶显示装置。该液晶显示装置包括一液晶面板、一数据驱动电路及一扫描驱动电路。该数据驱动电路及该扫描驱动电路均包括一移位寄存器。每一移位寄存器包括多个移位寄存单元，每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号控制。每一移位寄存单元包括一输入电路、一反相电路、一与门、一第一输出电路、一第二输出电路、一第三输出电路及一第四输出电路，每一输出电路均包括两个串联的晶体管。该移位寄存器的功率消耗较小。

Description

移位寄存器及液晶显示装置
技术领域
本发明涉及一种移位寄存器及采用该移位寄存器的液晶显示装置。
背景技术
目前薄膜晶体管(Thin Film Transistor，TFT)液晶显示装置已逐渐成为各种数字产品的标准输出设备，在制造过程中，需要设计适当的驱动电路以保证其稳定工作。
通常，液晶显示装置的驱动电路包括一数据驱动电路及一扫描驱动电路。数据驱动电路用于控制每一像素单元的显示亮度，扫描驱动电路则用于控制薄膜晶体管的导通与截止。该二驱动电路均应用移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，并且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。
请参阅图1，其是一种现有技术移位寄存器的移位寄存单元的电路图。该移位寄存单元100包括一第一时钟反相电路110、一换流电路120及一第二时钟反相电路130。该移位寄存单元100的各电路均由PMOS(P-channel Metal-OxideSemiconductor，P沟道金属氧化物半导体)型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极及一漏极。
该第一时钟反相电路110包括一第一晶体管M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第一输出端VO1及一第二输出端VO2。该第一晶体管M1的栅极接收该移位寄存单元100的前一移位寄存单元的输出信号VS，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第二晶体管M2的源极。该第二晶体管M2的栅极及其漏极接收来自外部电路的低电平信号VSS。该第三晶体管M3及该第四晶体管M4的栅极均接收来自外部电路的反相时钟信号CK，两者的漏极分别作为该第一时钟反相电路110的第一输出端VO1及第二输出端VO2，且该第三晶体管M3的源极连接至该第一晶体管M1的漏极，该第四晶体管M4的源极连接至该第一晶体管M1的栅极。
该换流电路120包括一第五晶体管M5、一第六晶体管M6及一信号输出端VO。该第五晶体管M5的栅极连接至该第一输出端VO1，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第六晶体管M6的源极。该第六晶体管M6的栅极连接至该第二输出端VO2，其漏极接收来自外部电路的低电平信号VSS，其源极是该移位寄存单元100的信号输出端VO。
该第二时钟反相电路130包括一第七晶体管M7、一第八晶体管M8、一第九晶体管M9及一第十晶体管M10。该第七晶体管M7的栅极连接至该信号输出端VO，其源极接收来自外部电路的高电平信号VDD，其漏极连接至该第八晶体管M8的源极。该第八晶体管M8的栅极及其漏极均接收来自外部电路的低电平信号VSS。该第九晶体管M9的源极连接至该第一输出端VO1，其栅极接收来自外部电路的时钟信号CK，其漏极连接至该第七晶体管M7的漏极。该第十晶体管的栅极接收外部电路的时钟信号CK，其源极连接至该第二输出端VO2，其漏极连接至该信号输出端VO。
请一并参阅图2，其是该移位寄存单元100的工作时序图。在T1时间内，该前一移位寄存单元的输出信号VS由高电平跳变为低电平，反相时钟信号CK由低电平跳变为高电平，则使该第三晶体管M3及该第四晶体管M4截止，进而使该第一时钟反相电路110断开。而该时钟信号CK由高电平跳变为低电平，使该第九晶体管M9及该第十晶体管M10导通，进而使该第二时钟反相电路130导通，而该信号输出端VO初始状态的高电平经该第十晶体管M10，使该第六晶体管M6截止，而该第八晶体管M8输出的低电平经由该第九晶体管M9，使该第五晶体管M5导通，进而使其源极的高电平信号VDD输出至该信号输出端VO，故该信号输出端VO保持高电平输出。
在T2时间内，该反相时钟信号CK由高电平跳变为低电平，则使该第三晶体管M3及该第四晶体管M4导通，进而使该第一时钟反相电路110导通。而该时钟信号CK由低电平跳变为高电平，则使该第九晶体管M9及该第十晶体管M10截止，进而使该第二时钟反相电路130断开。该输入信号VS由高电平跳变为低电平，则使该第一晶体管M1导通，其源极的高电平VDD经该第三晶体管M3截止该第五晶体管M5，且该输入信号VS的低电平经该第四晶体管M4导通该第六晶体管M6，使该信号输出端VO输出低电平。
在T3时间内，该反相时钟信号CK由低电平跳变为高电平，则使该第三晶体管M3及该第四晶体管M4截止，进而使该第一时钟反相电路110断开。而该时钟信号CK由高电平跳变为低电平，使该第九晶体管M9及该第十晶体管M10导通，进而使该第二时钟反相电路130导通。该信号输出端VO的低电平导通该第七晶体管M7，其源极的高电平经该第九晶体管M9截止该第五晶体管M5。同时，该信号输出端VO的低电平也经该第十晶体管M10导通该第六晶体管M6，该第六晶体管M6的漏极低电平使该信号输出端VO保持低电平输出。
在T4时间内，该反相时钟信号CK由高电平跳变为低电平，则使该第三晶体管M3及该第四晶体管M4导通，进而使该第一时钟反相电路110导通。而该时钟信号CK由低电平跳变为高电平，使该第九晶体管M9及该第十晶体管M10截止，进而使该第二时钟反相电路120断开。输入信号VS的高电平经该第四晶体管M4截止该第六晶体管M6，而该第二晶体管M2的漏极低电平经该第三晶体管M3导通该第五晶体管M5，使其源极的高电平输出至该信号输出端VO，使该信号输出端VO的输出由低电平跳变为高电平。
由此可见，在T1时间内，该第一、第二晶体管M1、M2构成的导电通路导通该高电平信号VDD与低电平信号VSS；在T2时间内，该第一晶体管M1及第二晶体管M2、该第五晶体管M5及第六晶体管M6、该第七晶体管M7及第八晶体管M8构成的导电通路分别导通该高电平信号VDD与低电平信号VSS；在T3时间内，该第五晶体管M5及第六晶体管M6、该第七晶体管M7及第八晶体管M8构成的导电通路分别导通该高电平信号VDD与低电平信号VSS。即在大部分时间内，该高电平信号VDD与低电平信号VSS会被同时导通。该高电平信号VDD与低电平信号VSS的电压差较大，而各晶体管源极与漏极间的电阻较小，故各导电通路的电流较大，从而增加了该移位寄存器的功率消耗。
另外，该移位寄存器可应用于液晶显示装置以及其它数字电子产品中。例如液晶显示装置的数据驱动电路或扫描驱动电路需要该移位寄存器实现列扫描或行扫描的功能。但是，该移位寄存器的功率消耗较大，而该液晶显示装置采用的移位寄存器的数量也较大，从而液晶显示装置也存在功率消耗大的问题。
发明内容
为了解决现有技术中移位寄存器功率消耗大的问题，本发明提供一种能减小功率消耗的移位寄存器。
同时也有必要提供一种能减小功率消耗的液晶显示装置。
一种移位寄存器，其包括多个移位寄存单元，每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号控制。每一移位寄存单元包括一输入端、一第一输出端、一第二输出端、一输入电路、一反相电路、一与门、一第一输出电路、一第二输出电路、一第三输出电路、一第四输出电路、一时钟信号输入端、一高电平输入端及一低电平输入端。其中，每一输出电路均包括两个串联的晶体管，该输入电路包括一第一晶体管和一第二晶体管，该第一、第二晶体管的源极电连接一控制输出端，且该输入电路进一步包括一或非门，该或非门的两输入端分别与该移位寄存单元的输入端及其第一输出端电连接，其输出端电连接该第一晶体管的栅极，该第一晶体管的漏极电连接该时钟信号输入端，该第二晶体管的栅极电连接该或非门的输出端，其漏极电连接该低电平输入端，该第一至第四输出电路具有一公共节点，该输入电路在该输入端及该第一输出端的控制下为该控制输出端提供时钟信号或低电平信号，该第一输出电路的两个晶体管的栅极分别电连接该输入端和该控制输出端，该第一输出电路在该输入端及该控制输出端的控制下为该公共节点提供高电平信号，该第二输出电路的两个晶体管的栅极分别电连接该第一输出端和该控制输出端，该第二输出电路在该第一输出端及该控制输出端的控制下为该公共节点提供高电平信号，该第三输出电路的两个晶体管的栅极分别电连接该第一输出端和该控制输出端，该第三输出电路在该第一输出端及该控制输出端的控制下为该公共节点提供低电平信号，该第四输出电路的两个晶体管的栅极分别电连接该输入端和该控制输出端，该第四输出电路在该输入端及该控制输出端的控制下为该公共节点提供低电平信号，该反相电路的输入端电连接该公共节点，其输出端电连接该第一输出端，该与门的一输入端电连接该输入端，其另一输入端电连接该第一输出端，其输出端电连接该第二输出端。
一种液晶显示装置，其包括一液晶显示面板、一数据驱动电路及一扫描驱动电路，该数据驱动电路为该液晶显示面板提供数据信号，该扫描驱动电路为该液晶显示面板提供扫描信号，该数据驱动电路及该扫描驱动电路分别包括一移位寄存器以控制数据信号与扫描信号的输出时序。该移位寄存器包括多个移位寄存单元，每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号控制。每一移位寄存单元包括一输入端、一第一输出端、一第二输出端、一输入电路、一反相电路、一与门、一第一输出电路、一第二输出电路、一第三输出电路、一第四输出电路、一时钟信号输入端、一高电平输入端及一低电平输入端，其中，每一输出电路均包括两个串联的晶体管，该输入电路包括一第一晶体管和一第二晶体管，该第一、第二晶体管的源极电连接一控制输出端，且该输入电路进一步包括一或非门，该或非门的两输入端分别与该移位寄存单元的输入端及其第一输出端电连接，其输出端电连接该第一晶体管的栅极，该第一晶体管的漏极电连接该时钟信号输入端，该第二晶体管的栅极电连接该或非门的输出端，其漏极电连接该低电平输入端，该第一至第四输出电路具有一公共节点，该输入电路在该输入端及该第一输出端的控制下为该控制输出端提供时钟信号或低电平信号，该第一输出电路的两个晶体管的栅极分别电连接该输入端和该控制输出端，该第一输出电路在该输入端及该控制输出端的控制下为该公共节点提供高电平信号，该第二输出电路的两个晶体管的栅极分别电连接该第一输出端和该控制输出端，该第二输出电路在该第一输出端及该控制输出端的控制下为该公共节点提供高电平信号，该第三输出电路的两个晶体管的栅极分别电连接该第一输出端和该控制输出端，该第三输出电路在该第一输出端及该控制输出端的控制下为该公共节点提供低电平信号，该第四输出电路的两个晶体管的栅极分别电连接该输入端和该控制输出端，该第四输出电路在该输入端及该控制输出端的控制下为该公共节点提供低电平信号，该反相电路的输入端电连接该公共节点，其输出端电连接该第一输出端，该与门的一输入端电连接该输入端，其另一输入端电连接该第一输出端，其输出端电连接该第二输出端。
与现有技术相比，本发明移位寄存器的每一移位寄存单元在任一时间内，该四输出电路仅有一个是导通的，因此该高电平信号与低电平信号不会同时导通，从而有效减少了该移位寄存器的功率消耗。
与现有技术相比，本发明液晶显示装置的移位寄存器的每一移位寄存单元在任一时间内，该四输出电路仅有一个是导通的，因此该高电平信号与低电平信号不会同时导通，从而有效减少了该移位寄存器的功率消耗。而该液晶显示装置采用的移位寄存器的数量较大，因此本发明能有效降低该液晶显示装置的功率消耗。
附图说明
图1是一种现有技术移位寄存单元的电路示意图。
图2是图1中移位寄存单元所在移位寄存器的时序示意图。
图3是本发明移位寄存器较佳实施方式的结构示意图。
图4是图3的移位寄存单元的电路示意图。
图5是图3中移位寄存器的时序示意图。
图6是图3的移位寄存单元的另一实施方式的电路示意图。
图7是本发明液晶显示装置较佳实施方式的结构示意图。
具体实施方式
请参阅图3，其是本发明移位寄存器较佳实施方式的结构示意图。该移位寄存器20包括多个结构相同的移位寄存单元200，该多个移位寄存单元200依次串联。每一移位寄存单元200包括一时钟信号输入端TS、一输入端VIN、一第一输出端VOUT1、一第二输出端VOUT2、一高电平输入端VH及一低电平输入端VL。每一移位寄存单元200的时钟信号输入端TS接收外部电路(图未示)的时钟输入信号CK，其高电平输入端VH接收外部电路(图未示)的高电平信号VDD，其低电平输入端VL接收外部电路(图未示)的低电平信号VSS。其输入端VIN电连接至前一级移位寄存单元200的第一输出端VOUT1，其第一输出端VOUT1电连接至后一级移位寄存单元200的输入端VIN，即前一级移位寄存单元200的第一输出信号为后一级移位寄存单元200的输入信号。
请参阅图4，其是图3的移位寄存单元的电路示意图。该移位寄存单元200包括一输入电路30、一反相器32、一与门34、一第一输出电路41、一第二输出电路42、一第三输出电路43及一第四输出电路44。其中，该输入电路30具有一控制输出端P1，该第一至第四输出电路41～44具有一公共节点P2，该第一输出电路41在该输入端VIN及该控制输出端P1的控制下为该公共节点P2提供高电平信号VDD，该第二输出电路42在该第一输出端VOUT1及该控制输出端P1的控制下为该公共节点P2提供高电平信号VDD，该第三输出电路43在该第一输出端VOUT1及该控制输出端P1的控制下为该公共节点P2提供低电平信号VSS，该第四输出电路44在该输入端VIN及该控制输出端P1的控制下为该公共节点P2提供低电平信号VSS。该反相器32的输入端电连接该公共节点P2，其输出端电连接该第一输出端VOUT1。该与门34的一输入端电连接该输入端VIN，其另一输入端电连接该第一输出端VOUT1，其输出端电连接该第二输出端VOUT2。
该输入电路30包括一第一晶体管M1、一第二晶体管M2及一或非门33，其中，该第一晶体管M1是PMOS型晶体管，该第二晶体管M2是NMOS型晶体管。该或非门33的二输入端分别与该输入端VIN及该第一输出端VOUT1电连接，其输出端电连接该第一晶体管M1的栅极。该第一晶体管M1的漏极电连接该时钟信号输入端TS，其源极电连接该控制输出端P1。该第二晶体管M2的栅极电连接该或非门33的输出端，其漏极电连接该低电平输入端VL，其源极电连接该控制输出端P1。
该第一输出电路41包括一第三晶体管M3及一与该第三晶体管M3串联的第四晶体管M4，其中，该第三晶体管M3是PMOS型晶体管，该第四晶体管M4是NMOS型晶体管。该第三晶体管M3的栅极电连接该输入端VIN，其漏极电连接该高电平输入端VH，其源极电连接该第四晶体管M4的漏极。该第四晶体管M4的栅极电连接该控制输出端P1，其源极电连接该公共节点P2。
该第二输出电路42包括一第五晶体管M5及一与该第五晶体管M5串联的第六晶体管M6，其中，该第五、第六晶体管M5、M6均是PMOS型晶体管。该第五晶体管M5的栅极电连接该控制输出端P1，其漏极电连接该高电平输入端VH，其源极电连接该第六晶体管M6的漏极。该第六晶体管M6的栅极电连接该第一输出端VOUT1，其源极电连接该公共节点P2。
该第三输出电路43包括一第七晶体管M7及一与该第七晶体管M7串联的第八晶体管M8，其中，该第七晶体管M7是NMOS型晶体管，该第八晶体管M8是PMOS型晶体管。该第七晶体管M7的栅极电连接该第一输出端VOUT1，其源极电连接该公共节点P2，其漏极电连接该第八晶体管M8的源极。该第八晶体管M8的栅极电连接该控制输出端P1，其漏极电连接该低电平输入端VL。
该第四输出电路44包括一第九晶体管M9及一与该第九晶体管M9串联的第十晶体管M10，其中，该第九、第十晶体管M9、M10均是NMOS型晶体管。该第九晶体管M9的栅极电连接该控制输出端P1，其源极电连接该公共节点P2，其漏极电连接该第十晶体管M10的源极。该第十晶体管M10的栅极电连接该输入端VIN，其漏极电连接该低电平输入端VL。
请一并参阅图5，其是图3中移位寄存器20的时序示意图。以某一级移位寄存单元200为例，在T1时间内，该输入端VIN的输入信号A为高电平，则第十晶体管M10导通，第三晶体管M3截止。该输入信号A同时输入至该或非门33，无论该或非门33的另一输入端的信号为何值，该或非门33均输出一低电平信号，则第一晶体管M1导通，第二晶体管M2截止。此时，该时钟信号CK为低电平，则该控制输出端P1被下拉为低电平，则第四晶体管M4截止，第五晶体管M5导通，第八晶体管M8导通，第九晶体管M9截止。该第一输出端VOUT1仍保持T1时间的前的低电平信号，则第六晶体管M6导通，第七晶体管M7截止。高电平信号VDD通过该第五晶体管M5与第六晶体管M6构成的导电通路输入至该反相器32，该反相器32输出一低电平信号，即该第一输出端VOUT1的输出信号B为低电平。该输入端VIN的输入信号A与该第一输出端VOUT1的输出信号B分别输入至该与门34，该第二输出端VOUT2的输出信号C为低电平。由上述运作过程可得出：在T1时间内仅有第二输出电路42导通。
在T2时间内，该输入端VIN的输入信号A仍为高电平，则第十晶体管M10导通，第三晶体管M3截止。该信号A同时输入至该或非门33，无论该或非门33的另一输入端的信号为何值，该或非门33均输出一低电平信号，则第一晶体管M1导通，第二晶体管M2截止。此时，该时钟信号CK为高电平，则该控制输出端P1被上拉为高电平，则第四晶体管M4导通，第五晶体管M5截止，第八晶体管M8截止，第九晶体管M9导通。该第一输出端VOUT1仍保持T1时间的低电平信号，则第六晶体管M6导通，第七晶体管M7截止。低电平信号VSS通过该第九晶体管M9与第十晶体管M10构成的导电通路输入至该反相器32，该反相器32输出一高电平信号，即该第一输出端VOUT1的输出信号B变为高电平。该输入端VIN的输入信号A与该第一输出端VOUT1的输出信号B分别输入至该与门34，该第二输出端VOUT2的输出信号C为高电平。由上述运作过程可得出：在T2时间内仅有第四输出电路44导通。
在T3时间内，该输入端VIN的输入信号A为低电平，则第十晶体管M10截止，第三晶体管M3导通。该信号A同时输入至该或非门33，此时该第一输出端VOUT1仍保持T2时间的高电平信号，该高电平信号也输入至该或非门33，该或非门33输出一低电平信号，则第一晶体管M1导通，第二晶体管M2截止。此时，该时钟信号CK为低电平，则该控制输出端P1被下拉为低电平，则第四晶体管M4截止，第五晶体管M5导通，第八晶体管M8导通，第九晶体管M9截止。因该第一输出端VOUT1仍保持T2时间的高电平信号，则第六晶体管M6截止，第七晶体管M7导通。低电平信号VSS通过该第七晶体管M7与第八晶体管M8构成的导电通路输入至该反相器32，该反相器32输出一高电平信号，即该第一输出端VOUT1的输出信号B为高电平。该输入端VIN的输入信号A与该第一输出端VOUT1的输出信号B分别输入至该与门34，该第二输出端VOUT2的输出信号C为低电平。由上述运作过程可得出：在T3时间内仅有第三输出电路43导通。
在T4时间内，该输入端VIN的输入信号A为低电平，则第十晶体管M10截止，第三晶体管M3导通。该信号A同时输入至该或非门33，此时该第一输出端VOUT1仍保持T3时间的高电平信号，该高电平信号也输入至该或非门33，该或非门33输出一低电平信号，则第一晶体管M1导通，第二晶体管M2截止。此时，该时钟信号CK为高电平，则该控制输出端P1被上拉为高电平，则第四晶体管M4导通，第五晶体管M5截止，第八晶体管M8截止，第九晶体管M9导通。因该第一输出端VOUT1仍保持T3时间的高电平信号，则第六晶体管M6截止，第七晶体管M7导通。高电平信号VDD通过该第三晶体管M3与第四晶体管M4构成的导电通路输入至该反相器32，该反相器32输出一低电平信号，即该第一输出端VOUT1的输出信号B为低电平。该输入端VIN的输入信号A与该第一输出端VOUT1的输出信号B分别输入至该与门34，该第二输出端VOUT2的输出信号C为低电平。由上述运作过程可得出：在T4时间内仅有第一输出电路41导通。
在T5时间内，该输入端VIN的输入信号A为低电平，则第十晶体管M10截止，第三晶体管M3导通。该信号A同时输入至该或非门33，此时该第一输出端VOUT1仍保持T4时间的低电平信号，该低电平信号也输入至该或非门33，该或非门33输出一高电平信号，则第一晶体管M1截止，第二晶体管M2导通。此时该控制输出端P1被下拉为低电平，则第四晶体管M4截止，第五晶体管M5导通，第八晶体管M8导通，第九晶体管M9截止。因该第一输出端VOUT1仍保持T4时间的低电平信号，则第六晶体管M6导通，第七晶体管M7截止。高电平信号VDD通过该第五晶体管M5与第六晶体管M6构成的导电通路输入至该反相器32，该反相器32输出一低电平信号，即该第一输出端VOUT1的输出信号B为低电平。该输入端VIN的输入信号A与该第一输出端VOUT1的输出信号B分别输入至该与门34，该第二输出端VOUT2的输出信号C为低电平。由上述运作过程可得出：在T5时间内仅有第二输出电路42导通。
与现有技术相比，本发明移位寄存器20的每一移位寄存单元200在任一时间内，该第一至第四输出电路41～44仅有一个是导通的，因此该高电平信号VDD与低电平信号VSS不会同时导通，从而有效减少了该移位寄存器20的功率消耗。
每一移位寄存单元200的反相器32也可用一反相电路代替。
请参阅图6，其是图3的移位寄存单元的另一实施方式的电路示意图。该移位寄存单元300与图4所示的移位寄存单元200的电路结构大致相同，其区别在于：该移位寄存单元300还包括一第二反相器50，该第二反相器50的输入端与该控制输出端P1电连接，其输出端与该第四晶体管M4的栅极电连接，此时该第八晶体管M8的栅极也与该第二反相器50的输出端电连接，且该第四晶体管M4是PMOS型晶体管，该第八晶体管M8是NMOS型晶体管。该第二反相器50也可用一反相电路代替。
该移位寄存器20可用于液晶显示装置以及其它数字电子产品中。请参阅图7，其是一采用上述移位寄存器的液晶显示装置的结构示意图。该液晶显示装置2包括一液晶显示面板21、一数据驱动电路22及一扫描驱动电路23，该数据驱动电路22及该扫描驱动电路23分别通过多个数据线与多个扫描线与该液晶显示面板21连接。该液晶显示面板21包括一上基板(图未示)、一下基板(图未示)及一夹持于上基板与下基板间的液晶层(图未示)，且于该下基板邻近液晶层一侧设置有一用于控制液晶分子扭转状态的薄膜晶体管数组(图未示)。该数据驱动电路22及该扫描驱动电路23分别包括一上述移位寄存器20。该扫描驱动电路23在该移位寄存器20的控制下依序输出高电平信号至该多个扫描线，以逐列控制该薄膜晶体管矩阵的导通与关断状态。该数据驱动电路22依序输出数据信号至该液晶显示面板21，以控制其显示画面变化。该扫描驱动电路23及该数据驱动电路22皆利用该移位寄存器20控制扫描信号与数据信号的输出时序，从而实现画面显示。
由于该移位寄存器20的功率消耗减小，而该液晶显示装置2采用的移位寄存器20的数量较大，因此本发明能有效降低该液晶显示装置2的功率消耗。

Claims (9)

1.一种移位寄存器，其包括多个移位寄存单元，其特征在于：每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号控制，每一移位寄存单元包括一输入端、一第一输出端、一第二输出端、一输入电路、一反相电路、一与门、一第一输出电路、一第二输出电路、一第三输出电路、一第四输出电路、一时钟信号输入端、一高电平输入端及一低电平输入端，其中，每一输出电路均包括两个串联的晶体管，该输入电路包括一第一晶体管和一第二晶体管，该第一、第二晶体管的源极电连接一控制输出端，且该输入电路进一步包括一或非门，该或非门的两输入端分别与该移位寄存单元的输入端及其第一输出端电连接，其输出端电连接该第一晶体管的栅极，该第一晶体管的漏极电连接该时钟信号输入端，该第二晶体管的栅极电连接该或非门的输出端，其漏极电连接该低电平输入端，该第一至第四输出电路具有一公共节点，该输入电路在该输入端及该第一输出端的控制下为该控制输出端提供时钟信号或低电平信号，该第一输出电路的两个晶体管的栅极分别电连接该输入端和该控制输出端，该第一输出电路在该输入端及该控制输出端的控制下为该公共节点提供高电平信号，该第二输出电路的两个晶体管的栅极分别电连接该第一输出端和该控制输出端，该第二输出电路在该第一输出端及该控制输出端的控制下为该公共节点提供高电平信号，该第三输出电路的两个晶体管的栅极分别电连接该第一输出端和该控制输出端，该第三输出电路在该第一输出端及该控制输出端的控制下为该公共节点提供低电平信号，该第四输出电路的两个晶体管的栅极分别电连接该输入端和该控制输出端，该第四输出电路在该输入端及该控制输出端的控制下为该公共节点提供低电平信号，该反相电路的输入端电连接该公共节点，其输出端电连接该第一输出端，该与门的一输入端电连接该输入端，其另一输入端电连接该第一输出端，其输出端电连接该第二输出端。
2.如权利要求1所述的移位寄存器，其特征在于：该时钟信号输入端接收外部电路的时钟信号，该高电平输入端接收外部电路的高电平信号，该低电平输入端接收外部电路的低电平信号，每一移位寄存单元的输入端电连接至前一级移位寄存单元的第一输出端，每一移位寄存单元的第一输出端电连接至后一级移位寄存单元的输入端。
3.如权利要求2所述的移位寄存器，其特征在于：该第一输出电路的两个串联的晶体管分别为一第三晶体管及一第四晶体管，该第三晶体管的栅极电连接该输入端，其漏极电连接该高电平输入端，其源极电连接该第四晶体管的漏极，该第四晶体管的栅极电连接该控制输出端，其源极电连接该公共节点。
4.如权利要求3所述的移位寄存器，其特征在于：该移位寄存单元还包括一第二反相电路，该第二反相电路的输入端与该控制输出端电连接，其输出端与该第四晶体管的栅极电连接。
5.如权利要求3所述的移位寄存器，其特征在于：该第二输出电路的两个串联的晶体管分别为一第五晶体管及一第六晶体管，该第五晶体管的栅极电连接该控制输出端，其漏极电连接该高电平输入端，其源极电连接该第六晶体管的漏极，该第六晶体管的栅极电连接该第一输出端，其源极电连接该公共节点。
6.如权利要求5所述的移位寄存器，其特征在于：该第三输出电路的两个串联的晶体管分别为一第七晶体管及一第八晶体管，该第七晶体管的栅极电连接该第一输出端，其源极电连接该公共节点，其漏极电连接该第八晶体管的源极，该第八晶体管的栅极电连接该控制输出端，其漏极电连接该低电平输入端。
7.如权利要求6所述的移位寄存器，其特征在于：该第四输出电路的两个串联的晶体管分别为一第九晶体管及一第十晶体管，该第九晶体管的栅极电连接该控制输出端，其源极电连接该公共节点，其漏极电连接该第十晶体管的源极，该第十晶体管的栅极电连接该输入端，其漏极电连接该低电平输入端。
8.如权利要求7所述的移位寄存器，其特征在于：该反相电路是一反相器，该第一、第三、第五、第六及第八晶体管均是PMOS型晶体管，该第二、第四、第七、第九及第十晶体管均是NMOS型晶体管。
9.一种液晶显示装置，其包括一液晶显示面板、一数据驱动电路及一扫描驱动电路，该数据驱动电路为该液晶显示面板提供数据信号，该扫描驱动电路为该液晶显示面板提供扫描信号，该数据驱动电路及该扫描驱动电路分别包括一移位寄存器以控制数据信号与扫描信号的输出时序，该移位寄存器包括多个移位寄存单元，其特征在于：每一移位寄存单元均受外部电路的时钟信号、前一级移位寄存单元的输出信号控制，每一移位寄存单元包括一输入端、一第一输出端、一第二输出端、一输入电路、一反相电路、一与门、一第一输出电路、一第二输出电路、一第三输出电路、一第四输出电路、一时钟信号输入端、一高电平输入端及一低电平输入端，其中，每一输出电路均包括两个串联的晶体管，该输入电路包括一第一晶体管和一第二晶体管，该第一、第二晶体管的源极电连接一控制输出端，且该输入电路进一步包括一或非门，该或非门的两输入端分别与该移位寄存单元的输入端及其第一输出端电连接，其输出端电连接该第一晶体管的栅极，该第一晶体管的漏极电连接该时钟信号输入端，该第二晶体管的栅极电连接该或非门的输出端，其漏极电连接该低电平输入端，该第一至第四输出电路具有一公共节点，该输入电路在该输入端及该第一输出端的控制下为该控制输出端提供时钟信号或低电平信号，该第一输出电路的两个晶体管的栅极分别电连接该输入端和该控制输出端，该第一输出电路在该输入端及该控制输出端的控制下为该公共节点提供高电平信号，该第二输出电路的两个晶体管的栅极分别电连接该第一输出端和该控制输出端，该第二输出电路在该第一输出端及该控制输出端的控制下为该公共节点提供高电平信号，该第三输出电路的两个晶体管的栅极分别电连接该第一输出端和该控制输出端，该第三输出电路在该第一输出端及该控制输出端的控制下为该公共节点提供低电平信号，该第二输出电路的两个晶体管的栅极分别电连接该输入端和该控制输出端，该第四输出电路在该输入端及该控制输出端的控制下为该公共节点提供低电平信号，该反相电路的输入端电连接该公共节点，其输出端电连接该第一输出端，该与门的一输入端电连接该输入端，其另一输入端电连接该第一输出端，其输出端电连接该第二输出端。
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