JP2000339984A - シフトレジスタ、および、それを用いた画像表示装置 - Google Patents
シフトレジスタ、および、それを用いた画像表示装置Info
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- G09G2310/00—Command of the display device
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- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
Abstract
(57)【要約】
【課題】 クロック信号の振幅が小さい場合でも正常に
動作すると共に、消費電力の少ないシフトレジスタを実
現する。 【解決手段】 シフトレジスタ１１を構成する各ＳＲフ
リップフロップＦ１毎に、クロック信号ＣＫを昇圧する
レベルシフタ１３が設けられている。これにより、クロ
ック信号を唯一のレベルシフタで昇圧した後、各フリッ
プフロップへ伝送する場合に比べて、昇圧後のクロック
信号の伝送距離を削減でき、レベルシフタ１３の負荷容
量を削減できる。さらに、各レベルシフタ１３は、前段
のレベルシフタ１３がパルスを出力している間、動作
し、パルス出力が終了すると動作を停止するので、対応
するＳＲフリップフロップＦ１へクロック信号ＣＫを供
給する必要がある場合にのみ動作できる。これらの結
果、クロック信号の振幅が小さい場合でも正常に動作す
るシフトレジスタの消費電力を削減できる。
動作すると共に、消費電力の少ないシフトレジスタを実
現する。 【解決手段】 シフトレジスタ１１を構成する各ＳＲフ
リップフロップＦ１毎に、クロック信号ＣＫを昇圧する
レベルシフタ１３が設けられている。これにより、クロ
ック信号を唯一のレベルシフタで昇圧した後、各フリッ
プフロップへ伝送する場合に比べて、昇圧後のクロック
信号の伝送距離を削減でき、レベルシフタ１３の負荷容
量を削減できる。さらに、各レベルシフタ１３は、前段
のレベルシフタ１３がパルスを出力している間、動作
し、パルス出力が終了すると動作を停止するので、対応
するＳＲフリップフロップＦ１へクロック信号ＣＫを供
給する必要がある場合にのみ動作できる。これらの結
果、クロック信号の振幅が小さい場合でも正常に動作す
るシフトレジスタの消費電力を削減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、画像表示
装置の駆動回路などに好適に使用され、クロック信号の
振幅が駆動電圧よりも低い場合でも入力パルスをシフト
可能なシフトレジスタ、および、それを用いた画像表示
装置に関するものである。
装置の駆動回路などに好適に使用され、クロック信号の
振幅が駆動電圧よりも低い場合でも入力パルスをシフト
可能なシフトレジスタ、および、それを用いた画像表示
装置に関するものである。
【０００２】
【従来の技術】例えば、画像表示装置のデータ信号線駆
動回路や走査信号線駆動回路では、各データ信号を映像
信号からサンプリングする際のタイミングを取ったり、
各走査信号線へ与える走査信号を作成したりするため
に、シフトレジスタが広く使用されている。
動回路や走査信号線駆動回路では、各データ信号を映像
信号からサンプリングする際のタイミングを取ったり、
各走査信号線へ与える走査信号を作成したりするため
に、シフトレジスタが広く使用されている。
【０００３】一方、電子回路の消費電力は、周波数と、
負荷容量と、電圧の２乗とに比例して大きくなる。した
がって、例えば、画像表示装置への映像信号を生成する
回路など、画像表示装置に接続される回路、あるいは、
画像表示装置では、消費電力を低減するため、駆動電圧
が益々低く設定される傾向にある。
負荷容量と、電圧の２乗とに比例して大きくなる。した
がって、例えば、画像表示装置への映像信号を生成する
回路など、画像表示装置に接続される回路、あるいは、
画像表示装置では、消費電力を低減するため、駆動電圧
が益々低く設定される傾向にある。
【０００４】例えば、画素や、データ信号線駆動回路、
あるいは走査信号線駆動回路のように、広い表示面積を
確保するために多結晶シリコン薄膜トランジスタが使用
される回路では、基板間あるいは同一基板内において
も、しきい値電圧の相違が、例えば、数［Ｖ］程度に達
することもあるため、駆動電圧の低減が十分に進んでい
るとは言い難いが、例えば、上記映像信号の生成回路の
ように、単結晶シリコントランジスタを用いた回路で
は、駆動電圧は、例えば、５［Ｖ］や３．３［Ｖ］、あ
るいは、それ以下の値に設定されていることが多い。し
たがって、シフトレジスタの駆動電圧よりも低いクロッ
ク信号が印加される場合、シフトレジスタには、クロッ
ク信号を昇圧するレベルシフタが設けられる。
あるいは走査信号線駆動回路のように、広い表示面積を
確保するために多結晶シリコン薄膜トランジスタが使用
される回路では、基板間あるいは同一基板内において
も、しきい値電圧の相違が、例えば、数［Ｖ］程度に達
することもあるため、駆動電圧の低減が十分に進んでい
るとは言い難いが、例えば、上記映像信号の生成回路の
ように、単結晶シリコントランジスタを用いた回路で
は、駆動電圧は、例えば、５［Ｖ］や３．３［Ｖ］、あ
るいは、それ以下の値に設定されていることが多い。し
たがって、シフトレジスタの駆動電圧よりも低いクロッ
ク信号が印加される場合、シフトレジスタには、クロッ
ク信号を昇圧するレベルシフタが設けられる。
【０００５】具体的には、例えば、図３９に示すよう
に、上記従来のシフトレジスタ１０１へ、例えば、５
［Ｖ］程度の振幅のクロック信号ＣＫが与えられると、
レベルシフタ１０３は、シフトレジスタ１０１の駆動電
圧（１５［Ｖ］）まで、クロック信号ＣＫを昇圧する。
昇圧後のクロック信号ＣＫは、各フリップフロップＦ1
〜Ｆn へ印加され、シフトレジスタ部１０２は、当該ク
ロック信号ＣＫに同期して開始信号ＳＰをシフトする。
に、上記従来のシフトレジスタ１０１へ、例えば、５
［Ｖ］程度の振幅のクロック信号ＣＫが与えられると、
レベルシフタ１０３は、シフトレジスタ１０１の駆動電
圧（１５［Ｖ］）まで、クロック信号ＣＫを昇圧する。
昇圧後のクロック信号ＣＫは、各フリップフロップＦ1
〜Ｆn へ印加され、シフトレジスタ部１０２は、当該ク
ロック信号ＣＫに同期して開始信号ＳＰをシフトする。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のシフトレジスタ１０１では、クロック信号ＣＫをレ
ベルシフトした後、各フリップフロップＦ1 〜Ｆn へ伝
送しているため、フリップフロップＦ1 〜Ｆn の両端間
の距離が離れる程、伝送距離が長くなり、消費電力が増
大するという問題を生ずる。
来のシフトレジスタ１０１では、クロック信号ＣＫをレ
ベルシフトした後、各フリップフロップＦ1 〜Ｆn へ伝
送しているため、フリップフロップＦ1 〜Ｆn の両端間
の距離が離れる程、伝送距離が長くなり、消費電力が増
大するという問題を生ずる。
【０００７】具体的には、伝送距離が長くなるに従っ
て、伝送用の信号線の容量が大きくなるので、レベルシ
フタ１０３に、より大きな駆動能力が必要となり、消費
電力が増大する。さらに、多結晶シリコン薄膜トランジ
スタを用いて、レベルシフタ１０３を含む上記駆動回路
が形成される場合のように、レベルシフタ１０３の駆動
能力が十分ではない場合には、歪みのない波形を伝送す
るため、図中、破線で示すように、レベルシフタ１０３
と各フリップフロップＦ1 〜Ｆn との間にバッファ１０
４を設ける必要があるので、さらに多くの消費電力が必
要になる。
て、伝送用の信号線の容量が大きくなるので、レベルシ
フタ１０３に、より大きな駆動能力が必要となり、消費
電力が増大する。さらに、多結晶シリコン薄膜トランジ
スタを用いて、レベルシフタ１０３を含む上記駆動回路
が形成される場合のように、レベルシフタ１０３の駆動
能力が十分ではない場合には、歪みのない波形を伝送す
るため、図中、破線で示すように、レベルシフタ１０３
と各フリップフロップＦ1 〜Ｆn との間にバッファ１０
４を設ける必要があるので、さらに多くの消費電力が必
要になる。
【０００８】近年では、より表示画面が広く、かつ、高
解像な画像表示装置が要求されているため、シフトレジ
スタ部１０２の段数が益々増加する傾向にある。したが
って、フリップフロップＦ1 〜Ｆn の両端間の距離が増
大しても消費電力の少ないシフトレジスタ、および、画
像表示装置が強く求められている。
解像な画像表示装置が要求されているため、シフトレジ
スタ部１０２の段数が益々増加する傾向にある。したが
って、フリップフロップＦ1 〜Ｆn の両端間の距離が増
大しても消費電力の少ないシフトレジスタ、および、画
像表示装置が強く求められている。
【０００９】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、クロック信号の振幅が駆動電
圧よりも低い場合でも正常に動作し、かつ、消費電力の
少ないシフトレジスタ、および、それを用いた画像表示
装置を実現することにある。
ものであり、その目的は、クロック信号の振幅が駆動電
圧よりも低い場合でも正常に動作し、かつ、消費電力の
少ないシフトレジスタ、および、それを用いた画像表示
装置を実現することにある。
【００１０】
【課題を解決するための手段】本発明に係るシフトレジ
スタは、上記課題を解決するために、クロック信号に同
期して動作する複数段のフリップフロップと、上記フリ
ップフロップの駆動電圧よりも振幅が小さなクロック信
号を昇圧して上記各フリップフロップへ印加するレベル
シフタとを有し、上記クロック信号に同期して入力パル
スを伝送するシフトレジスタにおいて、以下の手段を講
じたことを特徴としている。
スタは、上記課題を解決するために、クロック信号に同
期して動作する複数段のフリップフロップと、上記フリ
ップフロップの駆動電圧よりも振幅が小さなクロック信
号を昇圧して上記各フリップフロップへ印加するレベル
シフタとを有し、上記クロック信号に同期して入力パル
スを伝送するシフトレジスタにおいて、以下の手段を講
じたことを特徴としている。
【００１１】すなわち、上記各フリップフロップは、少
なくとも１つのフリップフロップからなる複数のブロッ
クに分けられ、上記レベルシフタは、当該各ブロック毎
に設けられていると共に、上記複数のレベルシフタのう
ち、その時点で上記入力パルスの伝送に上記クロック信
号の入力を必要としないブロックに対応するレベルシフ
タの少なくとも１つは停止する。
なくとも１つのフリップフロップからなる複数のブロッ
クに分けられ、上記レベルシフタは、当該各ブロック毎
に設けられていると共に、上記複数のレベルシフタのう
ち、その時点で上記入力パルスの伝送に上記クロック信
号の入力を必要としないブロックに対応するレベルシフ
タの少なくとも１つは停止する。
【００１２】なお、各ブロックが入力パルスの伝送にク
ロック信号を必要とするか否かは、シフトレジスタを構
成するフリップフロップによって決定される。例えば、
上記フリップフロップとして、クロック信号に応じてセ
ットされるセット・リセット・フリップフロップが使用
される場合、ブロックは、当該ブロックへパルスが入力
されてから、最終段のフリップフロップがセットされる
までの間、クロック信号を必要とし、フリップフロップ
がＤフリップフロップの場合は、当該ブロックへパルス
が入力されてから、最終段のフリップフロップがパルス
出力を終了するまでの間、クロック信号を必要とする。
なお、いずれの場合であっても、各ブロックに含まれる
フリップフロップが１つで、各フリップフロップ毎にレ
ベルシフタが設けられていてもよいし、複数のフリップ
フロップ毎にレベルシフタが設けられていてもよい。
ロック信号を必要とするか否かは、シフトレジスタを構
成するフリップフロップによって決定される。例えば、
上記フリップフロップとして、クロック信号に応じてセ
ットされるセット・リセット・フリップフロップが使用
される場合、ブロックは、当該ブロックへパルスが入力
されてから、最終段のフリップフロップがセットされる
までの間、クロック信号を必要とし、フリップフロップ
がＤフリップフロップの場合は、当該ブロックへパルス
が入力されてから、最終段のフリップフロップがパルス
出力を終了するまでの間、クロック信号を必要とする。
なお、いずれの場合であっても、各ブロックに含まれる
フリップフロップが１つで、各フリップフロップ毎にレ
ベルシフタが設けられていてもよいし、複数のフリップ
フロップ毎にレベルシフタが設けられていてもよい。
【００１３】上記構成において、クロック信号は、複数
のレベルシフタのいずれかで昇圧された後、当該レベル
シフタに対応するブロック内のフリップフロップへ印加
され、入力パルスは、昇圧後のクロック信号に同期し
て、順次伝送される。さらに、各レベルシフタのうち、
クロック信号を出力する必要のないレベルシフタの少な
くとも１つは、動作を停止する。
のレベルシフタのいずれかで昇圧された後、当該レベル
シフタに対応するブロック内のフリップフロップへ印加
され、入力パルスは、昇圧後のクロック信号に同期し
て、順次伝送される。さらに、各レベルシフタのうち、
クロック信号を出力する必要のないレベルシフタの少な
くとも１つは、動作を停止する。
【００１４】ここで、クロック信号を必要としないブロ
ックとしては、例えば、入力パルスを伝送していないブ
ロックが挙げられる。また、入力パルスを伝送している
ブロックであっても、例えば、フリップフロップがクロ
ック信号に応じてセットされ、より後段のフリップフロ
ップの出力に応じてリセットされるセット・リセット・
フリップフロップの場合には、最終段のフリップフロッ
プがセットされた後の期間は、クロック信号を必要とし
ない。
ックとしては、例えば、入力パルスを伝送していないブ
ロックが挙げられる。また、入力パルスを伝送している
ブロックであっても、例えば、フリップフロップがクロ
ック信号に応じてセットされ、より後段のフリップフロ
ップの出力に応じてリセットされるセット・リセット・
フリップフロップの場合には、最終段のフリップフロッ
プがセットされた後の期間は、クロック信号を必要とし
ない。
【００１５】上記構成では、シフトレジスタに複数のレ
ベルシフタが設けられているので、唯一のレベルシフタ
が全てのフリップフロップへレベルシフト後のクロック
信号を印加する場合に比べて、レベルシフタからフリッ
プフロップへの距離を短縮できる。この結果、レベルシ
フト後のクロック信号の伝送距離を短縮できるので、レ
ベルシフタの負荷容量を削減でき、レベルシフタに必要
な駆動能力を抑制できる。これにより、例えば、レベル
シフタの駆動能力が小さく、かつ、フリップフロップの
両端間の距離が長い場合であっても、レベルシフタから
フリップフロップまでの間にバッファを設ける必要がな
くなり、シフトレジスタの消費電力を削減できる。加え
て、複数のレベルシフタのうち、少なくとも１つは、動
作を停止しているので、全てのレベルシフタが同時に動
作する場合に比べて、シフトレジスタの消費電力を削減
できる。これらの結果、低電圧のクロック信号入力で動
作可能で、かつ、低消費電力なシフトレジスタを実現で
きる。
ベルシフタが設けられているので、唯一のレベルシフタ
が全てのフリップフロップへレベルシフト後のクロック
信号を印加する場合に比べて、レベルシフタからフリッ
プフロップへの距離を短縮できる。この結果、レベルシ
フト後のクロック信号の伝送距離を短縮できるので、レ
ベルシフタの負荷容量を削減でき、レベルシフタに必要
な駆動能力を抑制できる。これにより、例えば、レベル
シフタの駆動能力が小さく、かつ、フリップフロップの
両端間の距離が長い場合であっても、レベルシフタから
フリップフロップまでの間にバッファを設ける必要がな
くなり、シフトレジスタの消費電力を削減できる。加え
て、複数のレベルシフタのうち、少なくとも１つは、動
作を停止しているので、全てのレベルシフタが同時に動
作する場合に比べて、シフトレジスタの消費電力を削減
できる。これらの結果、低電圧のクロック信号入力で動
作可能で、かつ、低消費電力なシフトレジスタを実現で
きる。
【００１６】さらに、上記構成のシフトレジスタでは、
上記各レベルシフタは、対応するブロック中に、その時
点でクロック信号の入力を必要としているフリップフロ
ップが含まれている期間にのみ動作する方が好ましい。
上記各レベルシフタは、対応するブロック中に、その時
点でクロック信号の入力を必要としているフリップフロ
ップが含まれている期間にのみ動作する方が好ましい。
【００１７】当該構成によれば、入力パルスの伝送に必
要なレベルシフタのみが動作するので、他のレベルシフ
タが動作する場合に比べて、シフトレジスタの消費電力
を大幅に削減できる。
要なレベルシフタのみが動作するので、他のレベルシフ
タが動作する場合に比べて、シフトレジスタの消費電力
を大幅に削減できる。
【００１８】また、上記各構成のシフトレジスタにおい
て、上記ブロックのうちの特定ブロックは、上記フリッ
プフロップとして、上記クロック信号に応じてセットさ
れるセット・リセット・フリップフロップを含んでいる
と共に、上記特定ブロックに対応する特定レベルシフタ
は、当該特定ブロックへのパルス入力が開始された時点
で動作を開始し、当該特定ブロックの最終段のフリップ
フロップがセットされた後に動作を停止してもよい。
て、上記ブロックのうちの特定ブロックは、上記フリッ
プフロップとして、上記クロック信号に応じてセットさ
れるセット・リセット・フリップフロップを含んでいる
と共に、上記特定ブロックに対応する特定レベルシフタ
は、当該特定ブロックへのパルス入力が開始された時点
で動作を開始し、当該特定ブロックの最終段のフリップ
フロップがセットされた後に動作を停止してもよい。
【００１９】当該構成によれば、特定レベルシフタは、
特定ブロックのセット・リセット・フリップフロップが
動作する際に必要な期間に、レベルシフト後のクロック
信号を供給し、セット・リセット・フリップフロップへ
のクロック信号の入力が不要な場合には、動作を停止す
る。この結果、上記フリップフロップとして、セット・
リセット・フリップフロップを含み、Ｄフリップフロッ
プの場合よりも高速で動作可能なレベルシフタにおい
て、消費電力を削減できる。
特定ブロックのセット・リセット・フリップフロップが
動作する際に必要な期間に、レベルシフト後のクロック
信号を供給し、セット・リセット・フリップフロップへ
のクロック信号の入力が不要な場合には、動作を停止す
る。この結果、上記フリップフロップとして、セット・
リセット・フリップフロップを含み、Ｄフリップフロッ
プの場合よりも高速で動作可能なレベルシフタにおい
て、消費電力を削減できる。
【００２０】さらに、上記構成のシフトレジスタにおい
て、上記特定ブロック内の上記フリップフロップ（セッ
ト・リセット・フリップフロップ）が１つの場合には、
上記特定レベルシフタは、上記特定ブロックへのパルス
入力が開始された時点で動作を開始し、パルス入力が終
了した時点で動作を停止してもよい。
て、上記特定ブロック内の上記フリップフロップ（セッ
ト・リセット・フリップフロップ）が１つの場合には、
上記特定レベルシフタは、上記特定ブロックへのパルス
入力が開始された時点で動作を開始し、パルス入力が終
了した時点で動作を停止してもよい。
【００２１】当該構成によれば、特定ブロックが最前段
の場合は、入力パルスを、それ以外の場合は、前段のフ
リップフロップの出力を用いて、特定レベルシフタの動
作／停止を制御できる。この結果、特定レベルシフタが
動作する期間を判定する回路を他に設ける必要がなく、
シフトレジスタの構成を簡略化できる。
の場合は、入力パルスを、それ以外の場合は、前段のフ
リップフロップの出力を用いて、特定レベルシフタの動
作／停止を制御できる。この結果、特定レベルシフタが
動作する期間を判定する回路を他に設ける必要がなく、
シフトレジスタの構成を簡略化できる。
【００２２】一方、上記構成のシフトレジスタにおい
て、特定ブロック内の上記フリップフロップが複数の場
合、上記特定レベルシフタは、上記特定ブロックへパル
ス入力されている間、および、当該特定ブロック内の最
終段を除くフリップフロップのいずれかがパルス出力し
ている間に動作することができる。
て、特定ブロック内の上記フリップフロップが複数の場
合、上記特定レベルシフタは、上記特定ブロックへパル
ス入力されている間、および、当該特定ブロック内の最
終段を除くフリップフロップのいずれかがパルス出力し
ている間に動作することができる。
【００２３】当該構成によれば、特定ブロックへの入力
および特定ブロック内のフリップフロップの出力に基づ
いて、特定レベルシフタの動作／停止を制御できる。な
お、動作期間は、例えば、上記各パルス信号を論理和す
るなどすれば算出でき、例えば、クロック数を数えるカ
ウンタなどを用いて、フリップフロップの入出力を使用
せずに動作期間を算出する場合に比べて、簡単な回路で
動作期間を算出できる。この結果、簡単で動作速度の速
いシフトレジスタを実現できる。
および特定ブロック内のフリップフロップの出力に基づ
いて、特定レベルシフタの動作／停止を制御できる。な
お、動作期間は、例えば、上記各パルス信号を論理和す
るなどすれば算出でき、例えば、クロック数を数えるカ
ウンタなどを用いて、フリップフロップの入出力を使用
せずに動作期間を算出する場合に比べて、簡単な回路で
動作期間を算出できる。この結果、簡単で動作速度の速
いシフトレジスタを実現できる。
【００２４】また、上記構成のシフトレジスタにおい
て、上記特定ブロック内の上記フリップフロップが複数
の場合、上記特定レベルシフタは、上記特定ブロックへ
入力される信号と、上記特定ブロックの最終段のフリッ
プフロップの出力信号とに応じて、出力を変化させるラ
ッチ回路を含んでいてもよい。
て、上記特定ブロック内の上記フリップフロップが複数
の場合、上記特定レベルシフタは、上記特定ブロックへ
入力される信号と、上記特定ブロックの最終段のフリッ
プフロップの出力信号とに応じて、出力を変化させるラ
ッチ回路を含んでいてもよい。
【００２５】当該構成において、特定ブロックへ信号が
入力されると、上記ラッチ回路は、出力を変化させ、特
定レベルシフタは、ラッチ回路の出力に基づいて動作を
開始する。その後、ラッチ回路は、最終段のフリップフ
ロップが信号を出力するまで、出力を保持する。これに
より、特定ブロックを信号が伝送されている間、特定レ
ベルシフタは、動作しつづける。さらに、最終段のフリ
ップフロップが信号を出力すると、上記ラッチ回路は、
出力を変化させ、特定レベルシフタは、動作を停止す
る。なお、シフトレジスタは、信号を伝送するので、特
定レベルシフタの動作／停止のトリガとなる信号、すな
わち、特定ブロックへの入力信号と、最終段のフリップ
フロップの出力信号とを監視していれば、特定レベルシ
フタの動作期間を正しく識別できる。
入力されると、上記ラッチ回路は、出力を変化させ、特
定レベルシフタは、ラッチ回路の出力に基づいて動作を
開始する。その後、ラッチ回路は、最終段のフリップフ
ロップが信号を出力するまで、出力を保持する。これに
より、特定ブロックを信号が伝送されている間、特定レ
ベルシフタは、動作しつづける。さらに、最終段のフリ
ップフロップが信号を出力すると、上記ラッチ回路は、
出力を変化させ、特定レベルシフタは、動作を停止す
る。なお、シフトレジスタは、信号を伝送するので、特
定レベルシフタの動作／停止のトリガとなる信号、すな
わち、特定ブロックへの入力信号と、最終段のフリップ
フロップの出力信号とを監視していれば、特定レベルシ
フタの動作期間を正しく識別できる。
【００２６】上記構成によれば、特定レベルシフタの動
作／停止のトリガとなる２つの信号に基づいて、ラッチ
回路の出力が変化し、特定レベルシフタの動作／停止が
制御される。したがって、各フリップフロップの出力信
号に基づいて動作／停止を制御する場合とは異なり、特
定ブロック内のフリップフロップ数が増加しても、動作
期間を判定する回路の回路構成が複雑にならない。この
結果、フリップフロップ数が多い場合でも簡単な回路構
成のシフトレジスタを実現できる。
作／停止のトリガとなる２つの信号に基づいて、ラッチ
回路の出力が変化し、特定レベルシフタの動作／停止が
制御される。したがって、各フリップフロップの出力信
号に基づいて動作／停止を制御する場合とは異なり、特
定ブロック内のフリップフロップ数が増加しても、動作
期間を判定する回路の回路構成が複雑にならない。この
結果、フリップフロップ数が多い場合でも簡単な回路構
成のシフトレジスタを実現できる。
【００２７】一方、本発明は、フリップフロップとして
セット・リセット・フリップフロップを含む場合に限ら
ず、上記ブロックのうちの特定ブロックが上記フリップ
フロップとしてＤフリップフロップを含む場合にも適用
できる。この場合、上記特定ブロックに対応する特定レ
ベルシフタは、当該特定ブロックへのパルス入力が開始
された時点で動作を開始し、当該特定ブロックの最終段
のフリップフロップがパルス出力を終了した後に、動作
を停止する方が好ましい。
セット・リセット・フリップフロップを含む場合に限ら
ず、上記ブロックのうちの特定ブロックが上記フリップ
フロップとしてＤフリップフロップを含む場合にも適用
できる。この場合、上記特定ブロックに対応する特定レ
ベルシフタは、当該特定ブロックへのパルス入力が開始
された時点で動作を開始し、当該特定ブロックの最終段
のフリップフロップがパルス出力を終了した後に、動作
を停止する方が好ましい。
【００２８】当該構成によれば、特定ブロックは、フリ
ップフロップとして、Ｄフリップフロップを含んでいる
ので、セット・リセット・フリップフロップの場合とは
異なり、入力パルスのパルス幅（クロック数）が変化す
る場合であっても、何ら支障なく、入力パルスを伝送で
きる。また、上記構成によれば、特定レベルシフタは、
特定ブロックのＤフリップフロップが動作する際に必要
な期間に、レベルシフト後のクロック信号を供給し、Ｄ
フリップフロップへのクロック信号の入力が不要な場合
には、動作を停止する。この結果、互いに異なるパルス
幅の入力パルスを伝送可能で、かつ、消費電力の少ない
シフトレジスタを実現できる。
ップフロップとして、Ｄフリップフロップを含んでいる
ので、セット・リセット・フリップフロップの場合とは
異なり、入力パルスのパルス幅（クロック数）が変化す
る場合であっても、何ら支障なく、入力パルスを伝送で
きる。また、上記構成によれば、特定レベルシフタは、
特定ブロックのＤフリップフロップが動作する際に必要
な期間に、レベルシフト後のクロック信号を供給し、Ｄ
フリップフロップへのクロック信号の入力が不要な場合
には、動作を停止する。この結果、互いに異なるパルス
幅の入力パルスを伝送可能で、かつ、消費電力の少ない
シフトレジスタを実現できる。
【００２９】加えて、特定ブロックへパルス入力されて
から、最終段のフリップフロップがパルス出力するまで
の期間は、例えば、特定ブロックへ入力されるパルス信
号と、各段のフリップフロップの出力信号との論理和を
算出したり、トリガとなる信号をラッチするなどすれば
算出できる。したがって、この場合、フリップフロップ
の入出力とは別に動作期間を算出するときよりも、シフ
トレジスタの回路構成を簡略化できる。
から、最終段のフリップフロップがパルス出力するまで
の期間は、例えば、特定ブロックへ入力されるパルス信
号と、各段のフリップフロップの出力信号との論理和を
算出したり、トリガとなる信号をラッチするなどすれば
算出できる。したがって、この場合、フリップフロップ
の入出力とは別に動作期間を算出するときよりも、シフ
トレジスタの回路構成を簡略化できる。
【００３０】また、上記構成のシフトレジスタにおい
て、上記特定ブロック内の上記フリップフロップが複数
の場合、上記特定レベルシフタは、上記特定ブロックへ
入力される信号と、上記特定ブロックの最終段のフリッ
プフロップの出力信号とに応じて、出力を変化させるラ
ッチ回路を含んでいてもよい。
て、上記特定ブロック内の上記フリップフロップが複数
の場合、上記特定レベルシフタは、上記特定ブロックへ
入力される信号と、上記特定ブロックの最終段のフリッ
プフロップの出力信号とに応じて、出力を変化させるラ
ッチ回路を含んでいてもよい。
【００３１】上記構成によれば、上述のセット・リセッ
ト・フリップフロップの場合と同様に、特定レベルシフ
タの動作／停止のトリガとなる２つの信号に基づいて、
ラッチ回路の出力が変化し、特定レベルシフタの動作／
停止が制御される。したがって、各フリップフロップの
出力信号に基づいて動作／停止を制御する場合とは異な
り、特定ブロック内のフリップフロップ数が増加して
も、動作期間を判定する回路の回路構成が複雑にならな
い。この結果、フリップフロップ数が多い場合でもシフ
トレジスタの回路構成を簡略化できる。
ト・フリップフロップの場合と同様に、特定レベルシフ
タの動作／停止のトリガとなる２つの信号に基づいて、
ラッチ回路の出力が変化し、特定レベルシフタの動作／
停止が制御される。したがって、各フリップフロップの
出力信号に基づいて動作／停止を制御する場合とは異な
り、特定ブロック内のフリップフロップ数が増加して
も、動作期間を判定する回路の回路構成が複雑にならな
い。この結果、フリップフロップ数が多い場合でもシフ
トレジスタの回路構成を簡略化できる。
【００３２】さらに、上記構成のシフトレジスタにおい
て、上記レベルシフタは、動作中、上記クロック信号を
印加する入力スイッチング素子が常時導通する電流駆動
型のレベルシフト部を含んでいてもよい。
て、上記レベルシフタは、動作中、上記クロック信号を
印加する入力スイッチング素子が常時導通する電流駆動
型のレベルシフト部を含んでいてもよい。
【００３３】当該構成によれば、レベルシフタが動作し
ている間、レベルシフタの入力スイッチング素子は、常
時導通している。したがって、クロック信号のレベルに
よって入力スイッチング素子を導通／遮断する電圧駆動
型のレベルシフタとは異なり、クロック信号の振幅が入
力スイッチング素子のしきい値電圧よりも低い場合であ
っても、何ら支障なく、クロック信号をレベルシフトで
きる。
ている間、レベルシフタの入力スイッチング素子は、常
時導通している。したがって、クロック信号のレベルに
よって入力スイッチング素子を導通／遮断する電圧駆動
型のレベルシフタとは異なり、クロック信号の振幅が入
力スイッチング素子のしきい値電圧よりも低い場合であ
っても、何ら支障なく、クロック信号をレベルシフトで
きる。
【００３４】さらに、電流駆動型のレベルシフタは、動
作中、入力スイッチング素子が導通しているため、電圧
駆動型のレベルシフタよりも消費電力が大きいが、複数
のレベルシフタのうち、少なくとも１つが動作を停止し
ている。これにより、クロック信号の振幅が入力スイッ
チング素子のしきい値電圧よりも低い場合でもレベルシ
フト可能で、かつ、全てのレベルシフタが同時に動作す
る場合よりも消費電力が少ないシフトレジスタを実現で
きる。
作中、入力スイッチング素子が導通しているため、電圧
駆動型のレベルシフタよりも消費電力が大きいが、複数
のレベルシフタのうち、少なくとも１つが動作を停止し
ている。これにより、クロック信号の振幅が入力スイッ
チング素子のしきい値電圧よりも低い場合でもレベルシ
フト可能で、かつ、全てのレベルシフタが同時に動作す
る場合よりも消費電力が少ないシフトレジスタを実現で
きる。
【００３５】また、上記構成のシフトレジスタにおい
て、上記レベルシフト部への入力信号として、上記入力
スイッチング素子が遮断するレベルの信号を与えること
によって、当該レベルシフタを停止させる入力信号制御
部が設けられていてもよい。
て、上記レベルシフト部への入力信号として、上記入力
スイッチング素子が遮断するレベルの信号を与えること
によって、当該レベルシフタを停止させる入力信号制御
部が設けられていてもよい。
【００３６】当該構成によれば、一例として、入力スイ
ッチング素子がＭＯＳトランジスタの場合を例にして説
明すると、例えば、入力信号がゲートへ印加される場合
は、ドレイン−ソース間が遮断されるレベルの入力信号
をゲートへ印加すれば、入力スイッチング素子が遮断さ
れる。また、入力信号がソースへ印加される場合には、
例えば、ドレインと略同じ入力信号を印加するなどし
て、入力スイッチング素子を遮断する。
ッチング素子がＭＯＳトランジスタの場合を例にして説
明すると、例えば、入力信号がゲートへ印加される場合
は、ドレイン−ソース間が遮断されるレベルの入力信号
をゲートへ印加すれば、入力スイッチング素子が遮断さ
れる。また、入力信号がソースへ印加される場合には、
例えば、ドレインと略同じ入力信号を印加するなどし
て、入力スイッチング素子を遮断する。
【００３７】いずれの構成であっても、入力信号制御部
が入力信号のレベルを制御して、入力スイッチング素子
を遮断すれば、電流駆動型のレベルシフタは、動作を停
止する。これにより、入力信号制御部は、レベルシフタ
を停止できると共に、停止中は、動作中に入力スイッチ
ング素子へ流れる電流の分だけ、消費電力を低減でき
る。
が入力信号のレベルを制御して、入力スイッチング素子
を遮断すれば、電流駆動型のレベルシフタは、動作を停
止する。これにより、入力信号制御部は、レベルシフタ
を停止できると共に、停止中は、動作中に入力スイッチ
ング素子へ流れる電流の分だけ、消費電力を低減でき
る。
【００３８】一方、上記各構成のシフトレジスタは、上
記レベルシフト部への電力供給を停止して、当該レベル
シフタを停止させる電力供給制御部を備えていてもよ
い。
記レベルシフト部への電力供給を停止して、当該レベル
シフタを停止させる電力供給制御部を備えていてもよ
い。
【００３９】当該構成によれば、電力供給制御部は、各
レベルシフト部への電力供給を停止して、当該レベルシ
フタを停止させる。これにより、電力供給制御部は、レ
ベルシフタを停止できると共に、動作停止中は、動作中
にレベルシフタで消費する電力の分だけ、消費電力を低
減できる。
レベルシフト部への電力供給を停止して、当該レベルシ
フタを停止させる。これにより、電力供給制御部は、レ
ベルシフタを停止できると共に、動作停止中は、動作中
にレベルシフタで消費する電力の分だけ、消費電力を低
減できる。
【００４０】ところで、レベルシフタが動作を停止して
いる間、レベルシフタの出力電圧が不定となると、当該
レベルシフタに接続されているフリップフロップの動作
が不安定になる虞れがある。
いる間、レベルシフタの出力電圧が不定となると、当該
レベルシフタに接続されているフリップフロップの動作
が不安定になる虞れがある。
【００４１】したがって、上記各構成のシフトレジスタ
において、上記レベルシフタは、停止時に、予め定めら
れた値に出力電圧を保つ出力安定手段を備えている方が
好ましい。
において、上記レベルシフタは、停止時に、予め定めら
れた値に出力電圧を保つ出力安定手段を備えている方が
好ましい。
【００４２】当該構成によれば、レベルシフタが停止し
ている間、当該レベルシフタの出力電圧は、出力安定手
段によって所定の値に保たれる。この結果、不定な出力
電圧に起因するフリップフロップの誤動作を防止でき、
より安定したシフトレジスタを実現できる。
ている間、当該レベルシフタの出力電圧は、出力安定手
段によって所定の値に保たれる。この結果、不定な出力
電圧に起因するフリップフロップの誤動作を防止でき、
より安定したシフトレジスタを実現できる。
【００４３】さらに、上記各構成のシフトレジスタに
は、上記クロック信号が伝送されるクロック信号線と、
上記レベルシフト部との間に配され、当該レベルシフタ
が停止している間、開放されるスイッチが設けられてい
る方が好ましい。なお、当該スイッチは、上記入力信号
制御部の一部としても実現できる。
は、上記クロック信号が伝送されるクロック信号線と、
上記レベルシフト部との間に配され、当該レベルシフタ
が停止している間、開放されるスイッチが設けられてい
る方が好ましい。なお、当該スイッチは、上記入力信号
制御部の一部としても実現できる。
【００４４】上記構成では、クロック信号線に全てのレ
ベルシフタが常時接続され、全レベルシフト部の入力ス
イッチング素子がクロック信号線の負荷となる場合とは
異なり、クロック信号線へ接続される入力スイッチング
素子は、動作中のレベルシフタのものに限定される。ま
た、停止中、上記スイッチが開放され、レベルシフタの
入力が不定となっても、上記出力安定手段によって、レ
ベルシフタの出力が所定の値に保たれるので、フリップ
フロップが誤動作しない。この結果、クロック信号線の
負荷容量を削減でき、クロック信号線を駆動する回路の
消費電力を削減できる。
ベルシフタが常時接続され、全レベルシフト部の入力ス
イッチング素子がクロック信号線の負荷となる場合とは
異なり、クロック信号線へ接続される入力スイッチング
素子は、動作中のレベルシフタのものに限定される。ま
た、停止中、上記スイッチが開放され、レベルシフタの
入力が不定となっても、上記出力安定手段によって、レ
ベルシフタの出力が所定の値に保たれるので、フリップ
フロップが誤動作しない。この結果、クロック信号線の
負荷容量を削減でき、クロック信号線を駆動する回路の
消費電力を削減できる。
【００４５】一方、本発明に係る画像表示装置は、上記
課題を解決するために、マトリクス状に配された複数の
画素と、上記各画素の各行に配置された複数のデータ信
号線と、上記各画素の各列に配置された複数の走査信号
線と、予め定められた周期の第１クロック信号に同期し
て、互いに異なるタイミングの走査信号を上記各走査信
号線へ順次与える走査信号線駆動回路と、予め定められ
た周期の第２クロック信号に同期して順次与えられ、か
つ、上記各画素の表示状態を示す映像信号から、上記走
査信号が与えられた走査信号線の各画素へのデータ信号
を抽出して、上記各データ信号線へ出力するデータ信号
線駆動回路とを有する画像表示装置において、上記デー
タ信号線駆動回路および走査信号線駆動回路の少なくと
も一方は、上記第１あるいは第２クロック信号を上記ク
ロック信号とする上述のいずれかの構成のシフトレジス
タを備えていることを特徴としている。
課題を解決するために、マトリクス状に配された複数の
画素と、上記各画素の各行に配置された複数のデータ信
号線と、上記各画素の各列に配置された複数の走査信号
線と、予め定められた周期の第１クロック信号に同期し
て、互いに異なるタイミングの走査信号を上記各走査信
号線へ順次与える走査信号線駆動回路と、予め定められ
た周期の第２クロック信号に同期して順次与えられ、か
つ、上記各画素の表示状態を示す映像信号から、上記走
査信号が与えられた走査信号線の各画素へのデータ信号
を抽出して、上記各データ信号線へ出力するデータ信号
線駆動回路とを有する画像表示装置において、上記デー
タ信号線駆動回路および走査信号線駆動回路の少なくと
も一方は、上記第１あるいは第２クロック信号を上記ク
ロック信号とする上述のいずれかの構成のシフトレジス
タを備えていることを特徴としている。
【００４６】ここで、画像表示装置では、データ信号線
の数、あるいは、走査信号線の数が大きくなるに従っ
て、各信号線毎のタイミングを生成するためのフリップ
フロップの数が大きくなり、フリップフロップの両端間
の距離が長くなる。ところが、上記各構成のシフトレジ
スタは、レベルシフタの駆動能力が小さく、かつ、フリ
ップフロップの両端間の距離が長い場合であっても、バ
ッファを削減でき、消費電力を削減できる。
の数、あるいは、走査信号線の数が大きくなるに従っ
て、各信号線毎のタイミングを生成するためのフリップ
フロップの数が大きくなり、フリップフロップの両端間
の距離が長くなる。ところが、上記各構成のシフトレジ
スタは、レベルシフタの駆動能力が小さく、かつ、フリ
ップフロップの両端間の距離が長い場合であっても、バ
ッファを削減でき、消費電力を削減できる。
【００４７】それゆえ、データ信号線駆動回路および走
査信号線駆動回路の少なくとも一方に、上記各構成のシ
フトレジスタを備えることによって、消費電力の少ない
画像表示装置を実現できる。
査信号線駆動回路の少なくとも一方に、上記各構成のシ
フトレジスタを備えることによって、消費電力の少ない
画像表示装置を実現できる。
【００４８】さらに、上記構成の画像表示装置におい
て、上記データ信号線駆動回路、走査信号線駆動回路お
よび各画素は、互いに同一の基板上に形成されている方
が望ましい。
て、上記データ信号線駆動回路、走査信号線駆動回路お
よび各画素は、互いに同一の基板上に形成されている方
が望ましい。
【００４９】当該構成によれば、データ信号線駆動回
路、走査信号線駆動回路および各画素は、互いに同一の
基板上に形成されており、データ信号線駆動回路と各画
素との間の配線、並びに、走査信号線駆動回路と各画素
との間の配線は、当該基板上に配され、基板外に出す必
要がない。この結果、データ信号線の数および走査信号
線の数が増加しても、基板外に出す信号線の数が変化せ
ず、組み立て時の手間を削減できる。また、各信号線を
基板外と接続するための端子を設ける必要がないため、
各信号線の容量の不所望な増大を防止できると共に、集
積度の低下を防止できる。
路、走査信号線駆動回路および各画素は、互いに同一の
基板上に形成されており、データ信号線駆動回路と各画
素との間の配線、並びに、走査信号線駆動回路と各画素
との間の配線は、当該基板上に配され、基板外に出す必
要がない。この結果、データ信号線の数および走査信号
線の数が増加しても、基板外に出す信号線の数が変化せ
ず、組み立て時の手間を削減できる。また、各信号線を
基板外と接続するための端子を設ける必要がないため、
各信号線の容量の不所望な増大を防止できると共に、集
積度の低下を防止できる。
【００５０】ところで、多結晶シリコン薄膜は、単結晶
シリコンに比べて、基板面積を拡大しやすい一方で、多
結晶シリコントランジスタは、単結晶シリコントランジ
スタに比べて、例えば、移動度やしきい値などのトラン
ジスタ特性が劣っている。したがって、単結晶シリコン
トランジスタを用いて各回路を製造すると、表示面積の
拡大が難しく、多結晶シリコン薄膜トランジスタを用い
て各回路を製造すると、各回路の駆動能力が低下してし
まう。なお、両駆動回路と画素とを別の基板上に形成し
た場合は、各信号線で両基板間を接続する必要があり、
製造時に手間がかかると共に、各信号線の容量が増大し
てしまう。
シリコンに比べて、基板面積を拡大しやすい一方で、多
結晶シリコントランジスタは、単結晶シリコントランジ
スタに比べて、例えば、移動度やしきい値などのトラン
ジスタ特性が劣っている。したがって、単結晶シリコン
トランジスタを用いて各回路を製造すると、表示面積の
拡大が難しく、多結晶シリコン薄膜トランジスタを用い
て各回路を製造すると、各回路の駆動能力が低下してし
まう。なお、両駆動回路と画素とを別の基板上に形成し
た場合は、各信号線で両基板間を接続する必要があり、
製造時に手間がかかると共に、各信号線の容量が増大し
てしまう。
【００５１】したがって、上述の各構成の画像表示装置
では、上記データ信号線駆動回路、走査信号線駆動回路
および各画素は、多結晶シリコン薄膜トランジスタから
なるスイッチング素子を含んでいる方が好ましい。
では、上記データ信号線駆動回路、走査信号線駆動回路
および各画素は、多結晶シリコン薄膜トランジスタから
なるスイッチング素子を含んでいる方が好ましい。
【００５２】当該構成では、上記データ信号線駆動回
路、走査信号線駆動回路および各画素は、いずれも、多
結晶シリコン薄膜トランジスタからなるスイッチング素
子を含んでいるため、表示面積を容易に拡大できる。さ
らに、同一基板上に容易に形成できるので、製造時の手
間や各信号線の容量を削減できる。加えて、上記各構成
のシフトレジスタが使用されているので、レベルシフタ
の駆動能力が低い場合であっても、何ら支障なく、レベ
ルシフト後のクロック信号を各フリップフロップへ印加
できる。この結果、消費電力が少なく、かつ、表示面積
の広い画像表示装置を実現できる。
路、走査信号線駆動回路および各画素は、いずれも、多
結晶シリコン薄膜トランジスタからなるスイッチング素
子を含んでいるため、表示面積を容易に拡大できる。さ
らに、同一基板上に容易に形成できるので、製造時の手
間や各信号線の容量を削減できる。加えて、上記各構成
のシフトレジスタが使用されているので、レベルシフタ
の駆動能力が低い場合であっても、何ら支障なく、レベ
ルシフト後のクロック信号を各フリップフロップへ印加
できる。この結果、消費電力が少なく、かつ、表示面積
の広い画像表示装置を実現できる。
【００５３】加えて、上述の各構成の画像表示装置にお
いて、上記データ信号線駆動回路、走査信号線駆動回路
および各画素は、６００度以下のプロセス温度で製造さ
れたスイッチング素子を含んでいる方が望ましい。
いて、上記データ信号線駆動回路、走査信号線駆動回路
および各画素は、６００度以下のプロセス温度で製造さ
れたスイッチング素子を含んでいる方が望ましい。
【００５４】当該構成によれば、スイッチング素子のプ
ロセス温度が６００度以下に設定されるので、各スイッ
チング素子の基板として、通常のガラス基板（歪み点が
６００度以下のガラス基板）を使用しても、歪み点以上
のプロセスに起因するソリやタワミが発生しない。この
結果、実装がさらに容易で、より表示面積の広い画像表
示装置を実現できる。
ロセス温度が６００度以下に設定されるので、各スイッ
チング素子の基板として、通常のガラス基板（歪み点が
６００度以下のガラス基板）を使用しても、歪み点以上
のプロセスに起因するソリやタワミが発生しない。この
結果、実装がさらに容易で、より表示面積の広い画像表
示装置を実現できる。
【００５５】
【発明の実施の形態】〔第１の実施形態〕本発明の一実
施形態について図１ないし図７に基づいて説明すると以
下の通りである。なお、本発明は、入力されるクロック
信号の振幅が駆動電圧よりも小さなシフトレジスタに広
く適用できるが、以下では、好適な一例として、画像表
示装置に適用した場合について説明する。
施形態について図１ないし図７に基づいて説明すると以
下の通りである。なお、本発明は、入力されるクロック
信号の振幅が駆動電圧よりも小さなシフトレジスタに広
く適用できるが、以下では、好適な一例として、画像表
示装置に適用した場合について説明する。
【００５６】すなわち、図２に示すように、本実施形態
に係る画像表示装置１は、マトリクス状に配された画素
ＰＩＸを有する表示部２と、各画素ＰＩＸを駆動するデ
ータ信号線駆動回路３および走査信号線駆動回路４とを
備えており、制御回路５が各画素ＰＩＸの表示状態を示
す映像信号ＤＡＴを生成すると、当該映像信号ＤＡＴに
基づいて画像を表示できる。
に係る画像表示装置１は、マトリクス状に配された画素
ＰＩＸを有する表示部２と、各画素ＰＩＸを駆動するデ
ータ信号線駆動回路３および走査信号線駆動回路４とを
備えており、制御回路５が各画素ＰＩＸの表示状態を示
す映像信号ＤＡＴを生成すると、当該映像信号ＤＡＴに
基づいて画像を表示できる。
【００５７】上記表示部２および両駆動回路３・４は、
製造時の手間と、配線容量とを削減するために、同一基
板上に設けられている。また、より多くの画素ＰＩＸを
集積し、表示面積を拡大するために、上記各回路２〜４
は、ガラス基板上に形成された多結晶シリコン薄膜トラ
ンジスタから構成されている。さらに、通常のガラス基
板（歪み点が６００度以下のガラス基板）を用いても、
歪み点以上のプロセスに起因するソリやタワミが発生し
ないように、上記多結晶薄膜シリコントランジスタは、
６００度以下のプロセス温度で製造される。
製造時の手間と、配線容量とを削減するために、同一基
板上に設けられている。また、より多くの画素ＰＩＸを
集積し、表示面積を拡大するために、上記各回路２〜４
は、ガラス基板上に形成された多結晶シリコン薄膜トラ
ンジスタから構成されている。さらに、通常のガラス基
板（歪み点が６００度以下のガラス基板）を用いても、
歪み点以上のプロセスに起因するソリやタワミが発生し
ないように、上記多結晶薄膜シリコントランジスタは、
６００度以下のプロセス温度で製造される。
【００５８】ここで、上記表示部２は、ｌ（エル：以下
では、参照の便宜上、大文字のＬを使用する）本のデー
タ信号線ＳＬ1 〜ＳＬL と、各データ信号線ＳＬ1 〜Ｓ
ＬLにそれぞれ交差するｍ本の走査信号線ＧＬ1 〜ＧＬ
m とを備えている。Ｌ以下の任意の正整数をｉ、ｍ以下
の任意の正整数をｊとすると、データ信号線ＳＬi と走
査信号線ＧＬj との組み合わせ毎に、画素ＰＩＸ(i,j)
が設けられており、各画素ＰＩＸ(i,j) は、隣接する２
本のデータ信号線ＳＬi ・ＳＬi+1 、および、隣接する
２本の走査信号線ＧＬj ・ＧＬj+1 で包囲された部分に
配される。
では、参照の便宜上、大文字のＬを使用する）本のデー
タ信号線ＳＬ1 〜ＳＬL と、各データ信号線ＳＬ1 〜Ｓ
ＬLにそれぞれ交差するｍ本の走査信号線ＧＬ1 〜ＧＬ
m とを備えている。Ｌ以下の任意の正整数をｉ、ｍ以下
の任意の正整数をｊとすると、データ信号線ＳＬi と走
査信号線ＧＬj との組み合わせ毎に、画素ＰＩＸ(i,j)
が設けられており、各画素ＰＩＸ(i,j) は、隣接する２
本のデータ信号線ＳＬi ・ＳＬi+1 、および、隣接する
２本の走査信号線ＧＬj ・ＧＬj+1 で包囲された部分に
配される。
【００５９】一方、上記画素ＰＩＸ(i,j) は、例えば、
図３に示すように、ゲートが走査信号線ＧＬj へ、ドレ
インがデータ信号線ＳＬi に接続された電界効果トラン
ジスタ（スイッチング素子）ＳＷと、当該電界効果トラ
ンジスタＳＷのソースに、一方電極が接続された画素容
量ＣP とを備えている。また、画素容量ＣP の他端は、
全画素ＰＩＸに共通の共通電極線に接続されている。上
記画素容量ＣP は、液晶容量ＣL と、必要に応じて付加
される補助容量ＣS とから構成されている。
図３に示すように、ゲートが走査信号線ＧＬj へ、ドレ
インがデータ信号線ＳＬi に接続された電界効果トラン
ジスタ（スイッチング素子）ＳＷと、当該電界効果トラ
ンジスタＳＷのソースに、一方電極が接続された画素容
量ＣP とを備えている。また、画素容量ＣP の他端は、
全画素ＰＩＸに共通の共通電極線に接続されている。上
記画素容量ＣP は、液晶容量ＣL と、必要に応じて付加
される補助容量ＣS とから構成されている。
【００６０】上記画素ＰＩＸ(i,j) において、走査信号
線ＧＬj が選択されると、電界効果トランジスタＳＷが
導通し、データ信号線ＳＬi に印加された電圧が画素容
量ＣP へ印加される。一方、当該走査信号線ＧＬj の選
択期間が終了して、電界効果トランジスタＳＷが遮断さ
れている間、画素容量ＣP は、遮断時の電圧を保持し続
ける。ここで、液晶の透過率あるいは反射率は、液晶容
量ＣL に印加される電圧によって変化する。したがっ
て、走査信号線ＧＬj を選択し、データ信号線ＳＬi へ
映像データに応じた電圧を印加すれば、当該画素ＰＩＸ
(i,j) の表示状態を、映像データを合わせて変化させる
ことができる。
線ＧＬj が選択されると、電界効果トランジスタＳＷが
導通し、データ信号線ＳＬi に印加された電圧が画素容
量ＣP へ印加される。一方、当該走査信号線ＧＬj の選
択期間が終了して、電界効果トランジスタＳＷが遮断さ
れている間、画素容量ＣP は、遮断時の電圧を保持し続
ける。ここで、液晶の透過率あるいは反射率は、液晶容
量ＣL に印加される電圧によって変化する。したがっ
て、走査信号線ＧＬj を選択し、データ信号線ＳＬi へ
映像データに応じた電圧を印加すれば、当該画素ＰＩＸ
(i,j) の表示状態を、映像データを合わせて変化させる
ことができる。
【００６１】図２に示す画像表示装置１では、走査信号
線駆動回路４が走査信号線ＧＬを選択し、選択中の走査
信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応す
る画素ＰＩＸへの映像データが、データ信号線駆動回路
３によって、それぞれのデータ信号線ＳＬへ出力され
る。これにより、当該走査信号線ＧＬに接続された画素
ＰＩＸ…へ、それぞれの映像データが書き込まれる。さ
らに、走査信号線駆動回路４が走査信号線ＧＬを順次選
択し、データ信号線駆動回路３が各データ信号線ＳＬへ
映像データを出力する。この結果、表示部２の全画素Ｐ
ＩＸに、それぞれの映像データが書き込まれる。
線駆動回路４が走査信号線ＧＬを選択し、選択中の走査
信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応す
る画素ＰＩＸへの映像データが、データ信号線駆動回路
３によって、それぞれのデータ信号線ＳＬへ出力され
る。これにより、当該走査信号線ＧＬに接続された画素
ＰＩＸ…へ、それぞれの映像データが書き込まれる。さ
らに、走査信号線駆動回路４が走査信号線ＧＬを順次選
択し、データ信号線駆動回路３が各データ信号線ＳＬへ
映像データを出力する。この結果、表示部２の全画素Ｐ
ＩＸに、それぞれの映像データが書き込まれる。
【００６２】ここで、上記制御回路５からデータ信号線
駆動回路３までの間、各画素ＰＩＸへの映像データは、
映像信号ＤＡＴとして、時分割で伝送されており、デー
タ信号線駆動回路３は、タイミング信号となる所定の周
期のクロック信号ＣＫＳとスタート信号ＳＰＳとに基づ
いたタイミングで、映像信号ＤＡＴから、各映像データ
を抽出している。
駆動回路３までの間、各画素ＰＩＸへの映像データは、
映像信号ＤＡＴとして、時分割で伝送されており、デー
タ信号線駆動回路３は、タイミング信号となる所定の周
期のクロック信号ＣＫＳとスタート信号ＳＰＳとに基づ
いたタイミングで、映像信号ＤＡＴから、各映像データ
を抽出している。
【００６３】具体的には、上記データ信号線駆動回路３
は、クロック信号ＣＫＳに同期して、開始信号ＳＰＳを
順次シフトすることによって、所定の間隔ずつタイミン
グが異なる出力信号Ｓ1 〜ＳL を生成するシフトレジス
タ３ａと、各出力信号Ｓ1 〜ＳL が示すタイミングで、
映像信号ＤＡＴをサンプリングして、各データ信号線Ｓ
Ｌ1 〜ＳＬL へ出力する映像データを映像信号ＤＡＴか
ら抽出するサンプリング部３ｂとを備えている。同様
に、走査信号線駆動回路４は、クロック信号ＣＫＧに同
期して、開始信号ＳＰＧを順次シフトすることによっ
て、所定の間隔ずつタイミングが異なる走査信号を、各
走査信号線ＧＬ1 〜ＧＬm へ出力するシフトレジスタ４
ａを備えている。
は、クロック信号ＣＫＳに同期して、開始信号ＳＰＳを
順次シフトすることによって、所定の間隔ずつタイミン
グが異なる出力信号Ｓ1 〜ＳL を生成するシフトレジス
タ３ａと、各出力信号Ｓ1 〜ＳL が示すタイミングで、
映像信号ＤＡＴをサンプリングして、各データ信号線Ｓ
Ｌ1 〜ＳＬL へ出力する映像データを映像信号ＤＡＴか
ら抽出するサンプリング部３ｂとを備えている。同様
に、走査信号線駆動回路４は、クロック信号ＣＫＧに同
期して、開始信号ＳＰＧを順次シフトすることによっ
て、所定の間隔ずつタイミングが異なる走査信号を、各
走査信号線ＧＬ1 〜ＧＬm へ出力するシフトレジスタ４
ａを備えている。
【００６４】ここで、本実施形態に係る画像表示装置１
では、表示部２および両駆動回路３・４が多結晶シリコ
ン薄膜トランジスタで形成されており、これらの回路２
〜４の駆動電圧ＶCCは、例えば、１５［Ｖ］程度に設定
されている。一方、制御回路５は、上記各回路２〜４と
は異なる基板上に、単結晶シリコントランジスタで形成
されており、駆動電圧は、例えば、５［Ｖ］あるいは、
それ以下の電圧など、上記駆動電圧ＶCCよりも低い値に
設定されている。なお、上記各回路２〜４と、制御回路
５とは、互いに異なる基板に形成されているが、両者間
で伝送される信号の数は、上記各回路２〜４間の信号の
数よりも大幅に少なく、例えば、映像信号ＤＡＴや、各
開始信号ＳＰＳ（ＳＰＧ）あるいはクロック信号ＣＫＳ
（ＣＫＧ）程度である。また、制御回路５は、単結晶シ
リコントランジスタで形成されているので十分な駆動能
力を確保しやすい。したがって、互いに異なる基板上に
形成しても、製造時の手間や配線容量あるいは消費電力
の増加は、問題とならない程度に抑えられている。
では、表示部２および両駆動回路３・４が多結晶シリコ
ン薄膜トランジスタで形成されており、これらの回路２
〜４の駆動電圧ＶCCは、例えば、１５［Ｖ］程度に設定
されている。一方、制御回路５は、上記各回路２〜４と
は異なる基板上に、単結晶シリコントランジスタで形成
されており、駆動電圧は、例えば、５［Ｖ］あるいは、
それ以下の電圧など、上記駆動電圧ＶCCよりも低い値に
設定されている。なお、上記各回路２〜４と、制御回路
５とは、互いに異なる基板に形成されているが、両者間
で伝送される信号の数は、上記各回路２〜４間の信号の
数よりも大幅に少なく、例えば、映像信号ＤＡＴや、各
開始信号ＳＰＳ（ＳＰＧ）あるいはクロック信号ＣＫＳ
（ＣＫＧ）程度である。また、制御回路５は、単結晶シ
リコントランジスタで形成されているので十分な駆動能
力を確保しやすい。したがって、互いに異なる基板上に
形成しても、製造時の手間や配線容量あるいは消費電力
の増加は、問題とならない程度に抑えられている。
【００６５】ここで、本実施形態では、上記シフトレジ
スタ３ａ・４ａの少なくとも一方は、図１に示すシフト
レジスタ１１が使用されている。なお、以下では、いず
れのシフトレジスタとして使用する場合も含むように、
上記各開始信号ＳＰＳ（ＳＰＧ）をＳＰと称し、シフト
レジスタ１の段数Ｌ（ｍ）をｎで参照し、出力信号をＳ
1 〜Ｓn と称する。
スタ３ａ・４ａの少なくとも一方は、図１に示すシフト
レジスタ１１が使用されている。なお、以下では、いず
れのシフトレジスタとして使用する場合も含むように、
上記各開始信号ＳＰＳ（ＳＰＧ）をＳＰと称し、シフト
レジスタ１の段数Ｌ（ｍ）をｎで参照し、出力信号をＳ
1 〜Ｓn と称する。
【００６６】具体的には、上記シフトレジスタ１１に
は、ｎ段のセット・リセット・フリップフロップ（ＳＲ
フリップフロップ）Ｆ１(1) …を含み、上記駆動電圧Ｖ
CCで動作するフリップフロップ部１２と、上記制御回路
５から供給され、駆動電圧ＶCCよりも振幅が小さなクロ
ック信号ＣＫを昇圧して、各ＳＲフリップフロップＦ１
(1) …へ印加するレベルシフタ１３(1) …を含んでい
る。
は、ｎ段のセット・リセット・フリップフロップ（ＳＲ
フリップフロップ）Ｆ１(1) …を含み、上記駆動電圧Ｖ
CCで動作するフリップフロップ部１２と、上記制御回路
５から供給され、駆動電圧ＶCCよりも振幅が小さなクロ
ック信号ＣＫを昇圧して、各ＳＲフリップフロップＦ１
(1) …へ印加するレベルシフタ１３(1) …を含んでい
る。
【００６７】本実施形態では、各レベルシフタ１３(1)
…は、各ＳＲフリップフロップＦ１(1) …と１対１に対
応するように設けられており、後述するように、クロッ
ク信号ＣＫの振幅が上記駆動電圧ＶCCよりも小さい場合
でも、何ら支障なく昇圧できるように、電流駆動型のレ
ベルシフタとして構成されている。また、ｎ以下で１以
上の整数をｉとすると、各レベルシフタ１３(i) は、制
御信号ＥＮＡi が動作を指示している間、クロック信号
ＣＫ、および、その反転信号ＣＫバーに基づいて、対応
するＳＲフリップフロップＦ１(i) へ昇圧後のクロック
信号ＣＫi を印加できる。さらに、制御信号ＥＮＡが動
作停止を指示している間、動作を停止して、対応するＳ
ＲフリップフロップＦ１(i) へのクロック信号ＣＫi の
印加を阻止できると共に、動作停止中、後述する入力ス
イッチング素子を遮断して、貫通電流に起因するレベル
シフタ１３(i) の電力消費を削減できる。
…は、各ＳＲフリップフロップＦ１(1) …と１対１に対
応するように設けられており、後述するように、クロッ
ク信号ＣＫの振幅が上記駆動電圧ＶCCよりも小さい場合
でも、何ら支障なく昇圧できるように、電流駆動型のレ
ベルシフタとして構成されている。また、ｎ以下で１以
上の整数をｉとすると、各レベルシフタ１３(i) は、制
御信号ＥＮＡi が動作を指示している間、クロック信号
ＣＫ、および、その反転信号ＣＫバーに基づいて、対応
するＳＲフリップフロップＦ１(i) へ昇圧後のクロック
信号ＣＫi を印加できる。さらに、制御信号ＥＮＡが動
作停止を指示している間、動作を停止して、対応するＳ
ＲフリップフロップＦ１(i) へのクロック信号ＣＫi の
印加を阻止できると共に、動作停止中、後述する入力ス
イッチング素子を遮断して、貫通電流に起因するレベル
シフタ１３(i) の電力消費を削減できる。
【００６８】一方、上記フリップフロップ部１２は、１
クロック周期幅の開始信号ＳＰをクロック信号ＣＫの各
エッジ（立ち上がり、および、立ち下がり）毎に、次段
へ伝送できるように構成されている。具体的には、各レ
ベルシフタ１３(i) の出力は、インバータＩ１(i) を介
し、負論理のセット信号Ｓバーとして、ＳＲフリップフ
ロップＦ１(i) へ印加される。また、各ＳＲフリップフ
ロップＦ１(i) の出力Ｑは、シフトレジスタ１１の出力
Ｓi として出力されると共に、次段のレベルシフタ１３
(i+1) へ制御信号ＥＮＡi+1 として印加される。なお、
最前段のレベルシフタ１３(1) には、制御信号ＥＮＡ1
として、図１に示す制御回路５からの開始信号ＳＰが昇
圧された後、印加されている。さらに、各ＳＲフリップ
フロップＦ１(i) には、後段のＳＲフリップフロップＦ
１へのセット信号のうち、伝送するパルスのパルス幅だ
け遅れた信号がリセット信号Ｒとして印加される。本実
施形態では、１クロック周期幅のパルスを伝送するの
で、１クロック周期遅れた信号、すなわち、２段後のＳ
ＲフリップフロップＦ１(i+2) へのクロック信号ＣＫ
(i+2) が、正論理のリセット信号として印加される。
クロック周期幅の開始信号ＳＰをクロック信号ＣＫの各
エッジ（立ち上がり、および、立ち下がり）毎に、次段
へ伝送できるように構成されている。具体的には、各レ
ベルシフタ１３(i) の出力は、インバータＩ１(i) を介
し、負論理のセット信号Ｓバーとして、ＳＲフリップフ
ロップＦ１(i) へ印加される。また、各ＳＲフリップフ
ロップＦ１(i) の出力Ｑは、シフトレジスタ１１の出力
Ｓi として出力されると共に、次段のレベルシフタ１３
(i+1) へ制御信号ＥＮＡi+1 として印加される。なお、
最前段のレベルシフタ１３(1) には、制御信号ＥＮＡ1
として、図１に示す制御回路５からの開始信号ＳＰが昇
圧された後、印加されている。さらに、各ＳＲフリップ
フロップＦ１(i) には、後段のＳＲフリップフロップＦ
１へのセット信号のうち、伝送するパルスのパルス幅だ
け遅れた信号がリセット信号Ｒとして印加される。本実
施形態では、１クロック周期幅のパルスを伝送するの
で、１クロック周期遅れた信号、すなわち、２段後のＳ
ＲフリップフロップＦ１(i+2) へのクロック信号ＣＫ
(i+2) が、正論理のリセット信号として印加される。
【００６９】また、奇数段のＳＲフリップフロップＦ１
(1) 、Ｆ１(3) …がクロック信号ＣＫの立ち上がりでセ
ットされるように、奇数段のレベルシフタ１３(1) …に
は、クロック信号ＣＫが非反転入力端子に印加され、ク
ロック信号の反転信号ＣＫバーが反転入力端子に印加さ
れる。これとは逆に、偶数段のレベルシフタ１３(2)、13
(4) …には、偶数段のＳＲフリップフロップＦ１(2) …
がクロック信号ＣＫの立ち下がりでセットされるよう
に、クロック信号ＣＫが反転入力端子に印加され、その
反転信号ＣＫバーが非反転入力端子に印加される。
(1) 、Ｆ１(3) …がクロック信号ＣＫの立ち上がりでセ
ットされるように、奇数段のレベルシフタ１３(1) …に
は、クロック信号ＣＫが非反転入力端子に印加され、ク
ロック信号の反転信号ＣＫバーが反転入力端子に印加さ
れる。これとは逆に、偶数段のレベルシフタ１３(2)、13
(4) …には、偶数段のＳＲフリップフロップＦ１(2) …
がクロック信号ＣＫの立ち下がりでセットされるよう
に、クロック信号ＣＫが反転入力端子に印加され、その
反転信号ＣＫバーが非反転入力端子に印加される。
【００７０】上記構成によれば、図４に示すように、開
始信号ＳＰがパルス入力されている間、最前段のレベル
シフタ１３(1) が動作して、昇圧した後のクロック信号
ＣＫ1 をＳＲフリップフロップＦ１(1) へ印加する。こ
れにより、ＳＲフリップフロップＦ１(1) は、パルス入
力の開始時時点の後、クロック信号ＣＫが最初に立ち上
がった時点でセットされ、出力Ｓ1 をハイレベルへと変
化させる。
始信号ＳＰがパルス入力されている間、最前段のレベル
シフタ１３(1) が動作して、昇圧した後のクロック信号
ＣＫ1 をＳＲフリップフロップＦ１(1) へ印加する。こ
れにより、ＳＲフリップフロップＦ１(1) は、パルス入
力の開始時時点の後、クロック信号ＣＫが最初に立ち上
がった時点でセットされ、出力Ｓ1 をハイレベルへと変
化させる。
【００７１】上記出力Ｓ1 は、制御信号ＥＮＡ2 とし
て、２段目のレベルシフタ１３(2) へ印加される。これ
により、レベルシフタ１３(2) は、ＳＲフリップフロッ
プＦ１(1) がパルス出力している間（制御信号ＥＮＡ2
＝Ｓ1 がハイレベルの間）、クロック信号ＣＫ2 を出力
する。ただし、レベルシフタ１３(2) には、クロック信
号ＣＫが反転入力端子に印加されているので、レベルシ
フタ１３(2) は、クロック信号ＣＫと極性が逆で、昇圧
された信号をクロック信号ＣＫ2 として出力する。これ
により、ＳＲフリップフロップＦ１(2) は、前段の出力
Ｓ1 がハイレベルになった後、クロック信号ＣＫが最初
に立ち下がった時点でセットされ、出力Ｓ2 をハイレベ
ルへと変化させる。
て、２段目のレベルシフタ１３(2) へ印加される。これ
により、レベルシフタ１３(2) は、ＳＲフリップフロッ
プＦ１(1) がパルス出力している間（制御信号ＥＮＡ2
＝Ｓ1 がハイレベルの間）、クロック信号ＣＫ2 を出力
する。ただし、レベルシフタ１３(2) には、クロック信
号ＣＫが反転入力端子に印加されているので、レベルシ
フタ１３(2) は、クロック信号ＣＫと極性が逆で、昇圧
された信号をクロック信号ＣＫ2 として出力する。これ
により、ＳＲフリップフロップＦ１(2) は、前段の出力
Ｓ1 がハイレベルになった後、クロック信号ＣＫが最初
に立ち下がった時点でセットされ、出力Ｓ2 をハイレベ
ルへと変化させる。
【００７２】各出力信号Ｓi は、次段のレベルシフタ１
３(i+1) へ、制御信号ＥＮＡi+1 として印加されている
ので、２段目以降のＳＲフリップフロップＦ１(2) …
は、前段の出力Ｓ1 …よりも、クロック信号ＣＫの１／
２周期だけ遅れて、出力Ｓ2 …を出力する。
３(i+1) へ、制御信号ＥＮＡi+1 として印加されている
ので、２段目以降のＳＲフリップフロップＦ１(2) …
は、前段の出力Ｓ1 …よりも、クロック信号ＣＫの１／
２周期だけ遅れて、出力Ｓ2 …を出力する。
【００７３】一方、各段のレベルシフタ１３(i) には、
２段後のレベルシフタ１３(i+2) の出力ＣＫi+2 がリセ
ット信号Ｒとして印加される。したがって、各出力Ｓi
は、１クロック周期だけ、ハイレベルとなった後、ロー
レベルへと変化する。これにより、フリップフロップ部
１２は、１クロック周期幅の開始信号ＳＰをクロック信
号ＣＫの各エッジ（立ち上がり、および、立ち下がり）
毎に、次段へ伝送できる。
２段後のレベルシフタ１３(i+2) の出力ＣＫi+2 がリセ
ット信号Ｒとして印加される。したがって、各出力Ｓi
は、１クロック周期だけ、ハイレベルとなった後、ロー
レベルへと変化する。これにより、フリップフロップ部
１２は、１クロック周期幅の開始信号ＳＰをクロック信
号ＣＫの各エッジ（立ち上がり、および、立ち下がり）
毎に、次段へ伝送できる。
【００７４】ここで、各レベルシフタ１３(i) は、ＳＲ
フリップフロップＦ１(i) 毎に設けられているため、Ｓ
ＲフリップフロップＦ１(i) の段数が多い場合であって
も、唯一のレベルシフタでクロック信号ＣＫを昇圧した
後、全てのフリップフロップへ印加する場合に比べて、
互いに対応するレベルシフタとフリップフロップ間の距
離を短くできる。したがって、昇圧後のクロック信号Ｃ
Ｋi の伝送距離を短くできると共に、各レベルシフタ１
３(i) の負荷容量を削減できる。また、負荷容量が小さ
いので、例えば、レベルシフタ１３(i) が多結晶シリコ
ン薄膜トランジスタから構成されている場合のように、
レベルシフタ１３(i) の駆動能力を十分に確保すること
が難しい場合であっても、バッファを設ける必要がな
い。これらの結果、シフトレジスタ１１の消費電力を削
減できる。
フリップフロップＦ１(i) 毎に設けられているため、Ｓ
ＲフリップフロップＦ１(i) の段数が多い場合であって
も、唯一のレベルシフタでクロック信号ＣＫを昇圧した
後、全てのフリップフロップへ印加する場合に比べて、
互いに対応するレベルシフタとフリップフロップ間の距
離を短くできる。したがって、昇圧後のクロック信号Ｃ
Ｋi の伝送距離を短くできると共に、各レベルシフタ１
３(i) の負荷容量を削減できる。また、負荷容量が小さ
いので、例えば、レベルシフタ１３(i) が多結晶シリコ
ン薄膜トランジスタから構成されている場合のように、
レベルシフタ１３(i) の駆動能力を十分に確保すること
が難しい場合であっても、バッファを設ける必要がな
い。これらの結果、シフトレジスタ１１の消費電力を削
減できる。
【００７５】また、開始信号ＳＰや、前段の出力Ｓi-1
がローレベルの間のように、各ＳＲフリップフロップＦ
１(i) がクロック信号ＣＫi の入力を必要としない場
合、レベルシフタ１３(i) が動作を停止している。この
状態では、クロック信号ＣＫiが駆動されないため、駆
動に必要な電力消費が発生しない。さらに、後述するよ
うに、各レベルシフタ１３(i) に設けられたレベルシフ
ト部１３ａへの電力供給自体が停止されると共に、入力
スイッチング素子が遮断され、貫通電流を流さない。し
たがって、電流駆動型のレベルシフタが多数（ｎ個）設
けられているにも拘わらず、動作中のレベルシフタ１３
(i) でのみ、電力が消費される。この結果、シフトレジ
スタ１１の消費電力を大幅に削減できる。
がローレベルの間のように、各ＳＲフリップフロップＦ
１(i) がクロック信号ＣＫi の入力を必要としない場
合、レベルシフタ１３(i) が動作を停止している。この
状態では、クロック信号ＣＫiが駆動されないため、駆
動に必要な電力消費が発生しない。さらに、後述するよ
うに、各レベルシフタ１３(i) に設けられたレベルシフ
ト部１３ａへの電力供給自体が停止されると共に、入力
スイッチング素子が遮断され、貫通電流を流さない。し
たがって、電流駆動型のレベルシフタが多数（ｎ個）設
けられているにも拘わらず、動作中のレベルシフタ１３
(i) でのみ、電力が消費される。この結果、シフトレジ
スタ１１の消費電力を大幅に削減できる。
【００７６】加えて、本実施形態に係るレベルシフタ１
３(i) は、ＳＲフリップフロップＦ１(i) にクロック信
号ＣＫi が必要な期間、すなわち、開始信号ＳＰまたは
前段の出力Ｓi-1 がパルス出力を開始した時点からＳＲ
フリップフロップＦ１(i) がセットされるまでの期間
を、開始信号ＳＰまたは前段の出力Ｓi-1 のみに基づい
て判定している。この結果、開始信号ＳＰまたは前段の
出力Ｓi-1 を直接印加するだけで、各レベルシフタ１３
(i) の動作／停止を制御でき、新たな制御信号を作成す
るための回路を設ける場合に比べて、シフトレジスタ１
１の回路構成を簡略化できる。
３(i) は、ＳＲフリップフロップＦ１(i) にクロック信
号ＣＫi が必要な期間、すなわち、開始信号ＳＰまたは
前段の出力Ｓi-1 がパルス出力を開始した時点からＳＲ
フリップフロップＦ１(i) がセットされるまでの期間
を、開始信号ＳＰまたは前段の出力Ｓi-1 のみに基づい
て判定している。この結果、開始信号ＳＰまたは前段の
出力Ｓi-1 を直接印加するだけで、各レベルシフタ１３
(i) の動作／停止を制御でき、新たな制御信号を作成す
るための回路を設ける場合に比べて、シフトレジスタ１
１の回路構成を簡略化できる。
【００７７】さらに、本実施形態では、各レベルシフタ
１３(i) が停止している間、各ＳＲフリップフロップＦ
１(i) へのクロック入力が阻止される。したがって、レ
ベルシフタ１３(i) とは別にクロック入力の要否に応じ
て導通するスイッチを設けなくても、開始信号ＳＰを正
しく伝送できる。
１３(i) が停止している間、各ＳＲフリップフロップＦ
１(i) へのクロック入力が阻止される。したがって、レ
ベルシフタ１３(i) とは別にクロック入力の要否に応じ
て導通するスイッチを設けなくても、開始信号ＳＰを正
しく伝送できる。
【００７８】ここで、上記各ＳＲフリップフロップＦ１
では、例えば、図５に示すように、駆動電圧ＶCCと接地
レベルとの間に、Ｐ型のＭＯＳトランジスタＰ１、Ｎ型
のＭＯＳトランジスタＮ２およびＮ３が互いに直列に接
続されており、トランジスタＰ１・Ｎ３のゲートには、
負論理のセット信号Ｓバーが印加される。また、トラン
ジスタＮ２のゲートには、正論理のリセット信号Ｒが印
加される。さらに、互いに接続された上記両トランジス
タＰ１・Ｎ２のドレイン電位は、インバータＩＮＶ１・
ＩＮＶ２で、それぞれ反転され、出力信号Ｑとして出力
される。一方、駆動電圧ＶCCと接地レベルとの間には、
さらに、それぞれ直列に接続されたＰ型のＭＯＳトラン
ジスタＰ４・Ｐ５およびＮ型のＭＯＳトランジスタＮ６
・Ｎ７が設けられている。上記両トランジスタＰ５・Ｎ
６のドレインは、上記インバータＩＮＶ１の入力に接続
されていると共に、両トランジスタＰ５・Ｎ６のゲート
は、インバータＩＮＶ１の出力に接続されている。さら
に、上記トランジスタＰ４には、リセット信号Ｒが印加
されると共に、上記トランジスタＮ７のゲートには、セ
ット信号Ｓバーが印加される。
では、例えば、図５に示すように、駆動電圧ＶCCと接地
レベルとの間に、Ｐ型のＭＯＳトランジスタＰ１、Ｎ型
のＭＯＳトランジスタＮ２およびＮ３が互いに直列に接
続されており、トランジスタＰ１・Ｎ３のゲートには、
負論理のセット信号Ｓバーが印加される。また、トラン
ジスタＮ２のゲートには、正論理のリセット信号Ｒが印
加される。さらに、互いに接続された上記両トランジス
タＰ１・Ｎ２のドレイン電位は、インバータＩＮＶ１・
ＩＮＶ２で、それぞれ反転され、出力信号Ｑとして出力
される。一方、駆動電圧ＶCCと接地レベルとの間には、
さらに、それぞれ直列に接続されたＰ型のＭＯＳトラン
ジスタＰ４・Ｐ５およびＮ型のＭＯＳトランジスタＮ６
・Ｎ７が設けられている。上記両トランジスタＰ５・Ｎ
６のドレインは、上記インバータＩＮＶ１の入力に接続
されていると共に、両トランジスタＰ５・Ｎ６のゲート
は、インバータＩＮＶ１の出力に接続されている。さら
に、上記トランジスタＰ４には、リセット信号Ｒが印加
されると共に、上記トランジスタＮ７のゲートには、セ
ット信号Ｓバーが印加される。
【００７９】上記ＳＲフリップフロップＦ１では、図６
に示すように、リセット信号Ｒがインアクティブ（ロー
レベル）の間に、セット信号Ｓバーがアクティブ（ロー
レベル）に変化すると、上記トランジスタＰ１が導通し
て、インバータＩＮＶ１の入力をハイレベルに変化させ
る。これにより、ＳＲフリップフロップＦ１の出力信号
Ｑは、ハイレベルへと変化する。
に示すように、リセット信号Ｒがインアクティブ（ロー
レベル）の間に、セット信号Ｓバーがアクティブ（ロー
レベル）に変化すると、上記トランジスタＰ１が導通し
て、インバータＩＮＶ１の入力をハイレベルに変化させ
る。これにより、ＳＲフリップフロップＦ１の出力信号
Ｑは、ハイレベルへと変化する。
【００８０】この状態では、リセット信号Ｒおよびイン
バータＩＮＶ１の出力によって、トランジスタＰ４・Ｐ
５が導通する。また、リセット信号Ｒおよびインバータ
ＩＮＶ１の出力によって、トランジスタＮ２・Ｎ６が遮
断される。これにより、セット信号Ｓバーがインアクテ
ィブに変化しても、インバータＩＮＶ１の入力は、ハイ
レベルに維持され、出力信号Ｑは、ハイレベルのまま保
たれる。
バータＩＮＶ１の出力によって、トランジスタＰ４・Ｐ
５が導通する。また、リセット信号Ｒおよびインバータ
ＩＮＶ１の出力によって、トランジスタＮ２・Ｎ６が遮
断される。これにより、セット信号Ｓバーがインアクテ
ィブに変化しても、インバータＩＮＶ１の入力は、ハイ
レベルに維持され、出力信号Ｑは、ハイレベルのまま保
たれる。
【００８１】その後、リセット信号Ｒがアクティブにな
ると、トランジスタＰ４が遮断され、トランジスタＮ２
が導通する。ここで、セット信号Ｓバーがインアクティ
ブのままなので、トランジスタＰ１は、遮断され、トラ
ンジスタＮ３が導通する。したがって、インバータＩＮ
Ｖ１の入力がローレベルに駆動され、出力信号Ｑがロー
レベルへと変化する。
ると、トランジスタＰ４が遮断され、トランジスタＮ２
が導通する。ここで、セット信号Ｓバーがインアクティ
ブのままなので、トランジスタＰ１は、遮断され、トラ
ンジスタＮ３が導通する。したがって、インバータＩＮ
Ｖ１の入力がローレベルに駆動され、出力信号Ｑがロー
レベルへと変化する。
【００８２】一方、本実施形態に係るレベルシフタ１３
は、例えば、図７に示すように、クロック信号ＣＫをレ
ベルシフトするレベルシフト部１３ａと、クロック信号
ＣＫの供給が不要な停止期間に、レベルシフト部１３ａ
への電力供給を遮断する電力供給制御部１３ｂと、停止
期間中、レベルシフト部１３ａとクロック信号ＣＫが伝
送される信号線とを遮断する入力制御部（スイッチ）１
３ｃと、停止期間中、上記レベルシフト部１３ａの入力
スイッチング素子を遮断する入力スイッチング素子遮断
制御部（入力信号制御部）１３ｄと、停止期間中、レベ
ルシフト部１３ａの出力を所定の値に維持する出力安定
部（出力安定手段）１３ｅとを備えている。
は、例えば、図７に示すように、クロック信号ＣＫをレ
ベルシフトするレベルシフト部１３ａと、クロック信号
ＣＫの供給が不要な停止期間に、レベルシフト部１３ａ
への電力供給を遮断する電力供給制御部１３ｂと、停止
期間中、レベルシフト部１３ａとクロック信号ＣＫが伝
送される信号線とを遮断する入力制御部（スイッチ）１
３ｃと、停止期間中、上記レベルシフト部１３ａの入力
スイッチング素子を遮断する入力スイッチング素子遮断
制御部（入力信号制御部）１３ｄと、停止期間中、レベ
ルシフト部１３ａの出力を所定の値に維持する出力安定
部（出力安定手段）１３ｅとを備えている。
【００８３】上記レベルシフト部１３ａは、入力段の差
動入力対として、ソースが互いに接続されたＰ型のＭＯ
ＳトランジスタＰ１１・Ｐ１２と、両トランジスタＰ１
１・Ｐ１２のソースへ所定の電流を供給する定電流源Ｉ
ｃと、カレントミラー回路を構成し、両トランジスタＰ
１１・Ｐ１２の能動負荷となるＮ型のＭＯＳトランジス
タＮ１３・Ｎ１４と、差動入力対の出力を増幅するＣＭ
ＯＳ構造のトランジスタＰ１５・Ｎ１６とを備えてい
る。
動入力対として、ソースが互いに接続されたＰ型のＭＯ
ＳトランジスタＰ１１・Ｐ１２と、両トランジスタＰ１
１・Ｐ１２のソースへ所定の電流を供給する定電流源Ｉ
ｃと、カレントミラー回路を構成し、両トランジスタＰ
１１・Ｐ１２の能動負荷となるＮ型のＭＯＳトランジス
タＮ１３・Ｎ１４と、差動入力対の出力を増幅するＣＭ
ＯＳ構造のトランジスタＰ１５・Ｎ１６とを備えてい
る。
【００８４】上記トランジスタＰ１１のゲートには、後
述するトランジスタＮ３１を介して、クロック信号ＣＫ
が入力され、トランジスタＰ１２のゲートには、後述す
るトランジスタＮ３３を介して、クロック信号の反転信
号ＣＫバーが入力される。また、トランジスタＮ１３・
Ｎ１４のゲートは、互いに接続され、さらに、上記トラ
ンジスタＰ１１・Ｎ１３のドレインに接続されている。
一方、互いに接続されたトランジスタＰ１２・Ｎ１４の
ドレインは、上記トランジスタＰ１５・Ｎ１６のゲート
に接続される。なお、トランジスタＮ１３・Ｎ１４のソ
ースは、上記電力供給制御部１３ｂとしてのＮ型のＭＯ
ＳトランジスタＮ２１を介して接地される。
述するトランジスタＮ３１を介して、クロック信号ＣＫ
が入力され、トランジスタＰ１２のゲートには、後述す
るトランジスタＮ３３を介して、クロック信号の反転信
号ＣＫバーが入力される。また、トランジスタＮ１３・
Ｎ１４のゲートは、互いに接続され、さらに、上記トラ
ンジスタＰ１１・Ｎ１３のドレインに接続されている。
一方、互いに接続されたトランジスタＰ１２・Ｎ１４の
ドレインは、上記トランジスタＰ１５・Ｎ１６のゲート
に接続される。なお、トランジスタＮ１３・Ｎ１４のソ
ースは、上記電力供給制御部１３ｂとしてのＮ型のＭＯ
ＳトランジスタＮ２１を介して接地される。
【００８５】一方、上記トランジスタＰ１１側の入力制
御部１３ｃでは、クロック信号ＣＫと上記トランジスタ
Ｐ１１のゲートとの間に、Ｎ型のＭＯＳトランジスタＮ
３１が設けられている。また、トランジスタＰ１１側の
入力スイッチング素子遮断制御部１３ｄでは、トランジ
スタＰ１１のゲートと駆動電圧ＶCCとの間に、Ｐ型のＭ
ＯＳトランジスタＰ３２が設けられている。同様に、ト
ランジスタＰ１２のゲートには、入力制御部１３ｃとし
てのトランジスタＮ３３を介して、クロック信号の反転
信号ＣＫバーが印加され、入力スイッチング素子遮断制
御部１３ｄとしてのトランジスタＰ３４を介して、駆動
電圧ＶCCが与えられる。
御部１３ｃでは、クロック信号ＣＫと上記トランジスタ
Ｐ１１のゲートとの間に、Ｎ型のＭＯＳトランジスタＮ
３１が設けられている。また、トランジスタＰ１１側の
入力スイッチング素子遮断制御部１３ｄでは、トランジ
スタＰ１１のゲートと駆動電圧ＶCCとの間に、Ｐ型のＭ
ＯＳトランジスタＰ３２が設けられている。同様に、ト
ランジスタＰ１２のゲートには、入力制御部１３ｃとし
てのトランジスタＮ３３を介して、クロック信号の反転
信号ＣＫバーが印加され、入力スイッチング素子遮断制
御部１３ｄとしてのトランジスタＰ３４を介して、駆動
電圧ＶCCが与えられる。
【００８６】また、上記出力安定部１３ｅは、停止期間
におけるレベルシフタ１３の出力電圧ＯＵＴを、接地レ
ベルに安定させる構成であり、駆動電圧ＶCCと上記両ト
ランジスタＰ１５・Ｎ１６のゲートとの間に、Ｐ型のＭ
ＯＳトランジスタＰ４１を備えている。
におけるレベルシフタ１３の出力電圧ＯＵＴを、接地レ
ベルに安定させる構成であり、駆動電圧ＶCCと上記両ト
ランジスタＰ１５・Ｎ１６のゲートとの間に、Ｐ型のＭ
ＯＳトランジスタＰ４１を備えている。
【００８７】なお、本実施形態では、制御信号ＥＮＡ
は、ハイレベルの場合、レベルシフタ１３の動作を示す
ように設定されている。したがって、上記各トランジス
タＮ２１〜Ｐ４１のゲートには、制御信号ＥＮＡが印加
される。
は、ハイレベルの場合、レベルシフタ１３の動作を示す
ように設定されている。したがって、上記各トランジス
タＮ２１〜Ｐ４１のゲートには、制御信号ＥＮＡが印加
される。
【００８８】上記構成のレベルシフタ１３では、制御信
号ＥＮＡが動作を示している場合（ハイレベルの場
合）、トランジスタＮ２１・Ｎ３１・Ｎ３３が導通し、
トランジスタＰ３２・Ｐ３４・Ｐ４１が遮断される。こ
の状態では、定電流源Ｉｃの電流は、トランジスタＰ１
１およびＮ１３、あるいは、トランジスタＰ１２および
Ｎ１４を介した後、さらに、トランジスタＮ２１を介し
て流れる。また、両トランジスタＰ１１・Ｐ１２のゲー
トには、クロック信号ＣＫ、あるいは、クロック信号の
反転信号ＣＫバーが印加される。この結果、両トランジ
スタＰ１１・Ｐ１２には、それぞれのゲート−ソース間
電圧の比率に応じた量の電圧が流れる。一方、トランジ
スタＮ１３・Ｎ１４は、能動負荷として働くので、トラ
ンジスタＰ１２・Ｎ１４の接続点の電圧は、両ＣＫ・Ｃ
Ｋバーの電圧レベルの差に応じた電圧となる。当該電圧
は、ＣＭＯＳのトランジスタＰ１５・Ｎ１６のゲート電
圧となり、両トランジスタＰ１５・Ｎ１６で電力増幅さ
れた後、出力電圧ＯＵＴとして出力される。
号ＥＮＡが動作を示している場合（ハイレベルの場
合）、トランジスタＮ２１・Ｎ３１・Ｎ３３が導通し、
トランジスタＰ３２・Ｐ３４・Ｐ４１が遮断される。こ
の状態では、定電流源Ｉｃの電流は、トランジスタＰ１
１およびＮ１３、あるいは、トランジスタＰ１２および
Ｎ１４を介した後、さらに、トランジスタＮ２１を介し
て流れる。また、両トランジスタＰ１１・Ｐ１２のゲー
トには、クロック信号ＣＫ、あるいは、クロック信号の
反転信号ＣＫバーが印加される。この結果、両トランジ
スタＰ１１・Ｐ１２には、それぞれのゲート−ソース間
電圧の比率に応じた量の電圧が流れる。一方、トランジ
スタＮ１３・Ｎ１４は、能動負荷として働くので、トラ
ンジスタＰ１２・Ｎ１４の接続点の電圧は、両ＣＫ・Ｃ
Ｋバーの電圧レベルの差に応じた電圧となる。当該電圧
は、ＣＭＯＳのトランジスタＰ１５・Ｎ１６のゲート電
圧となり、両トランジスタＰ１５・Ｎ１６で電力増幅さ
れた後、出力電圧ＯＵＴとして出力される。
【００８９】上記レベルシフタ１３は、クロック信号Ｃ
Ｋによって、入力段のトランジスタＰ１１・Ｐ１２の導
通／遮断を切り換える構成、すなわち、電圧駆動型とは
異なり、動作中、入力段のトランジスタＰ１１・Ｐ１２
が常時導通する電流駆動型であり、両トランジスタＰ１
１・Ｐ１２のゲート−ソース間電圧の比率に応じて、定
電流源Ｉｃの電流を分流することによって、クロック信
号ＣＫをレベルシフトする。これにより、クロック信号
ＣＫの振幅が入力段のトランジスタＰ１１・Ｐ１２のし
きい値よりも低い場合であっても、何ら支障なく、クロ
ック信号ＣＫをレベルシフトできる。
Ｋによって、入力段のトランジスタＰ１１・Ｐ１２の導
通／遮断を切り換える構成、すなわち、電圧駆動型とは
異なり、動作中、入力段のトランジスタＰ１１・Ｐ１２
が常時導通する電流駆動型であり、両トランジスタＰ１
１・Ｐ１２のゲート−ソース間電圧の比率に応じて、定
電流源Ｉｃの電流を分流することによって、クロック信
号ＣＫをレベルシフトする。これにより、クロック信号
ＣＫの振幅が入力段のトランジスタＰ１１・Ｐ１２のし
きい値よりも低い場合であっても、何ら支障なく、クロ
ック信号ＣＫをレベルシフトできる。
【００９０】この結果、各レベルシフタ１３(i) は、図
４に示すように、それぞれに対応する制御信号ＥＮＡi
がハイレベルの間、クロック信号ＣＫi として、波高値
が駆動電圧ＶCCよりも低い値（例えば、５［Ｖ］程度）
のクロック信号ＣＫと同一形状で、波高値が駆動電圧Ｖ
CC（例えば、１５［Ｖ］程度）に昇圧された出力電圧Ｏ
ＵＴを出力できる。
４に示すように、それぞれに対応する制御信号ＥＮＡi
がハイレベルの間、クロック信号ＣＫi として、波高値
が駆動電圧ＶCCよりも低い値（例えば、５［Ｖ］程度）
のクロック信号ＣＫと同一形状で、波高値が駆動電圧Ｖ
CC（例えば、１５［Ｖ］程度）に昇圧された出力電圧Ｏ
ＵＴを出力できる。
【００９１】これとは逆に、制御信号ＥＮＡi が動作停
止を示している場合（ローレベルの場合）、定電流源Ｉ
ｃから、トランジスタＰ１１およびＮ１３、あるいは、
トランジスタＰ１２およびＮ１４を介して流れる電流
は、トランジスタＮ２１によって遮断される。この状態
では、定電流源Ｉｃからの電流供給がトランジスタＮ２
１にて阻止されるため、当該電流に起因する消費電力を
削減できる。また、この状態では、両トランジスタＰ１
１・Ｐ１２へ電流が供給されないため、両トランジスタ
Ｐ１１・Ｐ１２は、差動入力対として動作することがで
きず、出力端、すなわち、両トランジスタＰ１２・Ｎ１
４の接続点の電位を決定できなくなる。
止を示している場合（ローレベルの場合）、定電流源Ｉ
ｃから、トランジスタＰ１１およびＮ１３、あるいは、
トランジスタＰ１２およびＮ１４を介して流れる電流
は、トランジスタＮ２１によって遮断される。この状態
では、定電流源Ｉｃからの電流供給がトランジスタＮ２
１にて阻止されるため、当該電流に起因する消費電力を
削減できる。また、この状態では、両トランジスタＰ１
１・Ｐ１２へ電流が供給されないため、両トランジスタ
Ｐ１１・Ｐ１２は、差動入力対として動作することがで
きず、出力端、すなわち、両トランジスタＰ１２・Ｎ１
４の接続点の電位を決定できなくなる。
【００９２】さらに、この状態では、各入力制御部１３
ｃのトランジスタＮ３１・Ｎ３３が遮断される。これに
より、クロック信号ＣＫ（ＣＫバー）を伝送する信号線
と、入力段の両トランジスタＰ１１・Ｐ１２のゲートと
が切り離され、当該信号線の負荷容量となるゲート容量
は、動作中のレベルシフタ１３のもののみに限定され
る。この結果、当該信号線に複数のレベルシフタ１３
(i) が接続されているにも拘わらず、信号線の負荷容量
を削減でき、図２に示す制御回路５のように、クロック
信号ＣＫ（ＣＫバー）を駆動する回路の消費電力を削減
できる。
ｃのトランジスタＮ３１・Ｎ３３が遮断される。これに
より、クロック信号ＣＫ（ＣＫバー）を伝送する信号線
と、入力段の両トランジスタＰ１１・Ｐ１２のゲートと
が切り離され、当該信号線の負荷容量となるゲート容量
は、動作中のレベルシフタ１３のもののみに限定され
る。この結果、当該信号線に複数のレベルシフタ１３
(i) が接続されているにも拘わらず、信号線の負荷容量
を削減でき、図２に示す制御回路５のように、クロック
信号ＣＫ（ＣＫバー）を駆動する回路の消費電力を削減
できる。
【００９３】また、停止中は、各入力スイッチング素子
遮断制御部１３ｄのトランジスタＰ３２・Ｐ３４が導通
するので、上記両トランジスタＰ１１・Ｐ１２のゲート
電圧は、いずれも駆動電圧ＶCCとなり、両トランジスタ
Ｐ１１・Ｐ１２が遮断される。これにより、トランジス
タＮ２１を遮断する場合と同様に、定電流源Ｉｃが出力
する電流分だけ、消費電流を低減できる。なお、この状
態では、両トランジスタＰ１１・Ｐ１２は、差動入力対
として動作することができないので、上記出力端の電位
を決定できない。
遮断制御部１３ｄのトランジスタＰ３２・Ｐ３４が導通
するので、上記両トランジスタＰ１１・Ｐ１２のゲート
電圧は、いずれも駆動電圧ＶCCとなり、両トランジスタ
Ｐ１１・Ｐ１２が遮断される。これにより、トランジス
タＮ２１を遮断する場合と同様に、定電流源Ｉｃが出力
する電流分だけ、消費電流を低減できる。なお、この状
態では、両トランジスタＰ１１・Ｐ１２は、差動入力対
として動作することができないので、上記出力端の電位
を決定できない。
【００９４】加えて、制御信号ＥＮＡが動作停止を示し
ている場合には、さらに、出力安定部１３ｅのトランジ
スタＰ４１が導通する。この結果、上記出力端、すなわ
ち、ＣＭＯＳのトランジスタＰ１５・Ｎ１６のゲート電
位は、駆動電圧ＶCCとなり、出力電圧ＯＵＴがローレベ
ルとなる。これにより、図４に示すように、制御信号Ｅ
ＮＡi が動作停止を示している場合、レベルシフタ１３
(i) の出力電圧ＯＵＴ（ＣＫi ）は、クロック信号ＣＫ
に拘わらず、ローレベルのまま保たれる。この結果、レ
ベルシフタ１３(i) の停止中における出力電圧ＯＵＴが
不定の場合とは異なり、ＳＲフリップフロップＦ１(i)
の誤動作を防止でき、安定して動作可能なシフトレジス
タ１１を実現できる。
ている場合には、さらに、出力安定部１３ｅのトランジ
スタＰ４１が導通する。この結果、上記出力端、すなわ
ち、ＣＭＯＳのトランジスタＰ１５・Ｎ１６のゲート電
位は、駆動電圧ＶCCとなり、出力電圧ＯＵＴがローレベ
ルとなる。これにより、図４に示すように、制御信号Ｅ
ＮＡi が動作停止を示している場合、レベルシフタ１３
(i) の出力電圧ＯＵＴ（ＣＫi ）は、クロック信号ＣＫ
に拘わらず、ローレベルのまま保たれる。この結果、レ
ベルシフタ１３(i) の停止中における出力電圧ＯＵＴが
不定の場合とは異なり、ＳＲフリップフロップＦ１(i)
の誤動作を防止でき、安定して動作可能なシフトレジス
タ１１を実現できる。
【００９５】〔第２の実施形態〕本実施形態では、第１
の実施形態とは異なり、シフトレジスタが複数段のＤフ
リップフロップから構成される場合について、図８ない
し図１４に基づいて説明する。なお、以降の各実施形態
では、説明の便宜上、先の実施形態と同様の機能を有す
る部材には、同じ参照符号を付して説明を省略する。
の実施形態とは異なり、シフトレジスタが複数段のＤフ
リップフロップから構成される場合について、図８ない
し図１４に基づいて説明する。なお、以降の各実施形態
では、説明の便宜上、先の実施形態と同様の機能を有す
る部材には、同じ参照符号を付して説明を省略する。
【００９６】すなわち、図８に示すように、本実施形態
に係るシフトレジスタ２１は、複数段のＤフリップフロ
ップＦ２(1) …からなるフリップフロップ部２２と、各
ＤフリップフロップＦ２(1) 毎に設けられ、図１に示す
レベルシフタ１３(1) …と同様の構成のレベルシフタ２
３(1) …とを備えている。
に係るシフトレジスタ２１は、複数段のＤフリップフロ
ップＦ２(1) …からなるフリップフロップ部２２と、各
ＤフリップフロップＦ２(1) 毎に設けられ、図１に示す
レベルシフタ１３(1) …と同様の構成のレベルシフタ２
３(1) …とを備えている。
【００９７】上記各ＤフリップフロップＦ２(i) は、ク
ロック信号ＣＫi がハイレベルの期間、入力Ｄに応じて
出力Ｑを変化させ、ローレベルの間、出力Ｑを維持する
Ｄフリップフロップであって、各ＤフリップフロップＦ
２(i) の出力Ｑは、出力Ｓiとして出力されると共に、
次段のＤフリップフロップＦ２(i+1) へ入力される。な
お、最前段のＤフリップフロップＦ２(1) には、開始信
号ＳＰが入力される。
ロック信号ＣＫi がハイレベルの期間、入力Ｄに応じて
出力Ｑを変化させ、ローレベルの間、出力Ｑを維持する
Ｄフリップフロップであって、各ＤフリップフロップＦ
２(i) の出力Ｑは、出力Ｓiとして出力されると共に、
次段のＤフリップフロップＦ２(i+1) へ入力される。な
お、最前段のＤフリップフロップＦ２(1) には、開始信
号ＳＰが入力される。
【００９８】また、図１と同様に、奇数段のレベルシフ
タ２３(1) …は、動作中、昇圧したクロック信号ＣＫを
クロック信号ＣＫ1 …として出力すると共に、偶数段の
レベルシフタ２３(2) …は、動作中、クロック信号ＣＫ
とは逆極性で昇圧された信号ＣＫ2 …を出力する。な
お、偶数奇数に拘わらず、ＤフリップフロップＦ２(i)
には、対応するクロック信号ＣＫi と、インバータＩ２
(i) で生成されたクロック信号ＣＫi の反転信号とが、
それぞれ印加される。
タ２３(1) …は、動作中、昇圧したクロック信号ＣＫを
クロック信号ＣＫ1 …として出力すると共に、偶数段の
レベルシフタ２３(2) …は、動作中、クロック信号ＣＫ
とは逆極性で昇圧された信号ＣＫ2 …を出力する。な
お、偶数奇数に拘わらず、ＤフリップフロップＦ２(i)
には、対応するクロック信号ＣＫi と、インバータＩ２
(i) で生成されたクロック信号ＣＫi の反転信号とが、
それぞれ印加される。
【００９９】ここで、ＤフリップフロップＦ２(i) の出
力Ｓi は、クロック信号ＣＫi が立ち上がるまで変化し
ないため、図１に示すＳＲフリップフロップＦ１(i) と
は異なり、出力Ｓi の立ち上がり時点だけではなく、立
ち下がり時点にもクロック信号ＣＫi を必要とする。し
たがって、本実施形態では、各レベルシフタ２３(i)の
入力と出力との論理和を演算するＯＲ回路Ｇ１(i) が設
けられており、演算結果を対応するレベルシフタ２３
(i) への制御信号ＥＮＡi として出力している。
力Ｓi は、クロック信号ＣＫi が立ち上がるまで変化し
ないため、図１に示すＳＲフリップフロップＦ１(i) と
は異なり、出力Ｓi の立ち上がり時点だけではなく、立
ち下がり時点にもクロック信号ＣＫi を必要とする。し
たがって、本実施形態では、各レベルシフタ２３(i)の
入力と出力との論理和を演算するＯＲ回路Ｇ１(i) が設
けられており、演算結果を対応するレベルシフタ２３
(i) への制御信号ＥＮＡi として出力している。
【０１００】上記構成において、図９に示すように、開
始信号ＳＰがパルス入力されると、制御信号ＥＮＡ1 が
ハイレベルへと変化して、ＤフリップフロップＦ２(1)
へ、昇圧後のクロック信号ＣＫ1 が入力される。この結
果、開始信号ＳＰがパルス入力された後、次のクロック
信号ＣＫ1 の立ち上がり時点において、Ｄフリップフロ
ップＦ２(1) の出力Ｓ1 は、ハイレベルへと変化し、ク
ロック信号ＣＫ1 がローレベルの間は、開始信号ＳＰが
ローレベルへと変化しても、ハイレベルのまま保たれ
る。
始信号ＳＰがパルス入力されると、制御信号ＥＮＡ1 が
ハイレベルへと変化して、ＤフリップフロップＦ２(1)
へ、昇圧後のクロック信号ＣＫ1 が入力される。この結
果、開始信号ＳＰがパルス入力された後、次のクロック
信号ＣＫ1 の立ち上がり時点において、Ｄフリップフロ
ップＦ２(1) の出力Ｓ1 は、ハイレベルへと変化し、ク
ロック信号ＣＫ1 がローレベルの間は、開始信号ＳＰが
ローレベルへと変化しても、ハイレベルのまま保たれ
る。
【０１０１】開始信号ＳＰがローレベルへと変化した
後、最初にクロック信号ＣＫ1 が立ち上がった時点で、
ＤフリップフロップＦ２(1) の出力Ｓ1 は、ローレベル
へと変化する。さらに、この状態では、開始信号ＳＰお
よび出力Ｓ1 が共にローレベルなので、ＯＲ回路Ｇ１
(1) は、制御信号ＥＮＡ1 をローレベルへと変化させ、
レベルシフタ２３(1) を停止させる。
後、最初にクロック信号ＣＫ1 が立ち上がった時点で、
ＤフリップフロップＦ２(1) の出力Ｓ1 は、ローレベル
へと変化する。さらに、この状態では、開始信号ＳＰお
よび出力Ｓ1 が共にローレベルなので、ＯＲ回路Ｇ１
(1) は、制御信号ＥＮＡ1 をローレベルへと変化させ、
レベルシフタ２３(1) を停止させる。
【０１０２】ここで、各ＤフリップフロップＦ２(i) の
出力Ｓi は、次段のＤフリップフロップＦ２(i+1) へ入
力され、隣接するＤフリップフロップＦ２(i) ・Ｆ２
(i+1)には、互いに逆相のクロック信号ＣＫi ・ＣＫ+1
が入力される。この結果、フリップフロップ部２２は、
開始信号ＳＰをクロック信号ＣＫの各エッジ（立ち上が
り、および、立ち下がり）毎に、次段へ伝送できる。
出力Ｓi は、次段のＤフリップフロップＦ２(i+1) へ入
力され、隣接するＤフリップフロップＦ２(i) ・Ｆ２
(i+1)には、互いに逆相のクロック信号ＣＫi ・ＣＫ+1
が入力される。この結果、フリップフロップ部２２は、
開始信号ＳＰをクロック信号ＣＫの各エッジ（立ち上が
り、および、立ち下がり）毎に、次段へ伝送できる。
【０１０３】上記構成では、各レベルシフタ２３
(i) は、対応するＤフリップフロップＦ２(i) がクロッ
ク信号ＣＫi の入力を必要としている間、すなわち、Ｄ
フリップフロップＦ２(i) へパルス入力が開始されてか
ら、ＤフリップフロップＦ２(i) がパルス出力を終了す
るまでの期間、動作し、残余の期間は、動作を停止でき
る。この結果、第１の実施形態と同様に、駆動電圧ＶCC
よりも小さな振幅のクロック信号ＣＫで動作可能で、し
かも、消費電力の少ないシフトレジスタ２１を実現でき
る。
(i) は、対応するＤフリップフロップＦ２(i) がクロッ
ク信号ＣＫi の入力を必要としている間、すなわち、Ｄ
フリップフロップＦ２(i) へパルス入力が開始されてか
ら、ＤフリップフロップＦ２(i) がパルス出力を終了す
るまでの期間、動作し、残余の期間は、動作を停止でき
る。この結果、第１の実施形態と同様に、駆動電圧ＶCC
よりも小さな振幅のクロック信号ＣＫで動作可能で、し
かも、消費電力の少ないシフトレジスタ２１を実現でき
る。
【０１０４】さらに、本実施形態に係るフリップフロッ
プ部２２は、第１の実施形態とは異なり、入力Ｄとクロ
ック信号ＣＫとに基づいて、出力Ｑを変化させるＤフリ
ップフロップで構成されているので、開始信号ＳＰのパ
ルス幅（クロック数）が変化しても、何ら支障なく、開
始信号ＳＰを伝送できる。
プ部２２は、第１の実施形態とは異なり、入力Ｄとクロ
ック信号ＣＫとに基づいて、出力Ｑを変化させるＤフリ
ップフロップで構成されているので、開始信号ＳＰのパ
ルス幅（クロック数）が変化しても、何ら支障なく、開
始信号ＳＰを伝送できる。
【０１０５】例えば、図２に示すサンプリング部３ｂで
は、映像信号ＤＡＴをサンプリングするサンプリングト
ランジスタの駆動能力が低い場合には、より長いサンプ
リング期間が必要となり、より長いパルス幅（時間）の
出力Ｓ1 …Ｓn を必要とする。一方、同じ時間のパルス
幅であっても、クロック信号ＣＫの周波数が高くなるに
従って、クロック数が大きくなる。したがって、開始信
号ＳＰのパルス幅の最適値は、サンプリングトランジス
タの駆動能力とクロック信号ＣＫの周波数とによって変
化する。このため、図１に示すシフトレジスタ１１のよ
うに、出力Ｓ1…のパルス幅（クロック数）に応じて、
リセット信号Ｒの接続先を設定する構成の場合、所望の
パルス幅（クロック数）毎に異なる回路を設計する必要
がある。また、同じデータ信号線駆動回路３を異なる周
波数のクロック信号ＣＫで駆動する場合や、異なる表示
部２の駆動に流用する場合には、最適なパルス幅を確保
できず、表示品位を低下させる虞れがある。
は、映像信号ＤＡＴをサンプリングするサンプリングト
ランジスタの駆動能力が低い場合には、より長いサンプ
リング期間が必要となり、より長いパルス幅（時間）の
出力Ｓ1 …Ｓn を必要とする。一方、同じ時間のパルス
幅であっても、クロック信号ＣＫの周波数が高くなるに
従って、クロック数が大きくなる。したがって、開始信
号ＳＰのパルス幅の最適値は、サンプリングトランジス
タの駆動能力とクロック信号ＣＫの周波数とによって変
化する。このため、図１に示すシフトレジスタ１１のよ
うに、出力Ｓ1…のパルス幅（クロック数）に応じて、
リセット信号Ｒの接続先を設定する構成の場合、所望の
パルス幅（クロック数）毎に異なる回路を設計する必要
がある。また、同じデータ信号線駆動回路３を異なる周
波数のクロック信号ＣＫで駆動する場合や、異なる表示
部２の駆動に流用する場合には、最適なパルス幅を確保
できず、表示品位を低下させる虞れがある。
【０１０６】これに対して、本実施形態に係るシフトレ
ジスタ２１は、開始信号ＳＰのパルス幅を変更するだけ
で、所望のパルス幅の出力Ｓ1 …を出力できる。したが
って、設計の手間を削減できると共に、上記の場合でも
表示品位が低下しない画像表示装置１を実現できる。
ジスタ２１は、開始信号ＳＰのパルス幅を変更するだけ
で、所望のパルス幅の出力Ｓ1 …を出力できる。したが
って、設計の手間を削減できると共に、上記の場合でも
表示品位が低下しない画像表示装置１を実現できる。
【０１０７】ただし、図５に示すように、ＳＲフリップ
フロップＦ１は、後述の図１０に示すＤフリップフロッ
プＦ２に比べて、少ない素子で実現でき、素子の動作速
度が同一の場合、より高速に動作できる。さらに、前段
の出力Ｓi-1 で、次段のレベルシフタ１３(i) の動作／
停止を直接制御できるので、上記ＯＲ回路Ｇ１(i) が不
要である。この結果、最適なパルス幅（クロック数）が
予め決定でき、高速で回路規模の小さなシフトレジスタ
が要求される場合には、ＳＲフリップフロップＦ１を使
用する方が好ましい。
フロップＦ１は、後述の図１０に示すＤフリップフロッ
プＦ２に比べて、少ない素子で実現でき、素子の動作速
度が同一の場合、より高速に動作できる。さらに、前段
の出力Ｓi-1 で、次段のレベルシフタ１３(i) の動作／
停止を直接制御できるので、上記ＯＲ回路Ｇ１(i) が不
要である。この結果、最適なパルス幅（クロック数）が
予め決定でき、高速で回路規模の小さなシフトレジスタ
が要求される場合には、ＳＲフリップフロップＦ１を使
用する方が好ましい。
【０１０８】ここで、上記各ＤフリップフロップＦ２で
は、例えば、図１０に示すように、駆動電圧ＶCCと接地
レベルとの間に、Ｐ型のＭＯＳトランジスタＰ５１・Ｐ
５２、並びに、Ｎ型のＭＯＳトランジスタＮ５３・Ｎ５
４が互いに直列に接続されている。上記トランジスタＰ
５２・Ｎ５３のゲートには、入力信号Ｄが印加され、互
いに接続された両トランジスタＰ５２・Ｎ５３のドレイ
ン電位は、インバータＩＮＶ５１で反転された後、出力
Ｑとして出力される。一方、駆動電圧ＶCCと接地レベル
との間には、さらに、それぞれ直列に接続されたＰ型の
ＭＯＳトランジスタＰ５５・Ｐ５６、並びに、Ｎ型のＭ
ＯＳトランジスタＮ５７・Ｎ５８が設けられている。上
記両トランジスタＰ５６・Ｎ５７のドレインは、インバ
ータＩＮＶ５１の入力に接続され、それぞれのゲート
は、インバータＩＮＶ５１の出力に接続されている。さ
らに、上記トランジスタＰ５１・Ｎ５８のゲートには、
クロック信号の反転信号ＣＫバーが印加され、トランジ
スタＮ５４・Ｐ５５のゲートには、クロック信号ＣＫが
印加される。
は、例えば、図１０に示すように、駆動電圧ＶCCと接地
レベルとの間に、Ｐ型のＭＯＳトランジスタＰ５１・Ｐ
５２、並びに、Ｎ型のＭＯＳトランジスタＮ５３・Ｎ５
４が互いに直列に接続されている。上記トランジスタＰ
５２・Ｎ５３のゲートには、入力信号Ｄが印加され、互
いに接続された両トランジスタＰ５２・Ｎ５３のドレイ
ン電位は、インバータＩＮＶ５１で反転された後、出力
Ｑとして出力される。一方、駆動電圧ＶCCと接地レベル
との間には、さらに、それぞれ直列に接続されたＰ型の
ＭＯＳトランジスタＰ５５・Ｐ５６、並びに、Ｎ型のＭ
ＯＳトランジスタＮ５７・Ｎ５８が設けられている。上
記両トランジスタＰ５６・Ｎ５７のドレインは、インバ
ータＩＮＶ５１の入力に接続され、それぞれのゲート
は、インバータＩＮＶ５１の出力に接続されている。さ
らに、上記トランジスタＰ５１・Ｎ５８のゲートには、
クロック信号の反転信号ＣＫバーが印加され、トランジ
スタＮ５４・Ｐ５５のゲートには、クロック信号ＣＫが
印加される。
【０１０９】上記構成のＤフリップフロップＦ２では、
クロック信号ＣＫがハイレベルの間、トランジスタＰ５
１・Ｎ５４が導通し、トランジスタＰ５５・Ｎ５８が遮
断される。これにより、入力Ｄは、トランジスタＰ５２
・Ｎ５３で反転された後、インバータＩＮＶ５１で反転
される。この結果、出力Ｑは、入力Ｄと同じ値に変化す
る。これとは逆に、クロック信号ＣＫがローレベルの
間、トランジスタＰ５１・Ｎ５４が遮断されるので、ト
ランジスタＰ５２・Ｎ５３は、入力Ｄを反転できない。
また、この状態では、トランジスタＰ５５・Ｎ５８が導
通して、インバータＩＮＶ５１の出力が入力に帰還され
る。この結果、クロック信号ＣＫがローレベルの間、出
力Ｑは、入力Ｄがハイレベルであっても、クロック信号
ＣＫの立ち下がり時点と同じ値に保たれる。したがっ
て、図１１に示すように、ＤフリップフロップＦ２の出
力Ｑは、入力Ｄが変化した後、最初に、クロック信号Ｃ
Ｋが立ち上がった時点で、入力Ｄに追従して変化する。
クロック信号ＣＫがハイレベルの間、トランジスタＰ５
１・Ｎ５４が導通し、トランジスタＰ５５・Ｎ５８が遮
断される。これにより、入力Ｄは、トランジスタＰ５２
・Ｎ５３で反転された後、インバータＩＮＶ５１で反転
される。この結果、出力Ｑは、入力Ｄと同じ値に変化す
る。これとは逆に、クロック信号ＣＫがローレベルの
間、トランジスタＰ５１・Ｎ５４が遮断されるので、ト
ランジスタＰ５２・Ｎ５３は、入力Ｄを反転できない。
また、この状態では、トランジスタＰ５５・Ｎ５８が導
通して、インバータＩＮＶ５１の出力が入力に帰還され
る。この結果、クロック信号ＣＫがローレベルの間、出
力Ｑは、入力Ｄがハイレベルであっても、クロック信号
ＣＫの立ち下がり時点と同じ値に保たれる。したがっ
て、図１１に示すように、ＤフリップフロップＦ２の出
力Ｑは、入力Ｄが変化した後、最初に、クロック信号Ｃ
Ｋが立ち上がった時点で、入力Ｄに追従して変化する。
【０１１０】一方、上記各ＯＲ回路Ｇ１には、例えば、
図１２に示すように、各入力ＩＮ(1) …に対応するＰ型
のＭＯＳトランジスタＰ６１(1) …からなる直列回路
と、各入力ＩＮ(1) …に対応するＮ型のＭＯＳトランジ
スタＮ６２(1) …からなる並列回路と、Ｐ型のＭＯＳト
ランジスタＰ６３およびＮ型のＭＯＳトランジスタＮ６
４からなるＣＭＯＳインバータとが設けられている。こ
こで、上記ＯＲ回路Ｇ１は、２入力のＯＲ回路なので、
トランジスタＰ６１・Ｎ６２は、それぞれ２つずつ設け
られ、トランジスタＰ６１(1) ・Ｎ６２(1) のゲートに
は、入力ＩＮ(1)が印加され、トランジスタＰ６２(2)
・Ｎ６２(2) のゲートには、入力ＩＮ(2)が印加され
る。また、上記直列回路と並列回路とは、互いに直列に
接続され、駆動電圧ＶCCと接地レベルとの間に配され
る。さらに、上記直列回路と並列回路との接続点は、Ｃ
ＭＯＳインバータの入力端、すなわち、上記両トランジ
スタＰ６３・Ｎ６４のゲートに接続される。これによ
り、ＯＲ回路Ｇ１は、上記ＣＭＯＳインバータの出力端
となるトランジスタＰ６３・Ｎ６４のドレインから、入
力ＩＮ(1) ・ＩＮ(2) の論理和を出力できる。
図１２に示すように、各入力ＩＮ(1) …に対応するＰ型
のＭＯＳトランジスタＰ６１(1) …からなる直列回路
と、各入力ＩＮ(1) …に対応するＮ型のＭＯＳトランジ
スタＮ６２(1) …からなる並列回路と、Ｐ型のＭＯＳト
ランジスタＰ６３およびＮ型のＭＯＳトランジスタＮ６
４からなるＣＭＯＳインバータとが設けられている。こ
こで、上記ＯＲ回路Ｇ１は、２入力のＯＲ回路なので、
トランジスタＰ６１・Ｎ６２は、それぞれ２つずつ設け
られ、トランジスタＰ６１(1) ・Ｎ６２(1) のゲートに
は、入力ＩＮ(1)が印加され、トランジスタＰ６２(2)
・Ｎ６２(2) のゲートには、入力ＩＮ(2)が印加され
る。また、上記直列回路と並列回路とは、互いに直列に
接続され、駆動電圧ＶCCと接地レベルとの間に配され
る。さらに、上記直列回路と並列回路との接続点は、Ｃ
ＭＯＳインバータの入力端、すなわち、上記両トランジ
スタＰ６３・Ｎ６４のゲートに接続される。これによ
り、ＯＲ回路Ｇ１は、上記ＣＭＯＳインバータの出力端
となるトランジスタＰ６３・Ｎ６４のドレインから、入
力ＩＮ(1) ・ＩＮ(2) の論理和を出力できる。
【０１１１】ところで、図８では、各Ｄフリップフロッ
プＦ２(i) の入出力を論理和して、レベルシフタ２３
(i) へ動作／停止を指示するＯＲ回路Ｇ１(i) が設けら
れているが、各レベルシフタ自体が、Ｄフリップフロッ
プＦ２(i) の入出力を論理和して動作／停止を判断でき
れば、ＯＲ回路Ｇ１(i) を省略できる。
プＦ２(i) の入出力を論理和して、レベルシフタ２３
(i) へ動作／停止を指示するＯＲ回路Ｇ１(i) が設けら
れているが、各レベルシフタ自体が、Ｄフリップフロッ
プＦ２(i) の入出力を論理和して動作／停止を判断でき
れば、ＯＲ回路Ｇ１(i) を省略できる。
【０１１２】具体的には、図１３に示すように、本変形
例に係るシフトレジスタ２１ａでは、レベルシフタ２３
(i) に代えて、制御信号ＥＮＡ1 ・ＥＮＡ2 のいずれか
がアクティブ（真）の場合に動作するレベルシフタ２４
(i) が設けられている。これに伴い、図８に示すＯＲ回
路Ｇ１(i) が省略され、ＤフリップフロップＦ２(i)の
入出力が制御信号ＥＮＡ1 ・ＥＮＡ2 として、互いに対
応するレベルシフタ２４(i) に直接入力されている。
例に係るシフトレジスタ２１ａでは、レベルシフタ２３
(i) に代えて、制御信号ＥＮＡ1 ・ＥＮＡ2 のいずれか
がアクティブ（真）の場合に動作するレベルシフタ２４
(i) が設けられている。これに伴い、図８に示すＯＲ回
路Ｇ１(i) が省略され、ＤフリップフロップＦ２(i)の
入出力が制御信号ＥＮＡ1 ・ＥＮＡ2 として、互いに対
応するレベルシフタ２４(i) に直接入力されている。
【０１１３】上記レベルシフタ２４は、例えば、図１４
に示すように、図７に示すレベルシフタ１３と略同様の
構成であるが、当該レベルシフタ１３とは異なり、電力
供給制御部２４ｂ〜出力安定部２４ｅにおいて、制御信
号ＥＮＡ1 ・ＥＮＡ2 に対応して、同数（この場合は２
個）の各トランジスタＮ２１〜Ｐ４１が設けられてい
る。具体的には、電力供給制御部２４ｂにおいて、トラ
ンジスタＮ２１(1) ・Ｎ２１(2) が互いに並列に接続さ
れている。同様に、トランジスタＰ１１に対応する入力
制御部２４ｃでは、トランジスタＮ３１(1) ・Ｎ３１
(2) が、トランジスタＰ１２に対応する入力制御部２４
ｃでは、トランジスタＮ３３(1) ・Ｎ３３(2) が、それ
ぞれ互いに並列に接続されている。一方、出力安定部２
４ｅでは、トランジスタＰ４１(1) ・Ｐ４１(2) が互い
に直列に接続され、各入力スイッチング素子遮断制御部
２４ｄは、互いに直列に接続されたトランジスタＰ３２
(1) ・Ｐ３２(2) 、あるいは、互いに直列に接続された
トランジスタＰ３４(1) ・Ｐ３４(2) から構成される。
また、本実施形態では、シフトレジスタ２１ａがハイレ
ベルのパルス信号を伝送するので、上記各トランジスタ
Ｎ２１(1) 〜Ｐ４１(2)のうち、制御信号ＥＮＡ1 に対
応する方（添字が(1) のもの）のゲートには、制御信号
ＥＮＡ1 が印加され、制御信号ＥＮＡ2 に対応する方
（添字が(2) のもの）のゲートには、対応する制御信号
ＥＮＡ2 が印加される。
に示すように、図７に示すレベルシフタ１３と略同様の
構成であるが、当該レベルシフタ１３とは異なり、電力
供給制御部２４ｂ〜出力安定部２４ｅにおいて、制御信
号ＥＮＡ1 ・ＥＮＡ2 に対応して、同数（この場合は２
個）の各トランジスタＮ２１〜Ｐ４１が設けられてい
る。具体的には、電力供給制御部２４ｂにおいて、トラ
ンジスタＮ２１(1) ・Ｎ２１(2) が互いに並列に接続さ
れている。同様に、トランジスタＰ１１に対応する入力
制御部２４ｃでは、トランジスタＮ３１(1) ・Ｎ３１
(2) が、トランジスタＰ１２に対応する入力制御部２４
ｃでは、トランジスタＮ３３(1) ・Ｎ３３(2) が、それ
ぞれ互いに並列に接続されている。一方、出力安定部２
４ｅでは、トランジスタＰ４１(1) ・Ｐ４１(2) が互い
に直列に接続され、各入力スイッチング素子遮断制御部
２４ｄは、互いに直列に接続されたトランジスタＰ３２
(1) ・Ｐ３２(2) 、あるいは、互いに直列に接続された
トランジスタＰ３４(1) ・Ｐ３４(2) から構成される。
また、本実施形態では、シフトレジスタ２１ａがハイレ
ベルのパルス信号を伝送するので、上記各トランジスタ
Ｎ２１(1) 〜Ｐ４１(2)のうち、制御信号ＥＮＡ1 に対
応する方（添字が(1) のもの）のゲートには、制御信号
ＥＮＡ1 が印加され、制御信号ＥＮＡ2 に対応する方
（添字が(2) のもの）のゲートには、対応する制御信号
ＥＮＡ2 が印加される。
【０１１４】上記構成によれば、制御信号ＥＮＡ1 また
はＥＮＡ2 の少なくとも一方がハイレベルの場合、トラ
ンジスタＮ２１(1) ・Ｎ２１(2) のいずれかと、トラン
ジスタＮ３１(1) ・Ｎ３１(2) のいずれかと、トランジ
スタＮ３３(1) ・Ｎ３３（２）のいずれかとが導通す
る。また、トランジスタＰ３２（１） ・Ｐ３２(2) の
いずれかと、トランジスタＰ３４(1) ・Ｐ３４(2) のい
ずれかと、トランジスタＰ４１(1) ・Ｐ４１(2) のいず
れかとが遮断される。この結果、上記レベルシフタ１３
と同様に、レベルシフタ２４が動作する。これとは逆
に、制御信号ＥＮＡ1 およびＥＮＡ2 のいずれもがロー
レベルの場合、Ｎ型のトランジスタＮ２１(1) 〜Ｎ３４
(2) 全てが遮断され、Ｐ型のトランジスタＰ３１(1) 〜
Ｐ４１(2) 全てが導通するので、上記レベルシフタ１３
と同様に、レベルシフタ２４が動作を停止する。この結
果、図８に示すレベルシフタ２３(i) と同様に、レベル
シフタ２４(i) は、対応するＤフリップフロップＦ２
(i) の入出力に応じて、動作／停止でき、同様の効果を
得ることができる。
はＥＮＡ2 の少なくとも一方がハイレベルの場合、トラ
ンジスタＮ２１(1) ・Ｎ２１(2) のいずれかと、トラン
ジスタＮ３１(1) ・Ｎ３１(2) のいずれかと、トランジ
スタＮ３３(1) ・Ｎ３３（２）のいずれかとが導通す
る。また、トランジスタＰ３２（１） ・Ｐ３２(2) の
いずれかと、トランジスタＰ３４(1) ・Ｐ３４(2) のい
ずれかと、トランジスタＰ４１(1) ・Ｐ４１(2) のいず
れかとが遮断される。この結果、上記レベルシフタ１３
と同様に、レベルシフタ２４が動作する。これとは逆
に、制御信号ＥＮＡ1 およびＥＮＡ2 のいずれもがロー
レベルの場合、Ｎ型のトランジスタＮ２１(1) 〜Ｎ３４
(2) 全てが遮断され、Ｐ型のトランジスタＰ３１(1) 〜
Ｐ４１(2) 全てが導通するので、上記レベルシフタ１３
と同様に、レベルシフタ２４が動作を停止する。この結
果、図８に示すレベルシフタ２３(i) と同様に、レベル
シフタ２４(i) は、対応するＤフリップフロップＦ２
(i) の入出力に応じて、動作／停止でき、同様の効果を
得ることができる。
【０１１５】〔第３の実施形態〕ところで、上記第１お
よび第２の実施形態では、フリップフロップ毎にレベル
シフタを設けているが、回路規模の削減が強く要求され
る場合には、以下の各実施形態に示すように、複数のフ
リップフロップ毎にレベルシフタを設けてもよい。本実
施形態では、図１５ないし図１９を参照して、複数のＳ
Ｒフリップフロップ毎に、レベルシフタが設けられてい
る場合について説明する。
よび第２の実施形態では、フリップフロップ毎にレベル
シフタを設けているが、回路規模の削減が強く要求され
る場合には、以下の各実施形態に示すように、複数のフ
リップフロップ毎にレベルシフタを設けてもよい。本実
施形態では、図１５ないし図１９を参照して、複数のＳ
Ｒフリップフロップ毎に、レベルシフタが設けられてい
る場合について説明する。
【０１１６】すなわち、本実施形態に係るシフトレジス
タ１１ａでは、図１５に示すように、Ｎ個のＳＲフリッ
プフロップＦ１は、Ｋ個のＳＲフリップフロップＦ１毎
に分けられ、複数のブロックＢ1 〜ＢP に分割されてい
る。さらに、レベルシフタ１３は、各ブロックＢ毎に設
けられている。なお、以下では、説明の便宜上、Ｐ以下
で１以上の整数をｉ、Ｋ以下で１以上の整数をｊとする
と、ｉ番目のブロックＢi において、ｊ番目のＳＲフリ
ップフロップＦ１を、Ｆ１(i,j) のように参照する。
タ１１ａでは、図１５に示すように、Ｎ個のＳＲフリッ
プフロップＦ１は、Ｋ個のＳＲフリップフロップＦ１毎
に分けられ、複数のブロックＢ1 〜ＢP に分割されてい
る。さらに、レベルシフタ１３は、各ブロックＢ毎に設
けられている。なお、以下では、説明の便宜上、Ｐ以下
で１以上の整数をｉ、Ｋ以下で１以上の整数をｊとする
と、ｉ番目のブロックＢi において、ｊ番目のＳＲフリ
ップフロップＦ１を、Ｆ１(i,j) のように参照する。
【０１１７】さらに、本実施形態では、各ブロックＢi
毎に、レベルシフタ１３(i) へ制御信号ＥＮＡi を指示
するＯＲ回路Ｇ２(i) が設けられている。当該ＯＲ回路
Ｇ２(i) は、当該ブロックＢi への入力信号と、当該ブ
ロックＢi 内の最終段を除くＳＲフリップフロップＦ１
(i,1) …Ｆ１i,(K-1) の各出力信号との論理和を算出
し、上記レベルシフタ１３(i) へ出力するＫ入力のＯＲ
回路である。ここで、ブロックＢi への入力信号は、最
前段のブロックＢ1 では、開始信号ＳＰであり、２段目
以降のブロックＢi では、前段のブロックＢi-1 の出力
信号である。上記ＯＲ回路Ｇ２は、例えば、図１６に示
すように、図１２に示すＯＲ回路Ｇ１において、トラン
ジスタＰ６１の個数とトランジスタＮ６２の個数とを入
力の数（この場合は、Ｋ個）に増加させた回路によって
実現できる。
毎に、レベルシフタ１３(i) へ制御信号ＥＮＡi を指示
するＯＲ回路Ｇ２(i) が設けられている。当該ＯＲ回路
Ｇ２(i) は、当該ブロックＢi への入力信号と、当該ブ
ロックＢi 内の最終段を除くＳＲフリップフロップＦ１
(i,1) …Ｆ１i,(K-1) の各出力信号との論理和を算出
し、上記レベルシフタ１３(i) へ出力するＫ入力のＯＲ
回路である。ここで、ブロックＢi への入力信号は、最
前段のブロックＢ1 では、開始信号ＳＰであり、２段目
以降のブロックＢi では、前段のブロックＢi-1 の出力
信号である。上記ＯＲ回路Ｇ２は、例えば、図１６に示
すように、図１２に示すＯＲ回路Ｇ１において、トラン
ジスタＰ６１の個数とトランジスタＮ６２の個数とを入
力の数（この場合は、Ｋ個）に増加させた回路によって
実現できる。
【０１１８】これにより、図１７に示すように、当該ブ
ロックＢi へのパルス入力が開始された時点から、最終
段より１つ前のＳＲフリップフロップＦ１(i,(K-1)) の
出力Ｓi,(K-1) のパルス出力が終了する時点まで、レベ
ルシフタ１３(i) への制御信号ＥＮＡi がハイレベルと
なる。この結果、レベルシフタ１３(i) は、少なくと
も、当該ブロックＢi 内のＳＲフリップフロップＦ１
(i,1) …Ｆ１(i,K) のいずれかがクロック信号ＣＫi の
入力を必要とする間、すなわち、上記パルス入力が開始
された時点から、最終段のＳＲフリップフロップＦ１
(i,K) がセットされた時点までの間、クロック信号ＣＫ
i を出力できると共に、上記ＳＲフリップフロップＦ１
(i-K) がセットされた後、ＳＲフリップフロップＦ１
(i,(K-1)) の出力Ｓi,(K-1) のパルス出力が終了した時
点で動作を停止できる。
ロックＢi へのパルス入力が開始された時点から、最終
段より１つ前のＳＲフリップフロップＦ１(i,(K-1)) の
出力Ｓi,(K-1) のパルス出力が終了する時点まで、レベ
ルシフタ１３(i) への制御信号ＥＮＡi がハイレベルと
なる。この結果、レベルシフタ１３(i) は、少なくと
も、当該ブロックＢi 内のＳＲフリップフロップＦ１
(i,1) …Ｆ１(i,K) のいずれかがクロック信号ＣＫi の
入力を必要とする間、すなわち、上記パルス入力が開始
された時点から、最終段のＳＲフリップフロップＦ１
(i,K) がセットされた時点までの間、クロック信号ＣＫ
i を出力できると共に、上記ＳＲフリップフロップＦ１
(i-K) がセットされた後、ＳＲフリップフロップＦ１
(i,(K-1)) の出力Ｓi,(K-1) のパルス出力が終了した時
点で動作を停止できる。
【０１１９】ここで、本実施形態では、レベルシフタ１
３(i) は、当該ブロックＢi のＳＲフリップフロップＦ
１(i,j) うち、いずれかがクロック入力を必要としてい
る場合、クロック信号ＣＫi を出力し続けるため、各Ｓ
ＲフリップフロップＦ１(i,j) へクロック信号ＣＫ
i を、そのまま供給すると、図１７中、破線で示すよう
に、ＳＲフリップフロップＦ１(i,j) がリセットされた
後、再び、ＳＲフリップフロップＦ１(i,j) がセットさ
れるので、開始信号ＳＰの１パルスから複数のパルスが
生成されてしまう。したがって、図１５に示すように、
上記シフトレジスタ１１ａには、レベルシフタ１３(i)
と各ＳＲフリップフロップＦ１(i,j) との間に、スイッ
チＳＷi,j が設けられており、前段のＳＲフリップフロ
ップＦ１(i,(j-1)) がパルス出力している間のみ、クロ
ック信号ＣＫi をＳＲフリップフロップＦ１(i,j) へ印
加している。また、上記スイッチＳＷi,j が遮断されて
いる間、各ＳＲフリップフロップＦ１(i,j) へのセット
入力を阻止するために、各ＳＲフリップフロップＦ１
(i,j) の負論理のセット端子Ｓバーには、Ｐ型のＭＯＳ
トランジスタＰi,j を介して駆動電圧ＶCCが印加されて
いる。シフトレジスタ１１ａの最前段では、トランジス
タＰ1,1 のゲートには、開始信号ＳＰが印加され、残余
の段のトランジスタＰi,j のゲートには、前段のＳＲフ
リップフロップＦ１(i,j-1) の出力Ｓi,j-1 が印加され
る。これにより、スイッチＳＷi,j が遮断されている
間、トランジスタＰi,j が導通して、上記セット端子Ｓ
バーが所定の電位（この場合は、駆動電圧ＶCC）に固定
され、セット入力が阻止される。これらの結果、上記開
始信号ＳＰは、何ら支障なく、伝送される。なお、例え
ば、最終段のＳＲフリップフロップＦ１(i,K) など、リ
セットされた後には、クロック信号ＣＫi が供給されな
いＳＲフリップフロップＦ１では、上記スイッチＳＷを
介さず、直接、クロック信号ＣＫi を入力してもよい。
３(i) は、当該ブロックＢi のＳＲフリップフロップＦ
１(i,j) うち、いずれかがクロック入力を必要としてい
る場合、クロック信号ＣＫi を出力し続けるため、各Ｓ
ＲフリップフロップＦ１(i,j) へクロック信号ＣＫ
i を、そのまま供給すると、図１７中、破線で示すよう
に、ＳＲフリップフロップＦ１(i,j) がリセットされた
後、再び、ＳＲフリップフロップＦ１(i,j) がセットさ
れるので、開始信号ＳＰの１パルスから複数のパルスが
生成されてしまう。したがって、図１５に示すように、
上記シフトレジスタ１１ａには、レベルシフタ１３(i)
と各ＳＲフリップフロップＦ１(i,j) との間に、スイッ
チＳＷi,j が設けられており、前段のＳＲフリップフロ
ップＦ１(i,(j-1)) がパルス出力している間のみ、クロ
ック信号ＣＫi をＳＲフリップフロップＦ１(i,j) へ印
加している。また、上記スイッチＳＷi,j が遮断されて
いる間、各ＳＲフリップフロップＦ１(i,j) へのセット
入力を阻止するために、各ＳＲフリップフロップＦ１
(i,j) の負論理のセット端子Ｓバーには、Ｐ型のＭＯＳ
トランジスタＰi,j を介して駆動電圧ＶCCが印加されて
いる。シフトレジスタ１１ａの最前段では、トランジス
タＰ1,1 のゲートには、開始信号ＳＰが印加され、残余
の段のトランジスタＰi,j のゲートには、前段のＳＲフ
リップフロップＦ１(i,j-1) の出力Ｓi,j-1 が印加され
る。これにより、スイッチＳＷi,j が遮断されている
間、トランジスタＰi,j が導通して、上記セット端子Ｓ
バーが所定の電位（この場合は、駆動電圧ＶCC）に固定
され、セット入力が阻止される。これらの結果、上記開
始信号ＳＰは、何ら支障なく、伝送される。なお、例え
ば、最終段のＳＲフリップフロップＦ１(i,K) など、リ
セットされた後には、クロック信号ＣＫi が供給されな
いＳＲフリップフロップＦ１では、上記スイッチＳＷを
介さず、直接、クロック信号ＣＫi を入力してもよい。
【０１２０】上記構成では、第１の実施形態に示すよう
に、各ＳＲフリップフロップＦ１毎にレベルシフタ１３
を設ける場合に比べれば、レベルシフタ１３とＳＲフリ
ップフロップＦ１との距離は長くなるが、単一のレベル
シフタから全てのＳＲフリップフロップへクロック信号
ＣＫを供給する従来技術に比べれば、両者間の距離を短
縮でき、バッファを削減できるので、第１の実施形態と
略同様に、消費電力の少ないシフトレジスタ１１ａを実
現できる。
に、各ＳＲフリップフロップＦ１毎にレベルシフタ１３
を設ける場合に比べれば、レベルシフタ１３とＳＲフリ
ップフロップＦ１との距離は長くなるが、単一のレベル
シフタから全てのＳＲフリップフロップへクロック信号
ＣＫを供給する従来技術に比べれば、両者間の距離を短
縮でき、バッファを削減できるので、第１の実施形態と
略同様に、消費電力の少ないシフトレジスタ１１ａを実
現できる。
【０１２１】ここで、ブロックＢに含まれるＳＲフリッ
プフロップＦ１の数を増加させると、シフトレジスタ１
１ａに含まれるレベルシフタ１３の数を削減できるの
で、回路構成を簡略化できる。一方、ＳＲフリップフロ
ップＦ１の数を増加させ過ぎると、レベルシフタ１３の
駆動能力が不足して、バッファが必要になるので、消費
電力が増大してしまう。したがって、余り消費電力を増
加させずに、回路規模の削減が要求される場合にはバッ
ファを設けずに、レベルシフタ１３(i) がクロック信号
ＣＫ(i) を供給できる範囲内に、各ブロックＢ内のＳＲ
フリップフロップＦ１の数を設定する方が望ましい。
プフロップＦ１の数を増加させると、シフトレジスタ１
１ａに含まれるレベルシフタ１３の数を削減できるの
で、回路構成を簡略化できる。一方、ＳＲフリップフロ
ップＦ１の数を増加させ過ぎると、レベルシフタ１３の
駆動能力が不足して、バッファが必要になるので、消費
電力が増大してしまう。したがって、余り消費電力を増
加させずに、回路規模の削減が要求される場合にはバッ
ファを設けずに、レベルシフタ１３(i) がクロック信号
ＣＫ(i) を供給できる範囲内に、各ブロックＢ内のＳＲ
フリップフロップＦ１の数を設定する方が望ましい。
【０１２２】なお、上記実施形態では、ＯＲ回路Ｇ２で
レベルシフタ１３の動作／停止を制御する場合を例にし
て説明したが、図１３に示すレベルシフタ２４と同様、
図１８に示すように、レベルシフタ１４自体がＯＲ回路
Ｇ２への各入力信号に基づいて、動作／停止を決定して
もよい。当該レベルシフタ１４は、例えば、図１９に示
すように、図１４に示すレベルシフタ２４において、入
力と同数（この場合は、Ｋ個）だけ、各トランジスタＮ
２１〜Ｐ４１を設けた回路で実現できる。
レベルシフタ１３の動作／停止を制御する場合を例にし
て説明したが、図１３に示すレベルシフタ２４と同様、
図１８に示すように、レベルシフタ１４自体がＯＲ回路
Ｇ２への各入力信号に基づいて、動作／停止を決定して
もよい。当該レベルシフタ１４は、例えば、図１９に示
すように、図１４に示すレベルシフタ２４において、入
力と同数（この場合は、Ｋ個）だけ、各トランジスタＮ
２１〜Ｐ４１を設けた回路で実現できる。
【０１２３】〔第４の実施形態〕以下では、図２０ない
し図２４を参照して、複数のＤフリップフロップ毎に、
レベルシフタが設けられている場合について説明する。
すなわち、図２０に示すように、本実施形態に係るシフ
トレジスタ２１ｂは、図８に示すシフトレジスタ２１に
類似しているが、Ｎ個のＤフリップフロップＦ２がＫ個
のＤフリップフロップＦ２毎に分けられ、複数のブロッ
クＢ1 〜ＢP に分割されている。さらに、レベルシフタ
２３は、各ブロックＢ毎に設けられている。
し図２４を参照して、複数のＤフリップフロップ毎に、
レベルシフタが設けられている場合について説明する。
すなわち、図２０に示すように、本実施形態に係るシフ
トレジスタ２１ｂは、図８に示すシフトレジスタ２１に
類似しているが、Ｎ個のＤフリップフロップＦ２がＫ個
のＤフリップフロップＦ２毎に分けられ、複数のブロッ
クＢ1 〜ＢP に分割されている。さらに、レベルシフタ
２３は、各ブロックＢ毎に設けられている。
【０１２４】さらに、本実施形態では、各ブロックＢi
毎に、レベルシフタ２３(i) へ制御信号ＥＮＡi を指示
するＯＲ回路Ｇ３(i) が設けられている。当該ＯＲ回路
Ｇ３i は、（Ｋ＋１）入力のＯＲ回路であり、当該ブロ
ックＢi 内のＤフリップフロップＦ２(i,1) …Ｆ２
(i,K) の各入出力の論理和を算出して、上記レベルシフ
タ２３(i) へ出力する。ここで、最前段のＤフリップフ
ロップＦ２(i,1) への入力信号は、最前段のブロックＢ
1 では、開始信号ＳＰであり、２段目以降のブロックＢ
i では、前段のブロックＢi-1 の出力信号である。上記
ＯＲ回路Ｇ３は、例えば、図２１に示すように、図１２
に示すＯＲ回路Ｇ１において、トランジスタＰ６１の個
数とトランジスタＮ６２の個数とを入力の数（この場合
は、Ｋ＋１個）に増加させた回路によって実現できる。
毎に、レベルシフタ２３(i) へ制御信号ＥＮＡi を指示
するＯＲ回路Ｇ３(i) が設けられている。当該ＯＲ回路
Ｇ３i は、（Ｋ＋１）入力のＯＲ回路であり、当該ブロ
ックＢi 内のＤフリップフロップＦ２(i,1) …Ｆ２
(i,K) の各入出力の論理和を算出して、上記レベルシフ
タ２３(i) へ出力する。ここで、最前段のＤフリップフ
ロップＦ２(i,1) への入力信号は、最前段のブロックＢ
1 では、開始信号ＳＰであり、２段目以降のブロックＢ
i では、前段のブロックＢi-1 の出力信号である。上記
ＯＲ回路Ｇ３は、例えば、図２１に示すように、図１２
に示すＯＲ回路Ｇ１において、トランジスタＰ６１の個
数とトランジスタＮ６２の個数とを入力の数（この場合
は、Ｋ＋１個）に増加させた回路によって実現できる。
【０１２５】これにより、図２２に示すように、当該ブ
ロックＢi 内のＤフリップフロップＦ２(i,1) …Ｆ２
(i,K) のいずれかがクロック信号ＣＫi の入力を必要と
する間、すなわち、当該ブロックＢi へのパルス入力が
開始された時点から最終段のＤフリップフロップＦ２
(i,K) がパルス出力を終了する時点までの期間、レベル
シフタ２３(i) への制御信号ＥＮＡi がハイレベルとな
り、レベルシフタ２３(i)は、クロック信号ＣＫi を出
力できる。また、残余の期間は、制御信号ＥＮＡiがロ
ーレベルになるので、レベルシフタ２３(i) は、動作を
停止できる。
ロックＢi 内のＤフリップフロップＦ２(i,1) …Ｆ２
(i,K) のいずれかがクロック信号ＣＫi の入力を必要と
する間、すなわち、当該ブロックＢi へのパルス入力が
開始された時点から最終段のＤフリップフロップＦ２
(i,K) がパルス出力を終了する時点までの期間、レベル
シフタ２３(i) への制御信号ＥＮＡi がハイレベルとな
り、レベルシフタ２３(i)は、クロック信号ＣＫi を出
力できる。また、残余の期間は、制御信号ＥＮＡiがロ
ーレベルになるので、レベルシフタ２３(i) は、動作を
停止できる。
【０１２６】上記構成では、第２の実施形態に示すシフ
トレジスタ２１のように、各ＤフリップフロップＦ２毎
にレベルシフタ２３を設ける場合に比べれば、レベルシ
フタ２３とＤフリップフロップＦ２との距離は長くなる
が、単一のレベルシフタから全てのＤフリップフロップ
へクロック信号ＣＫを供給する従来技術に比べれば、両
者間の距離を短縮でき、バッファを削減できるので、第
２の実施形態と略同様に、消費電力の少ないシフトレジ
スタ２１ｂを実現できる。
トレジスタ２１のように、各ＤフリップフロップＦ２毎
にレベルシフタ２３を設ける場合に比べれば、レベルシ
フタ２３とＤフリップフロップＦ２との距離は長くなる
が、単一のレベルシフタから全てのＤフリップフロップ
へクロック信号ＣＫを供給する従来技術に比べれば、両
者間の距離を短縮でき、バッファを削減できるので、第
２の実施形態と略同様に、消費電力の少ないシフトレジ
スタ２１ｂを実現できる。
【０１２７】さらに、第３の実施形態と同様に、本実施
形態では、上記シフトレジスタ２１よりも、レベルシフ
タ２３の数を削減できる。さらに、余り消費電力を増加
させずに、回路規模の削減が要求される場合には、バッ
ファを設けずにレベルシフタ２３(i) がクロック信号Ｃ
Ｋi を供給できる範囲内に、各ブロックＢi 内のＤフリ
ップフロップＦ２の数を設定する方が望ましい。
形態では、上記シフトレジスタ２１よりも、レベルシフ
タ２３の数を削減できる。さらに、余り消費電力を増加
させずに、回路規模の削減が要求される場合には、バッ
ファを設けずにレベルシフタ２３(i) がクロック信号Ｃ
Ｋi を供給できる範囲内に、各ブロックＢi 内のＤフリ
ップフロップＦ２の数を設定する方が望ましい。
【０１２８】また、図２０では、ＯＲ回路Ｇ３でレベル
シフタ２３の動作／停止を制御する場合を例にして説明
したが、図１８に示すシフトレジスタ１１ｂと同様、図
２３に示すシフトレジスタ２１ｃのように、レベルシフ
タ２５自体がＯＲ回路Ｇ３への各入力信号に基づいて、
動作／停止を制御してもよい。当該レベルシフタ２５
は、例えば、図２４に示すように、図１９に示すレベル
シフタ１４において、入力と同数（この場合は、Ｋ＋１
個）だけ、各トランジスタＮ２１〜Ｐ４１を設けた回路
で実現できる。
シフタ２３の動作／停止を制御する場合を例にして説明
したが、図１８に示すシフトレジスタ１１ｂと同様、図
２３に示すシフトレジスタ２１ｃのように、レベルシフ
タ２５自体がＯＲ回路Ｇ３への各入力信号に基づいて、
動作／停止を制御してもよい。当該レベルシフタ２５
は、例えば、図２４に示すように、図１９に示すレベル
シフタ１４において、入力と同数（この場合は、Ｋ＋１
個）だけ、各トランジスタＮ２１〜Ｐ４１を設けた回路
で実現できる。
【０１２９】〔第５の実施形態〕ところで、上記第３
（第４）の実施形態では、レベルシフタあるいはＯＲ回
路がＫ，（Ｋ＋１）個の信号を論理和して、レベルシフ
タの動作／停止を制御する場合について説明した。これ
に対して、本実施形態では、ラッチ回路を用いて、レベ
ルシフタの動作／停止を制御する場合について、図２５
〜図２９を参照しながら説明する。
（第４）の実施形態では、レベルシフタあるいはＯＲ回
路がＫ，（Ｋ＋１）個の信号を論理和して、レベルシフ
タの動作／停止を制御する場合について説明した。これ
に対して、本実施形態では、ラッチ回路を用いて、レベ
ルシフタの動作／停止を制御する場合について、図２５
〜図２９を参照しながら説明する。
【０１３０】具体的には、図２５に示すように、本実施
形態に係るシフトレジスタ１１ｃでは、図１５に示すシ
フトレジスタ１１ａのＯＲ回路Ｇ２(i) に代えて、ラッ
チ回路３１(i) が設けられている。当該ラッチ回路３１
は、当該ブロックＢi の最前段のＳＲフリップフロップ
Ｆ１(i,1) へのパルス入力と、最終段のＳＲフリップフ
ロップＦ１(i,K) のパルス出力とをトリガとして出力を
変化させるように構成されており、上記パルス入力が開
始された時点から、上記パルス出力が開始された時点ま
での間、レベルシフタ１３(i) へ動作を指示できる。
形態に係るシフトレジスタ１１ｃでは、図１５に示すシ
フトレジスタ１１ａのＯＲ回路Ｇ２(i) に代えて、ラッ
チ回路３１(i) が設けられている。当該ラッチ回路３１
は、当該ブロックＢi の最前段のＳＲフリップフロップ
Ｆ１(i,1) へのパルス入力と、最終段のＳＲフリップフ
ロップＦ１(i,K) のパルス出力とをトリガとして出力を
変化させるように構成されており、上記パルス入力が開
始された時点から、上記パルス出力が開始された時点ま
での間、レベルシフタ１３(i) へ動作を指示できる。
【０１３１】上記ラッチ回路３１は、例えば、最初のブ
ロックＢ1 を例にすると、図２６に示すように、負論理
のセット信号Ｓバーとして、インバータ３１ａで反転さ
れた開始信号ＳＰが印加され、正論理のリセット信号Ｒ
として、最終段のＳＲフリップフロップＦ１(1,K) の出
力Ｓ1,K が印加されるＳＲフリップフロップ３１ｂを備
えている。なお、次段以降のブロックＢi では、開始信
号ＳＰに代えて、前段のブロックＢi-1 の出力が印加さ
れる。
ロックＢ1 を例にすると、図２６に示すように、負論理
のセット信号Ｓバーとして、インバータ３１ａで反転さ
れた開始信号ＳＰが印加され、正論理のリセット信号Ｒ
として、最終段のＳＲフリップフロップＦ１(1,K) の出
力Ｓ1,K が印加されるＳＲフリップフロップ３１ｂを備
えている。なお、次段以降のブロックＢi では、開始信
号ＳＰに代えて、前段のブロックＢi-1 の出力が印加さ
れる。
【０１３２】上記構成では、図２７に示すように、ラッ
チ回路３１(i) は、最前段のＳＲフリップフロップＦ１
(i,1) への入力がハイレベルへと変化した時点から、出
力Ｓi,K がハイレベルへ変化するまでの間、制御信号Ｅ
ＮＡi をハイレベルに設定する。これにより、レベルシ
フタ１３(i) は、当該期間中、クロック信号ＣＫi を供
給し続けることができる。また、出力Ｓi,K がハイレベ
ルへと変化すると、制御信号ＥＮＡi がローレベルとな
り、レベルシフタ１３(i) が動作を停止する。この結
果、第３の実施形態と同様に、従来よりも少ない消費電
力のシフトレジスタ１１ｃを実現できる。
チ回路３１(i) は、最前段のＳＲフリップフロップＦ１
(i,1) への入力がハイレベルへと変化した時点から、出
力Ｓi,K がハイレベルへ変化するまでの間、制御信号Ｅ
ＮＡi をハイレベルに設定する。これにより、レベルシ
フタ１３(i) は、当該期間中、クロック信号ＣＫi を供
給し続けることができる。また、出力Ｓi,K がハイレベ
ルへと変化すると、制御信号ＥＮＡi がローレベルとな
り、レベルシフタ１３(i) が動作を停止する。この結
果、第３の実施形態と同様に、従来よりも少ない消費電
力のシフトレジスタ１１ｃを実現できる。
【０１３３】さらに、本実施形態に係るラッチ回路３１
(i) は、第３の実施形態のＯＲ回路Ｇ２(i) （レベルシ
フタ１４(i) ）のようにＫ個の信号に基づいてレベルシ
フタ１３(i) （１４(i) ）の動作／停止を判定する場合
とは異なり、ブロックＢi 内のＳＲフリップフロップＦ
１の段数Ｋに拘わらず、２つの信号をトリガとして、制
御信号ＥＮＡi を生成している。したがって、判定に必
要な信号を伝送する信号線の数を２本に削減できる。こ
こで、判定用の信号線の数が増加すると、出力Ｓi,j や
クロック信号ＣＫ・ＣＫi を伝送する信号線との交差点
が増加して、各信号線の容量が増加する虞れがある。と
ころが、本実施形態では、判定用の信号線が２本に削減
されているので、第３の実施形態よりも判定用の信号線
に起因する配線容量の増加を抑制でき、さらに、消費電
力の小さなシフトレジスタ１１ｃを実現できる。
(i) は、第３の実施形態のＯＲ回路Ｇ２(i) （レベルシ
フタ１４(i) ）のようにＫ個の信号に基づいてレベルシ
フタ１３(i) （１４(i) ）の動作／停止を判定する場合
とは異なり、ブロックＢi 内のＳＲフリップフロップＦ
１の段数Ｋに拘わらず、２つの信号をトリガとして、制
御信号ＥＮＡi を生成している。したがって、判定に必
要な信号を伝送する信号線の数を２本に削減できる。こ
こで、判定用の信号線の数が増加すると、出力Ｓi,j や
クロック信号ＣＫ・ＣＫi を伝送する信号線との交差点
が増加して、各信号線の容量が増加する虞れがある。と
ころが、本実施形態では、判定用の信号線が２本に削減
されているので、第３の実施形態よりも判定用の信号線
に起因する配線容量の増加を抑制でき、さらに、消費電
力の小さなシフトレジスタ１１ｃを実現できる。
【０１３４】なお、図２６では、ラッチ回路３１(i) が
ＳＲフリップフロップから構成される場合を例にして説
明したが、これに限るものではない。２つの信号をトリ
ガにして、レベルシフタ１３(i) の動作／停止を制御で
きれば、上記ラッチ回路３１(i) に代えて、例えば、図
２８に示すラッチ回路３２を用いても、同様の効果が得
られる。
ＳＲフリップフロップから構成される場合を例にして説
明したが、これに限るものではない。２つの信号をトリ
ガにして、レベルシフタ１３(i) の動作／停止を制御で
きれば、上記ラッチ回路３１(i) に代えて、例えば、図
２８に示すラッチ回路３２を用いても、同様の効果が得
られる。
【０１３５】上記ラッチ回路３２には、２分周器を構成
する２つのＤフリップフロップ３２ａ・３２ｂと、開始
信号ＳＰおよび出力Ｓ1,K の論理和の否定を算出するＮ
ＯＲ回路３２ｃと、ＮＯＲ回路３２ｃの出力を反転する
インバータ３２ｄとが設けられている。上記Ｄフリップ
フロップ３２ａの出力Ｑは、Ｄフリップフロップ３２ｂ
を介して、Ｄフリップフロップ３２ａへ入力されてい
る。また、Ｄフリップフロップ３２ａには、インバータ
３２ｄの出力ＬSET がクロックとして印加され、Ｄフリ
ップフロップ３２ｂには、ＮＯＲ回路３２ｃの出力がク
ロックとして印加される。さらに、Ｄフリップフロップ
３２ａの出力ＬOUT が制御信号ＥＮＡ1 として出力され
る。この結果、図２９に示すように、ラッチ回路３２
(i) は、上記ラッチ回路３１(i) と同様に、最前段のＳ
ＲフリップフロップＦ１(i,1) へパルス入力が開始され
てから、出力Ｓi,K の立ち上がり時点まで、ハイレベル
の制御信号ＥＮＡi を出力して、レベルシフタ１３(i)
に動作を指示できる。
する２つのＤフリップフロップ３２ａ・３２ｂと、開始
信号ＳＰおよび出力Ｓ1,K の論理和の否定を算出するＮ
ＯＲ回路３２ｃと、ＮＯＲ回路３２ｃの出力を反転する
インバータ３２ｄとが設けられている。上記Ｄフリップ
フロップ３２ａの出力Ｑは、Ｄフリップフロップ３２ｂ
を介して、Ｄフリップフロップ３２ａへ入力されてい
る。また、Ｄフリップフロップ３２ａには、インバータ
３２ｄの出力ＬSET がクロックとして印加され、Ｄフリ
ップフロップ３２ｂには、ＮＯＲ回路３２ｃの出力がク
ロックとして印加される。さらに、Ｄフリップフロップ
３２ａの出力ＬOUT が制御信号ＥＮＡ1 として出力され
る。この結果、図２９に示すように、ラッチ回路３２
(i) は、上記ラッチ回路３１(i) と同様に、最前段のＳ
ＲフリップフロップＦ１(i,1) へパルス入力が開始され
てから、出力Ｓi,K の立ち上がり時点まで、ハイレベル
の制御信号ＥＮＡi を出力して、レベルシフタ１３(i)
に動作を指示できる。
【０１３６】なお、本実施形態では、ラッチ回路（３１
・３２）のトリガとして、最前段のＳＲフリップフロッ
プＦ１(i,1) へのパルス入力の開始と、最終段のＳＲフ
リップフロップＦ１(i,K) のパルス出力の開始とを用い
たが、これに限るものではない。ブロックＢi 内のＳＲ
フリップフロップＦ１がクロック信号ＣＫi を必要とす
る期間よりも前のタイミングで制御信号ＥＮＡi をアク
ティブに設定可能な信号と、当該期間の後のタイミング
で制御信号ＥＮＡi をインアクティブに設定可能な信号
とをトリガとすれば、同様の効果が得られる。
・３２）のトリガとして、最前段のＳＲフリップフロッ
プＦ１(i,1) へのパルス入力の開始と、最終段のＳＲフ
リップフロップＦ１(i,K) のパルス出力の開始とを用い
たが、これに限るものではない。ブロックＢi 内のＳＲ
フリップフロップＦ１がクロック信号ＣＫi を必要とす
る期間よりも前のタイミングで制御信号ＥＮＡi をアク
ティブに設定可能な信号と、当該期間の後のタイミング
で制御信号ＥＮＡi をインアクティブに設定可能な信号
とをトリガとすれば、同様の効果が得られる。
【０１３７】〔第６の実施形態〕本実施形態では、Ｄフ
リップフロップを用いたシフトレジスタにおいて、ラッ
チ回路でレベルシフタの動作／停止を制御する構成につ
いて、図３０ないし図３４を参照して説明する。
リップフロップを用いたシフトレジスタにおいて、ラッ
チ回路でレベルシフタの動作／停止を制御する構成につ
いて、図３０ないし図３４を参照して説明する。
【０１３８】すなわち、本実施形態に係るシフトレジス
タ２１ｄでは、図２０に示すシフトレジスタ２１ｂのＯ
Ｒ回路Ｇ３(i) に代えて、図２５に示すラッチ回路３１
(i)と略同様、最前段のＤフリップフロップＦ２(i,1)
へのパルス入力と、最終段のＤフリップフロップＦ２
(i,K) のパルス出力とをトリガとするラッチ回路３３
(i) が設けられている。ただし、上述したように、Ｄフ
リップフロップの場合は、最終段のＤフリップフロップ
Ｆ２(i,K) がパルス出力を停止するまでの間、クロック
信号ＣＫi が必要なので、上記ラッチ回路３３(i) は、
上記パルス入力が開始された時点から、上記パルス出力
が停止された時点までの間、レベルシフタ２３(i) へ動
作を指示するように構成されている。
タ２１ｄでは、図２０に示すシフトレジスタ２１ｂのＯ
Ｒ回路Ｇ３(i) に代えて、図２５に示すラッチ回路３１
(i)と略同様、最前段のＤフリップフロップＦ２(i,1)
へのパルス入力と、最終段のＤフリップフロップＦ２
(i,K) のパルス出力とをトリガとするラッチ回路３３
(i) が設けられている。ただし、上述したように、Ｄフ
リップフロップの場合は、最終段のＤフリップフロップ
Ｆ２(i,K) がパルス出力を停止するまでの間、クロック
信号ＣＫi が必要なので、上記ラッチ回路３３(i) は、
上記パルス入力が開始された時点から、上記パルス出力
が停止された時点までの間、レベルシフタ２３(i) へ動
作を指示するように構成されている。
【０１３９】具体的には、上記ラッチ回路３３は、最初
のブロックＢ1 を例にすると、例えば、図３１に示すよ
うに、図２６に示すラッチ回路３１に加えて、出力信号
ＬOUT と、最終段の出力Ｓ1,K との論理和の否定を算出
するＮＯＲ回路３３ｃと、算出結果を反転するインバー
タ３３ｄとを備えている。なお、次段以降のブロックＢ
i では、開始信号ＳＰに代えて、前段のブロックＢi-1
の出力が印加される。
のブロックＢ1 を例にすると、例えば、図３１に示すよ
うに、図２６に示すラッチ回路３１に加えて、出力信号
ＬOUT と、最終段の出力Ｓ1,K との論理和の否定を算出
するＮＯＲ回路３３ｃと、算出結果を反転するインバー
タ３３ｄとを備えている。なお、次段以降のブロックＢ
i では、開始信号ＳＰに代えて、前段のブロックＢi-1
の出力が印加される。
【０１４０】上記構成では、図３２に示すように、ラッ
チ回路３３(1) は、最前段のＤフリップフロップＦ２
(1,1) への入力がハイレベルへと変化した時点から、出
力Ｓ1,K がローレベルへ変化するまでの間、制御信号Ｅ
ＮＡ1 をハイレベルに設定する。これにより、レベルシ
フタ２３(1) は、当該期間中、クロック信号ＣＫ1 を供
給し続けることができる。また、出力Ｓ1,K がローレベ
ルへと変化すると、制御信号ＥＮＡ1 がローレベルとな
り、レベルシフタ２３(1) が動作を停止する。この結
果、第４の実施形態と同様に、従来よりも少ない消費電
力のシフトレジスタ２１ｄを実現できる。
チ回路３３(1) は、最前段のＤフリップフロップＦ２
(1,1) への入力がハイレベルへと変化した時点から、出
力Ｓ1,K がローレベルへ変化するまでの間、制御信号Ｅ
ＮＡ1 をハイレベルに設定する。これにより、レベルシ
フタ２３(1) は、当該期間中、クロック信号ＣＫ1 を供
給し続けることができる。また、出力Ｓ1,K がローレベ
ルへと変化すると、制御信号ＥＮＡ1 がローレベルとな
り、レベルシフタ２３(1) が動作を停止する。この結
果、第４の実施形態と同様に、従来よりも少ない消費電
力のシフトレジスタ２１ｄを実現できる。
【０１４１】さらに、本実施形態では、第５の実施形態
と同様に、レベルシフタ２３の動作／停止の判定に必要
な信号線数を削減できるので、第４の実施形態よりも判
定用の信号線に起因する配線容量の増加を抑制でき、さ
らに、消費電力の小さなシフトレジスタ２１ｄを実現で
きる。
と同様に、レベルシフタ２３の動作／停止の判定に必要
な信号線数を削減できるので、第４の実施形態よりも判
定用の信号線に起因する配線容量の増加を抑制でき、さ
らに、消費電力の小さなシフトレジスタ２１ｄを実現で
きる。
【０１４２】なお、図３１では、ラッチ回路３３がＳＲ
フリップフロップから構成される場合を例にして説明し
たが、これに限るものではない。２つの信号をトリガに
して、レベルシフタ１３の動作／停止を制御できれば、
上記ラッチ回路３１(i) に代えて、例えば、図３３に示
すラッチ回路３４を用いても、同様の効果が得られる。
フリップフロップから構成される場合を例にして説明し
たが、これに限るものではない。２つの信号をトリガに
して、レベルシフタ１３の動作／停止を制御できれば、
上記ラッチ回路３１(i) に代えて、例えば、図３３に示
すラッチ回路３４を用いても、同様の効果が得られる。
【０１４３】当該ラッチ回路３４では、図３１に示すＮ
ＯＲ回路３３ｃおよびインバータ３３ｄが、図２８に示
すラッチ回路３２に付加されている。この結果、図３４
に示すように、ラッチ回路３４は、上記ラッチ回路３３
と同様に、ブロックＢi の最前段のＤフリップフロップ
Ｆ２(i,1) へパルス入力が開始された時点から、最終段
のＤフリップフロップＦ２(i,K) がパルス出力を終了し
た時点まで、ハイレベルの制御信号ＥＮＡi を出力し
て、レベルシフタ２３(i) に動作を指示できる。
ＯＲ回路３３ｃおよびインバータ３３ｄが、図２８に示
すラッチ回路３２に付加されている。この結果、図３４
に示すように、ラッチ回路３４は、上記ラッチ回路３３
と同様に、ブロックＢi の最前段のＤフリップフロップ
Ｆ２(i,1) へパルス入力が開始された時点から、最終段
のＤフリップフロップＦ２(i,K) がパルス出力を終了し
た時点まで、ハイレベルの制御信号ＥＮＡi を出力し
て、レベルシフタ２３(i) に動作を指示できる。
【０１４４】なお、本実施形態では、ラッチ回路（３３
〜３４）のトリガとして、最前段のＤフリップフロップ
Ｆ２(i,1) へのパルス入力の開始と、最終段のＤフリッ
プフロップＦ２(i,K) のパルス出力の終了とを用いた
が、これに限るものではない。ブロックＢi 内のＤフリ
ップフロップＦ２がクロック信号ＣＫi を必要とする期
間よりも前のタイミングで制御信号ＥＮＡi をアクティ
ブに設定可能な信号と、当該期間の後のタイミングで制
御信号ＥＮＡi をインアクティブに設定可能な信号とを
トリガとすれば、同様の効果が得られる。
〜３４）のトリガとして、最前段のＤフリップフロップ
Ｆ２(i,1) へのパルス入力の開始と、最終段のＤフリッ
プフロップＦ２(i,K) のパルス出力の終了とを用いた
が、これに限るものではない。ブロックＢi 内のＤフリ
ップフロップＦ２がクロック信号ＣＫi を必要とする期
間よりも前のタイミングで制御信号ＥＮＡi をアクティ
ブに設定可能な信号と、当該期間の後のタイミングで制
御信号ＥＮＡi をインアクティブに設定可能な信号とを
トリガとすれば、同様の効果が得られる。
【０１４５】〔第７の実施形態〕以下では、図３５を参
照して、上記第４および第６の実施形態と同様、レベル
シフタ２３（２４、２５）が複数のＤフリップフロップ
Ｆ２へクロック信号ＣＫを供給するシフトレジスタ２１
ｂ〜２１ｄにおいて、さらに消費電力を削減可能な構成
について説明する。
照して、上記第４および第６の実施形態と同様、レベル
シフタ２３（２４、２５）が複数のＤフリップフロップ
Ｆ２へクロック信号ＣＫを供給するシフトレジスタ２１
ｂ〜２１ｄにおいて、さらに消費電力を削減可能な構成
について説明する。
【０１４６】具体的には、本実施形態に係るシフトレジ
スタは、上記シフトレジスタ２１ｂ〜２１ｄと同様の構
成であるが、各ＤフリップフロップＦ２(i,j) 毎にクロ
ック信号制御回路２６(i,j) が設けられており、レベル
シフタ２３(i) （２４(i) 、２５(i) ：以下では、２３
(i) で代表する）は、クロック入力が必要なＤフリップ
フロップＦ２のみに昇圧後のクロック信号ＣＫ(i) を供
給している。
スタは、上記シフトレジスタ２１ｂ〜２１ｄと同様の構
成であるが、各ＤフリップフロップＦ２(i,j) 毎にクロ
ック信号制御回路２６(i,j) が設けられており、レベル
シフタ２３(i) （２４(i) 、２５(i) ：以下では、２３
(i) で代表する）は、クロック入力が必要なＤフリップ
フロップＦ２のみに昇圧後のクロック信号ＣＫ(i) を供
給している。
【０１４７】上記クロック信号制御回路２６(i,j) は、
図３５に示すように、クロック信号ＣＫi が伝送される
信号線上に設けられたスイッチＳＷ１(i,j) と、クロッ
ク信号ＣＫi の反転信号ＣＫi バーの伝送線上に設けら
れたスイッチＳＷ２(i,j) とを備えている。両スイッチ
ＳＷ１(i,j) ・ＳＷ２(i,j) は、図８に示すレベルシフ
タ２３(i,j) と同様、ＤフリップフロップＦ２(i,j) の
入出力の論理和を算出するＯＲ回路Ｇ１(i,j) によって
制御され、ＤフリップフロップＦ２(i,j) がクロック信
号ＣＫi （ＣＫi バー）を必要とするときに導通すると
共に、クロック入力が不要な場合に遮断される。さら
に、クロック信号制御回路２６(i,j) には、Ｄフリップ
フロップＦ２(i,j) のクロック入力端子と接地電位との
間に設けられたＮ型のＭＯＳトランジスタＮ７１(i,j)
と、ＤフリップフロップＦ２(i,j)の反転クロック入力
端子と駆動電圧ＶCCとの間に設けられたＰ型のＭＯＳト
ランジスタＰ７２(i,j) とが設けられている。上記トラ
ンジスタＮ７１(i,j) のゲートには、ＯＲ回路Ｇ１
(i,j) の出力がインバータＩＮＶ７１(i,j) で反転され
た後で印加されており、上記トランジスタＰ７２(i,j)
のゲートには、ＯＲ回路Ｇ１(i,j) の出力が印加され
る。
図３５に示すように、クロック信号ＣＫi が伝送される
信号線上に設けられたスイッチＳＷ１(i,j) と、クロッ
ク信号ＣＫi の反転信号ＣＫi バーの伝送線上に設けら
れたスイッチＳＷ２(i,j) とを備えている。両スイッチ
ＳＷ１(i,j) ・ＳＷ２(i,j) は、図８に示すレベルシフ
タ２３(i,j) と同様、ＤフリップフロップＦ２(i,j) の
入出力の論理和を算出するＯＲ回路Ｇ１(i,j) によって
制御され、ＤフリップフロップＦ２(i,j) がクロック信
号ＣＫi （ＣＫi バー）を必要とするときに導通すると
共に、クロック入力が不要な場合に遮断される。さら
に、クロック信号制御回路２６(i,j) には、Ｄフリップ
フロップＦ２(i,j) のクロック入力端子と接地電位との
間に設けられたＮ型のＭＯＳトランジスタＮ７１(i,j)
と、ＤフリップフロップＦ２(i,j)の反転クロック入力
端子と駆動電圧ＶCCとの間に設けられたＰ型のＭＯＳト
ランジスタＰ７２(i,j) とが設けられている。上記トラ
ンジスタＮ７１(i,j) のゲートには、ＯＲ回路Ｇ１
(i,j) の出力がインバータＩＮＶ７１(i,j) で反転され
た後で印加されており、上記トランジスタＰ７２(i,j)
のゲートには、ＯＲ回路Ｇ１(i,j) の出力が印加され
る。
【０１４８】上記構成では、対応するＤフリップフロッ
プＦ２(i,j) が昇圧後のクロック信号ＣＫi （ＣＫi バ
ー）を必要な期間、上記スイッチＳＷ１(i,j) （ＳＷ２
(i,j) ）が導通して該ＤフリップフロップＦ２(i,j) へ
クロック信号ＣＫi （ＣＫiバー）を印加する。一方、
クロック入力が不要な期間には、上記スイッチＳＷ１
(i,j) ・ＳＷ２(i,j) が遮断され、例えば、Ｄフリップ
フロップＦ２(i,j) など、両スイッチＳＷ１(i,j) ・Ｓ
Ｗ２(i,j) 以降の回路と、レベルシフタ２３(i)とを切
り離す。さらに、クロック入力が不要な期間には、上記
両トランジスタＮ７１(i,j) ・Ｐ７２(i,j) が導通し
て、ＤフリップフロップＦ２(i,j) のクロック入力端子
および反転入力端子をそれぞれ所定の値（ローレベルお
よびハイレベル）に維持するので、上記両入力端子が不
定の場合とは異なり、ＤフリップフロップＦ２(i,j) の
誤動作を抑制できる。
プＦ２(i,j) が昇圧後のクロック信号ＣＫi （ＣＫi バ
ー）を必要な期間、上記スイッチＳＷ１(i,j) （ＳＷ２
(i,j) ）が導通して該ＤフリップフロップＦ２(i,j) へ
クロック信号ＣＫi （ＣＫiバー）を印加する。一方、
クロック入力が不要な期間には、上記スイッチＳＷ１
(i,j) ・ＳＷ２(i,j) が遮断され、例えば、Ｄフリップ
フロップＦ２(i,j) など、両スイッチＳＷ１(i,j) ・Ｓ
Ｗ２(i,j) 以降の回路と、レベルシフタ２３(i)とを切
り離す。さらに、クロック入力が不要な期間には、上記
両トランジスタＮ７１(i,j) ・Ｐ７２(i,j) が導通し
て、ＤフリップフロップＦ２(i,j) のクロック入力端子
および反転入力端子をそれぞれ所定の値（ローレベルお
よびハイレベル）に維持するので、上記両入力端子が不
定の場合とは異なり、ＤフリップフロップＦ２(i,j) の
誤動作を抑制できる。
【０１４９】上記構成によれば、クロック入力が不要な
期間中、両スイッチＳＷ１(i,j) ・ＳＷ２(i,j) 以降の
回路と、レベルシフタ２３(i) とが切り離されるので、
レベルシフタ２３(i) は、現時点でクロック信号ＣＫ
(i) を必要とするＤフリップフロップＦ２(i,j) のみを
駆動すればよい。したがって、ブロックＢi 内の全Ｄフ
リップフロップＦ２(i,1) 〜Ｆ２(i,K) を駆動する場合
に比べて、レベルシフタ２３(i) の負荷容量を大幅に削
減でき、消費電力を削減できる。この結果、消費電力の
小さなシフトレジスタを実現できる。
期間中、両スイッチＳＷ１(i,j) ・ＳＷ２(i,j) 以降の
回路と、レベルシフタ２３(i) とが切り離されるので、
レベルシフタ２３(i) は、現時点でクロック信号ＣＫ
(i) を必要とするＤフリップフロップＦ２(i,j) のみを
駆動すればよい。したがって、ブロックＢi 内の全Ｄフ
リップフロップＦ２(i,1) 〜Ｆ２(i,K) を駆動する場合
に比べて、レベルシフタ２３(i) の負荷容量を大幅に削
減でき、消費電力を削減できる。この結果、消費電力の
小さなシフトレジスタを実現できる。
【０１５０】なお、上記では、ＤフリップフロップＦ２
(i,j) 毎にクロック信号制御回路２６(i,j) が設けられ
ている場合を例にして説明したが、これに限るものでは
なく、例えば、複数のＤフリップフロップＦ２毎にクロ
ック信号制御回路２６を設けてもよい。この場合、両ス
イッチＳＷ１・ＳＷ２は、両スイッチＳＷ１・ＳＷ２に
接続されるＤフリップフロップＦ２がクロック入力を必
要としている間、すなわち、最前段のＤフリップフロッ
プＦ２へのパルス入力が開始されてから、最終段のＤフ
リップフロップＦ２がパルス出力を終了するまでの間、
導通できるように、例えば、図２０に示すＯＲ回路Ｇ３
や図３０（図３３）に示すラッチ回路３３（３４）と同
様の回路によって制御される。この場合は、各Ｄフリッ
プフロップＦ２毎にクロック信号制御回路２６を設ける
構成と比較すると、レベルシフタ２３（２４、２５）の
負荷容量は大きくなるが、クロック信号制御回路２６の
数を削減できるので、回路構成を簡略化できる。
(i,j) 毎にクロック信号制御回路２６(i,j) が設けられ
ている場合を例にして説明したが、これに限るものでは
なく、例えば、複数のＤフリップフロップＦ２毎にクロ
ック信号制御回路２６を設けてもよい。この場合、両ス
イッチＳＷ１・ＳＷ２は、両スイッチＳＷ１・ＳＷ２に
接続されるＤフリップフロップＦ２がクロック入力を必
要としている間、すなわち、最前段のＤフリップフロッ
プＦ２へのパルス入力が開始されてから、最終段のＤフ
リップフロップＦ２がパルス出力を終了するまでの間、
導通できるように、例えば、図２０に示すＯＲ回路Ｇ３
や図３０（図３３）に示すラッチ回路３３（３４）と同
様の回路によって制御される。この場合は、各Ｄフリッ
プフロップＦ２毎にクロック信号制御回路２６を設ける
構成と比較すると、レベルシフタ２３（２４、２５）の
負荷容量は大きくなるが、クロック信号制御回路２６の
数を削減できるので、回路構成を簡略化できる。
【０１５１】〔第８の実施形態〕ところで、例えば、図
２に示すデータ信号線駆動回路３や走査信号線駆動回路
４では、上記各実施形態に係るシフトレジスタ（１１・
１１ａ〜１１ｃ・２１・２１ａ〜２１ｄ）の各段の出力
が、タイミングを示す信号として、直接使用される場合
もあるが、複数段の出力を論理演算した信号がタイミン
グ信号として使用されることもある。
２に示すデータ信号線駆動回路３や走査信号線駆動回路
４では、上記各実施形態に係るシフトレジスタ（１１・
１１ａ〜１１ｃ・２１・２１ａ〜２１ｄ）の各段の出力
が、タイミングを示す信号として、直接使用される場合
もあるが、複数段の出力を論理演算した信号がタイミン
グ信号として使用されることもある。
【０１５２】以下では、第１・第３および第５の実施形
態のように、ＳＲフリップフロップＦ１を用いたシフト
レジスタにおいて、複数段の出力を論理演算する場合に
好適な構成について、図３６および図３７を参照しなが
ら説明する。なお、ＳＲフリップフロップＦ１を用いた
構成であれば、他の実施形態にも適用できるが、以下で
は、第１の実施形態の場合を例にして説明する。
態のように、ＳＲフリップフロップＦ１を用いたシフト
レジスタにおいて、複数段の出力を論理演算する場合に
好適な構成について、図３６および図３７を参照しなが
ら説明する。なお、ＳＲフリップフロップＦ１を用いた
構成であれば、他の実施形態にも適用できるが、以下で
は、第１の実施形態の場合を例にして説明する。
【０１５３】すなわち、本実施形態に係るシフトレジス
タ１１ｄは、図１に示すシフトレジスタ１１の構成に加
えて、互いに隣接する２つの出力Ｓi ・Ｓi+1 の論理積
を演算し、演算結果をタイミング信号ＳＭＰi として出
力するＡＮＤ回路Ｇ４(i) を備えている。さらに、最前
段のＳＲフリップフロップＦ１(1) の前段には、ＳＲフ
リップフロップＦ１(0) が設けられ、当該ＳＲフリップ
フロップＦ１(0) の出力Ｓ0 と、出力Ｓ1 との論理積を
算出して出力するＡＮＤ回路Ｇ４(0) が設けられてい
る。また、ＳＲフリップフロップＦ１(0) には、負論理
のセット信号として、開始信号ＳＰの反転信号ＳＰバー
が印加されており、上記ＳＲフリップフロップＦ１(0)
の出力は、次段となるレベルシフタ１３(1) に制御信号
ＥＮＡ1 として入力される。なお、ＳＲフリップフロッ
プＦ１(0) は、他段のＳＲフリップフロップＦ１(i) と
同様に、伝送するパルス信号のパルス幅に応じた段数
（この場合は、２段）だけ後のレベルシフタ１３(2) の
出力ＣＫ2 が印加される。
タ１１ｄは、図１に示すシフトレジスタ１１の構成に加
えて、互いに隣接する２つの出力Ｓi ・Ｓi+1 の論理積
を演算し、演算結果をタイミング信号ＳＭＰi として出
力するＡＮＤ回路Ｇ４(i) を備えている。さらに、最前
段のＳＲフリップフロップＦ１(1) の前段には、ＳＲフ
リップフロップＦ１(0) が設けられ、当該ＳＲフリップ
フロップＦ１(0) の出力Ｓ0 と、出力Ｓ1 との論理積を
算出して出力するＡＮＤ回路Ｇ４(0) が設けられてい
る。また、ＳＲフリップフロップＦ１(0) には、負論理
のセット信号として、開始信号ＳＰの反転信号ＳＰバー
が印加されており、上記ＳＲフリップフロップＦ１(0)
の出力は、次段となるレベルシフタ１３(1) に制御信号
ＥＮＡ1 として入力される。なお、ＳＲフリップフロッ
プＦ１(0) は、他段のＳＲフリップフロップＦ１(i) と
同様に、伝送するパルス信号のパルス幅に応じた段数
（この場合は、２段）だけ後のレベルシフタ１３(2) の
出力ＣＫ2 が印加される。
【０１５４】ここで、各ＳＲフリップフロップＦ
１(0) 、Ｆ１(1) …の出力Ｓ0 、Ｓ1 …のうち、出力Ｓ
0 のみが、単一のＡＮＤ回路Ｇ４(0) に接続されてお
り、他の出力Ｓi は、２つのＡＮＤ回路Ｇ４(i-1) ・Ｇ
４(i) とに接続されている。この結果、ＳＲフリップフ
ロップＦ１(0) と、残余のＳＲフリップフロップＦ１
(i) とは、出力負荷が異なり、仮に同じタイミングで駆
動したとしても、出力Ｓ0 と残余の出力Ｓ1 … とは、
クロック信号ＣＫに対する遅延時間が互いに異なってし
まう。したがって、クロック信号ＣＫの周波数が高い場
合には、遅延時間のズレに起因するタイミングのバラツ
キを抑えるため、上記ＡＮＤ回路Ｇ４(0) の出力信号
は、後段の回路では使用されないダミー信号ＤＵＭＭＹ
となり、残余のＡＮＤ回路Ｇ４(1) …の出力ＳＭＰ1 …
のみが、映像信号抽出に使用される。
１(0) 、Ｆ１(1) …の出力Ｓ0 、Ｓ1 …のうち、出力Ｓ
0 のみが、単一のＡＮＤ回路Ｇ４(0) に接続されてお
り、他の出力Ｓi は、２つのＡＮＤ回路Ｇ４(i-1) ・Ｇ
４(i) とに接続されている。この結果、ＳＲフリップフ
ロップＦ１(0) と、残余のＳＲフリップフロップＦ１
(i) とは、出力負荷が異なり、仮に同じタイミングで駆
動したとしても、出力Ｓ0 と残余の出力Ｓ1 … とは、
クロック信号ＣＫに対する遅延時間が互いに異なってし
まう。したがって、クロック信号ＣＫの周波数が高い場
合には、遅延時間のズレに起因するタイミングのバラツ
キを抑えるため、上記ＡＮＤ回路Ｇ４(0) の出力信号
は、後段の回路では使用されないダミー信号ＤＵＭＭＹ
となり、残余のＡＮＤ回路Ｇ４(1) …の出力ＳＭＰ1 …
のみが、映像信号抽出に使用される。
【０１５５】上記構成において、ＳＲフリップフロップ
Ｆ１(0) には、他段とは異なり、クロック信号ＣＫに同
期しない反転信号ＳＰバーが負論理のセット信号として
印加されているので、出力Ｓ0 のタイミング（立ち上が
りやパルス幅など）は、他のＳＲフリップフロップＦ１
(1) …の出力Ｓ1 …と異なっている。ところが、上述し
たように、出力Ｓ0 は、ダミー信号ＤＵＭＭＹとして後
段の回路で使用されない。したがって、出力Ｓ0 のタイ
ミングが異なっていたとしても、シフトレジスタ１１ｄ
は、何ら支障なく、所定の時間ずつ、タイミングの異な
るタイミング信号ＳＭＰ1 …を出力できる。
Ｆ１(0) には、他段とは異なり、クロック信号ＣＫに同
期しない反転信号ＳＰバーが負論理のセット信号として
印加されているので、出力Ｓ0 のタイミング（立ち上が
りやパルス幅など）は、他のＳＲフリップフロップＦ１
(1) …の出力Ｓ1 …と異なっている。ところが、上述し
たように、出力Ｓ0 は、ダミー信号ＤＵＭＭＹとして後
段の回路で使用されない。したがって、出力Ｓ0 のタイ
ミングが異なっていたとしても、シフトレジスタ１１ｄ
は、何ら支障なく、所定の時間ずつ、タイミングの異な
るタイミング信号ＳＭＰ1 …を出力できる。
【０１５６】さらに、上記構成では、ＳＲフリップフロ
ップＦ１(0) へ反転信号ＳＰバーが印加され、レベルシ
フタ１３が省かれている。したがって、ＳＲフリップフ
ロップＦ１(0) にもレベルシフタ１３を設ける場合に比
べて、レベルシフタ１３の数を削減できる。
ップＦ１(0) へ反転信号ＳＰバーが印加され、レベルシ
フタ１３が省かれている。したがって、ＳＲフリップフ
ロップＦ１(0) にもレベルシフタ１３を設ける場合に比
べて、レベルシフタ１３の数を削減できる。
【０１５７】なお、上記第１ないし第８の実施形態で
は、レベルシフタ（１３・１４・２３〜２５）が電流駆
動型の場合を例にして説明したが、図３８に示すように
電圧駆動型のレベルシフタ４１を用いてもよい。当該レ
ベルシフタ４１のレベルシフト部４１ａは、入力スイッ
チング素子として、クロック信号ＣＫに応じて導通／遮
断されるＮ型のＭＯＳトランジスタＮ８１と、クロック
信号ＣＫの反転信号ＣＫバーに応じて導通／遮断される
Ｎ型のＭＯＳトランジスタＮ８２とを備えている。各ト
ランジスタＮ８１（Ｎ８２）のドレインには、負荷とな
るＰ型のＭＯＳトランジスタＰ８３（Ｐ８４）を介して
駆動電圧ＶCCが印加されており、両トランジスタＮ８１
・Ｎ８２のソースは、接地されている。また、上記トラ
ンジスタＮ８２・Ｐ８４の接続点の電位は、レベルシフ
タ４１の出力ＯＵＴとして出力されると共に、上記トラ
ンジスタＰ８３のゲートへ印加される。同様に、上記ト
ランジスタＮ８１・Ｐ８３の接続点の電位は、レベルシ
フタ４１の反転出力ＯＵＴバーとして出力されると共
に、上記トランジスタＰ８４のゲートへ印加される。
は、レベルシフタ（１３・１４・２３〜２５）が電流駆
動型の場合を例にして説明したが、図３８に示すように
電圧駆動型のレベルシフタ４１を用いてもよい。当該レ
ベルシフタ４１のレベルシフト部４１ａは、入力スイッ
チング素子として、クロック信号ＣＫに応じて導通／遮
断されるＮ型のＭＯＳトランジスタＮ８１と、クロック
信号ＣＫの反転信号ＣＫバーに応じて導通／遮断される
Ｎ型のＭＯＳトランジスタＮ８２とを備えている。各ト
ランジスタＮ８１（Ｎ８２）のドレインには、負荷とな
るＰ型のＭＯＳトランジスタＰ８３（Ｐ８４）を介して
駆動電圧ＶCCが印加されており、両トランジスタＮ８１
・Ｎ８２のソースは、接地されている。また、上記トラ
ンジスタＮ８２・Ｐ８４の接続点の電位は、レベルシフ
タ４１の出力ＯＵＴとして出力されると共に、上記トラ
ンジスタＰ８３のゲートへ印加される。同様に、上記ト
ランジスタＮ８１・Ｐ８３の接続点の電位は、レベルシ
フタ４１の反転出力ＯＵＴバーとして出力されると共
に、上記トランジスタＰ８４のゲートへ印加される。
【０１５８】一方、上記レベルシフタ４１には、入力開
放スイッチ部（スイッチ）４１ｂとして、Ｎ型のＭＯＳ
トランジスタＮ９１・Ｎ９２が設けられており、レベル
シフタ４１の動作中、上記トランジスタＮ８１のゲート
には、トランジスタＮ９１を介してクロック信号ＣＫが
印加されると共に、上記トランジスタＮ８２のゲートに
は、トランジスタＮ９２を介してクロック信号ＣＫの反
転信号ＣＫバーが印加される。
放スイッチ部（スイッチ）４１ｂとして、Ｎ型のＭＯＳ
トランジスタＮ９１・Ｎ９２が設けられており、レベル
シフタ４１の動作中、上記トランジスタＮ８１のゲート
には、トランジスタＮ９１を介してクロック信号ＣＫが
印加されると共に、上記トランジスタＮ８２のゲートに
は、トランジスタＮ９２を介してクロック信号ＣＫの反
転信号ＣＫバーが印加される。
【０１５９】さらに、上記レベルシフタ４１には、入力
安定部４１ｃとして、Ｎ型のＭＯＳトランジスタＮ９３
およびＰ型のＭＯＳトランジスタＰ９４が設けられてい
る。これにより、レベルシフタ４１の停止中、上記トラ
ンジスタＮ８１のゲートは、トランジスタＮ９３を介し
て接地され、上記トランジスタＮ８２のゲートには、ト
ランジスタＰ９４を介して駆動電圧ＶCCが印加される。
なお、上記入力安定部４１ｃは、特許請求の範囲に記載
の出力安定手段に対応し、上記両トランジスタＮ８１・
Ｎ８２への入力電圧を制御して、出力を安定させる。こ
こで、レベルシフタ４１は、電圧駆動型であり、出力Ｏ
ＵＴを変化する場合にのみ電力を消費するので、レベル
シフタ４１の停止時に、入力電圧で出力電圧を制御して
も電力消費が発生しない。
安定部４１ｃとして、Ｎ型のＭＯＳトランジスタＮ９３
およびＰ型のＭＯＳトランジスタＰ９４が設けられてい
る。これにより、レベルシフタ４１の停止中、上記トラ
ンジスタＮ８１のゲートは、トランジスタＮ９３を介し
て接地され、上記トランジスタＮ８２のゲートには、ト
ランジスタＰ９４を介して駆動電圧ＶCCが印加される。
なお、上記入力安定部４１ｃは、特許請求の範囲に記載
の出力安定手段に対応し、上記両トランジスタＮ８１・
Ｎ８２への入力電圧を制御して、出力を安定させる。こ
こで、レベルシフタ４１は、電圧駆動型であり、出力Ｏ
ＵＴを変化する場合にのみ電力を消費するので、レベル
シフタ４１の停止時に、入力電圧で出力電圧を制御して
も電力消費が発生しない。
【０１６０】本実施形態では、制御信号ＥＮＡがハイレ
ベルの場合、レベルシフタ４１の動作を示しているの
で、上記トランジスタＮ９１・Ｎ９２・Ｐ９４のゲート
には、制御信号ＥＮＡが印加され、トランジスタＮ９３
には、制御信号ＥＮＡがインバータＩＮＶ９１にて反転
された後、印加されている。
ベルの場合、レベルシフタ４１の動作を示しているの
で、上記トランジスタＮ９１・Ｎ９２・Ｐ９４のゲート
には、制御信号ＥＮＡが印加され、トランジスタＮ９３
には、制御信号ＥＮＡがインバータＩＮＶ９１にて反転
された後、印加されている。
【０１６１】上記構成では、制御信号ＥＮＡがハイレベ
ルの場合、トランジスタＮ９１・Ｎ９２が導通し、トラ
ンジスタＮ８１・Ｎ８２がクロック信号ＣＫ、および、
その反転信号ＣＫバーに応じて導通／遮断する。これに
より、出力ＯＵＴは、クロック信号ＣＫがハイレベルの
場合、駆動電圧ＶCCのレベルにまで昇圧され、ローレベ
ルの場合、接地レベルとなる。
ルの場合、トランジスタＮ９１・Ｎ９２が導通し、トラ
ンジスタＮ８１・Ｎ８２がクロック信号ＣＫ、および、
その反転信号ＣＫバーに応じて導通／遮断する。これに
より、出力ＯＵＴは、クロック信号ＣＫがハイレベルの
場合、駆動電圧ＶCCのレベルにまで昇圧され、ローレベ
ルの場合、接地レベルとなる。
【０１６２】これとは逆に、制御信号ＥＮＡがローレベ
ルの場合には、トランジスタＮ９３・Ｐ９４が導通する
ので、トランジスタＮ８１が遮断、トランジスタＮ８２
が導通する。この結果、出力ＯＵＴは接地レベルに保た
れ、反転出力ＯＵＴバーは、駆動電圧ＶCCに維持され
る。また、この状態では、両トランジスタＮ９１・Ｎ９
２が遮断されているので、入力スイッチング素子として
のトランジスタＮ８１（Ｎ８２）のゲートは、クロック
信号ＣＫ（ＣＫバー）の伝送線から切り離される。これ
により、例えば、図２に示す制御回路５など、クロック
信号ＣＫ（ＣＫバー）の駆動回路の負荷容量および消費
電力を削減できる。
ルの場合には、トランジスタＮ９３・Ｐ９４が導通する
ので、トランジスタＮ８１が遮断、トランジスタＮ８２
が導通する。この結果、出力ＯＵＴは接地レベルに保た
れ、反転出力ＯＵＴバーは、駆動電圧ＶCCに維持され
る。また、この状態では、両トランジスタＮ９１・Ｎ９
２が遮断されているので、入力スイッチング素子として
のトランジスタＮ８１（Ｎ８２）のゲートは、クロック
信号ＣＫ（ＣＫバー）の伝送線から切り離される。これ
により、例えば、図２に示す制御回路５など、クロック
信号ＣＫ（ＣＫバー）の駆動回路の負荷容量および消費
電力を削減できる。
【０１６３】なお、図３８では、レベルシフタ１３・２
３と同様、１つの制御信号ＥＮＡで動作／停止を制御す
る場合を例にして説明したが、上記レベルシフタ１４・
２４・２５と同様に、トランジスタＮ９１〜Ｐ９４・イ
ンバータＩＮＶ９１の数を制御信号ＥＮＡの数に応じて
増加させれば、複数の制御信号ＥＮＡで動作／停止を制
御できる。
３と同様、１つの制御信号ＥＮＡで動作／停止を制御す
る場合を例にして説明したが、上記レベルシフタ１４・
２４・２５と同様に、トランジスタＮ９１〜Ｐ９４・イ
ンバータＩＮＶ９１の数を制御信号ＥＮＡの数に応じて
増加させれば、複数の制御信号ＥＮＡで動作／停止を制
御できる。
【０１６４】上記構成のレベルシフタ４１を用いた場合
であっても、レベルシフタ４１が複数設けられており、
クロック出力が不要なレベルシフタ４１の少なくとも１
つが停止するので、単一のレベルシフタがシフトレジス
タの全フリップフロップへクロック信号を供給する場合
に比べて、各レベルシフタの負荷容量を削減でき、シフ
トレジスタの消費電力を削減できる。
であっても、レベルシフタ４１が複数設けられており、
クロック出力が不要なレベルシフタ４１の少なくとも１
つが停止するので、単一のレベルシフタがシフトレジス
タの全フリップフロップへクロック信号を供給する場合
に比べて、各レベルシフタの負荷容量を削減でき、シフ
トレジスタの消費電力を削減できる。
【０１６５】ただし、上記第１ないし第８の実施形態に
示す電流駆動型のレベルシフタ１３（１４・２３〜２
５：以下では、レベルシフタ１３で代表する）は、動作
中、入力スイッチング素子（Ｐ１１・Ｐ１２）へ常時電
流が流れているので、クロック信号ＣＫの振幅が入力ス
イッチング素子（トランジスタＮ８１・Ｎ８２）のしき
い値よりも低く、レベルシフタ４１が動作できない場合
であっても、何ら支障なく、クロック信号ＣＫを昇圧で
きる。また、クロック出力の要否に応じて、レベルシフ
タ１３を停止させているので、出力を変化させない場合
であっても電力を消費するレベルシフタ１３が複数設け
られているにも拘わらず、消費電力の増大を抑制でき
る。したがって、電流駆動型のレベルシフタ１３を用い
る方が望ましい。
示す電流駆動型のレベルシフタ１３（１４・２３〜２
５：以下では、レベルシフタ１３で代表する）は、動作
中、入力スイッチング素子（Ｐ１１・Ｐ１２）へ常時電
流が流れているので、クロック信号ＣＫの振幅が入力ス
イッチング素子（トランジスタＮ８１・Ｎ８２）のしき
い値よりも低く、レベルシフタ４１が動作できない場合
であっても、何ら支障なく、クロック信号ＣＫを昇圧で
きる。また、クロック出力の要否に応じて、レベルシフ
タ１３を停止させているので、出力を変化させない場合
であっても電力を消費するレベルシフタ１３が複数設け
られているにも拘わらず、消費電力の増大を抑制でき
る。したがって、電流駆動型のレベルシフタ１３を用い
る方が望ましい。
【０１６６】なお、上記第３ないし第７の実施形態で
は、Ｋ個のフリップフロップ（Ｆ１・Ｆ２）毎にレベル
シフタ（１３・１４・２３〜２５）を設ける場合を例に
して説明したが、シフトレジスタが複数のブロックに分
割され、各ブロック毎にレベルシフタが設けられていれ
ば、各ブロックに含まれるフリップフロップの数が同じ
でなくても、略同様の効果が得られる。
は、Ｋ個のフリップフロップ（Ｆ１・Ｆ２）毎にレベル
シフタ（１３・１４・２３〜２５）を設ける場合を例に
して説明したが、シフトレジスタが複数のブロックに分
割され、各ブロック毎にレベルシフタが設けられていれ
ば、各ブロックに含まれるフリップフロップの数が同じ
でなくても、略同様の効果が得られる。
【０１６７】さらに、上記各実施形態では、シフトレジ
スタの適用例として、画像表示装置を例にして説明した
が、シフトレジスタの駆動電圧よりも低い振幅のクロッ
ク信号ＣＫが与えられる用途であれば、本発明に係るシ
フトレジスタを広く適用できる。ただし、画像表示装置
では、解像度の向上と表示面積の拡大とが強く求められ
ているため、シフトレジスタの段数が多く、かつ、レベ
ルシフタの駆動能力を十分に確保できないことが多い。
したがって、画像表示装置の駆動回路に適用した場合
は、特に効果的である
スタの適用例として、画像表示装置を例にして説明した
が、シフトレジスタの駆動電圧よりも低い振幅のクロッ
ク信号ＣＫが与えられる用途であれば、本発明に係るシ
フトレジスタを広く適用できる。ただし、画像表示装置
では、解像度の向上と表示面積の拡大とが強く求められ
ているため、シフトレジスタの段数が多く、かつ、レベ
ルシフタの駆動能力を十分に確保できないことが多い。
したがって、画像表示装置の駆動回路に適用した場合
は、特に効果的である
【０１６８】
【発明の効果】本発明に係るシフトレジスタは、以上の
ように、フリップフロップが少なくとも１つのフリップ
フロップからなる複数のブロックに分けられ、駆動電圧
よりも小さな振幅のクロック信号を昇圧するレベルシフ
タは、当該各ブロック毎に設けられていると共に、上記
複数のレベルシフタのうち、その時点で上記入力パルス
の伝送に上記クロック信号の入力を必要としないブロッ
クに対応するレベルシフタの少なくとも１つは停止する
構成である。
ように、フリップフロップが少なくとも１つのフリップ
フロップからなる複数のブロックに分けられ、駆動電圧
よりも小さな振幅のクロック信号を昇圧するレベルシフ
タは、当該各ブロック毎に設けられていると共に、上記
複数のレベルシフタのうち、その時点で上記入力パルス
の伝送に上記クロック信号の入力を必要としないブロッ
クに対応するレベルシフタの少なくとも１つは停止する
構成である。
【０１６９】当該構成では、シフトレジスタに複数のレ
ベルシフタが設けられているので、各レベルシフタから
フリップフロップへの距離を短縮できる。また、複数の
レベルシフタのうち、少なくとも１つは、動作を停止し
ている。これらの結果、低電圧のクロック信号入力で動
作可能で、かつ、低消費電力なシフトレジスタを実現で
きるという効果を奏する。
ベルシフタが設けられているので、各レベルシフタから
フリップフロップへの距離を短縮できる。また、複数の
レベルシフタのうち、少なくとも１つは、動作を停止し
ている。これらの結果、低電圧のクロック信号入力で動
作可能で、かつ、低消費電力なシフトレジスタを実現で
きるという効果を奏する。
【０１７０】本発明に係るシフトレジスタは、上記構成
において、上記各レベルシフタは、対応するブロック中
に、その時点でクロック信号の入力を必要としているフ
リップフロップが含まれている期間にのみ動作する構成
である。
において、上記各レベルシフタは、対応するブロック中
に、その時点でクロック信号の入力を必要としているフ
リップフロップが含まれている期間にのみ動作する構成
である。
【０１７１】当該構成によれば、入力パルスの伝送に必
要なレベルシフタのみが動作するので、他のレベルシフ
タが動作する場合に比べて、シフトレジスタの消費電力
を大幅に削減できる。
要なレベルシフタのみが動作するので、他のレベルシフ
タが動作する場合に比べて、シフトレジスタの消費電力
を大幅に削減できる。
【０１７２】本発明に係るシフトレジスタは、上記構成
において、上記ブロックのうちの特定ブロックに対応す
る特定レベルシフタは、当該特定ブロックへのパルス入
力が開始された時点で動作を開始し、当該特定ブロック
の最終段のセット・リセット・フリップフロップがセッ
トされた後に動作を停止する構成である。
において、上記ブロックのうちの特定ブロックに対応す
る特定レベルシフタは、当該特定ブロックへのパルス入
力が開始された時点で動作を開始し、当該特定ブロック
の最終段のセット・リセット・フリップフロップがセッ
トされた後に動作を停止する構成である。
【０１７３】当該構成によれば、特定レベルシフタは、
特定ブロックのセット・リセット・フリップフロップへ
のクロック信号の入力が不要な場合には、動作を停止す
る。この結果、フリップフロップがＤフリップフロップ
の場合よりも高速で動作可能なレベルシフタにおいて、
消費電力を削減できるという効果を奏する。
特定ブロックのセット・リセット・フリップフロップへ
のクロック信号の入力が不要な場合には、動作を停止す
る。この結果、フリップフロップがＤフリップフロップ
の場合よりも高速で動作可能なレベルシフタにおいて、
消費電力を削減できるという効果を奏する。
【０１７４】本発明に係るシフトレジスタは、上記構成
において、上記特定ブロック内のセット・リセット・フ
リップフロップが１つの場合には、上記特定レベルシフ
タは、上記特定ブロックへのパルス入力が開始された時
点で動作を開始し、パルス入力が終了した時点で動作を
停止する構成である。
において、上記特定ブロック内のセット・リセット・フ
リップフロップが１つの場合には、上記特定レベルシフ
タは、上記特定ブロックへのパルス入力が開始された時
点で動作を開始し、パルス入力が終了した時点で動作を
停止する構成である。
【０１７５】当該構成によれば、前段のフリップフロッ
プの出力自体を用いて、特定レベルシフタの動作／停止
を制御できるので、シフトレジスタの構成を簡略化でき
るという効果を奏する。
プの出力自体を用いて、特定レベルシフタの動作／停止
を制御できるので、シフトレジスタの構成を簡略化でき
るという効果を奏する。
【０１７６】本発明に係るシフトレジスタは、上記構成
において、特定ブロック内のフリップフロップが複数の
場合、上記特定レベルシフタは、上記特定ブロックへパ
ルス入力されている間、および、当該特定ブロック内の
最終段を除くフリップフロップのいずれかがパルス出力
している間に動作する構成である。
において、特定ブロック内のフリップフロップが複数の
場合、上記特定レベルシフタは、上記特定ブロックへパ
ルス入力されている間、および、当該特定ブロック内の
最終段を除くフリップフロップのいずれかがパルス出力
している間に動作する構成である。
【０１７７】当該構成によれば、特定ブロックへの入力
および特定ブロック内のフリップフロップの出力に基づ
いて、特定レベルシフタの動作／停止を制御できるの
で、簡単で動作速度の速いシフトレジスタを実現できる
という効果を奏する。
および特定ブロック内のフリップフロップの出力に基づ
いて、特定レベルシフタの動作／停止を制御できるの
で、簡単で動作速度の速いシフトレジスタを実現できる
という効果を奏する。
【０１７８】本発明に係るシフトレジスタは、上記構成
において、特定ブロック内のフリップフロップが複数の
場合、上記特定レベルシフタは、上記特定ブロックへ入
力される信号と、上記特定ブロックの最終段のフリップ
フロップの出力信号とに応じて、出力を変化させるラッ
チ回路を含んでいる構成である。
において、特定ブロック内のフリップフロップが複数の
場合、上記特定レベルシフタは、上記特定ブロックへ入
力される信号と、上記特定ブロックの最終段のフリップ
フロップの出力信号とに応じて、出力を変化させるラッ
チ回路を含んでいる構成である。
【０１７９】当該構成によれば、特定レベルシフタの動
作／停止のトリガとなる２つの信号に基づいて、ラッチ
回路の出力が変化し、特定レベルシフタの動作／停止が
制御されるので、フリップフロップ数が多い場合でも簡
単な回路構成のシフトレジスタを実現できるという効果
を奏する。
作／停止のトリガとなる２つの信号に基づいて、ラッチ
回路の出力が変化し、特定レベルシフタの動作／停止が
制御されるので、フリップフロップ数が多い場合でも簡
単な回路構成のシフトレジスタを実現できるという効果
を奏する。
【０１８０】本発明に係るシフトレジスタは、上記構成
において、特定ブロックがＤフリップフロップを含み、
特定レベルシフタは、当該特定ブロックへのパルス入力
が開始された時点で動作を開始し、当該特定ブロックの
最終段のフリップフロップがパルス出力を終了した後
に、動作を停止する構成である。
において、特定ブロックがＤフリップフロップを含み、
特定レベルシフタは、当該特定ブロックへのパルス入力
が開始された時点で動作を開始し、当該特定ブロックの
最終段のフリップフロップがパルス出力を終了した後
に、動作を停止する構成である。
【０１８１】当該構成によれば、特定レベルシフタは、
特定ブロックのＤフリップフロップが動作する際に必要
な期間に、レベルシフト後のクロック信号を供給し、Ｄ
フリップフロップへのクロック信号の入力が不要な場合
には、動作を停止するので、互いに異なるパルス幅の入
力パルスを伝送可能で、かつ、消費電力の少ないシフト
レジスタを実現できるという効果を奏する。
特定ブロックのＤフリップフロップが動作する際に必要
な期間に、レベルシフト後のクロック信号を供給し、Ｄ
フリップフロップへのクロック信号の入力が不要な場合
には、動作を停止するので、互いに異なるパルス幅の入
力パルスを伝送可能で、かつ、消費電力の少ないシフト
レジスタを実現できるという効果を奏する。
【０１８２】本発明に係るシフトレジスタは、上記構成
において、特定ブロック内に複数のＤフリップフロップ
を含み、特定レベルシフタは、上記特定ブロックへ入力
される信号と、上記特定ブロックの最終段のフリップフ
ロップの出力信号とに応じて、出力を変化させるラッチ
回路を含んでいる構成である。
において、特定ブロック内に複数のＤフリップフロップ
を含み、特定レベルシフタは、上記特定ブロックへ入力
される信号と、上記特定ブロックの最終段のフリップフ
ロップの出力信号とに応じて、出力を変化させるラッチ
回路を含んでいる構成である。
【０１８３】当該構成によれば、２つの信号に基づい
て、ラッチ回路の出力が変化し、特定レベルシフタの動
作／停止が制御されるので、特定ブロック内のフリップ
フロップ数が多い場合でもシフトレジスタの回路構成を
簡略化できるという効果を奏する。
て、ラッチ回路の出力が変化し、特定レベルシフタの動
作／停止が制御されるので、特定ブロック内のフリップ
フロップ数が多い場合でもシフトレジスタの回路構成を
簡略化できるという効果を奏する。
【０１８４】本発明に係るシフトレジスタは、上記構成
において、上記レベルシフタは、動作中、上記クロック
信号を印加する入力スイッチング素子が常時導通する電
流駆動型のレベルシフト部を含んでいる構成である。
において、上記レベルシフタは、動作中、上記クロック
信号を印加する入力スイッチング素子が常時導通する電
流駆動型のレベルシフト部を含んでいる構成である。
【０１８５】当該構成によれば、電流駆動型のレベルシ
フタのうち、少なくとも１つが動作を停止するので、ク
ロック信号の振幅が入力スイッチング素子のしきい値電
圧よりも低い場合でもレベルシフト可能で、かつ、消費
電力が少ないシフトレジスタを実現できるという効果を
奏する。
フタのうち、少なくとも１つが動作を停止するので、ク
ロック信号の振幅が入力スイッチング素子のしきい値電
圧よりも低い場合でもレベルシフト可能で、かつ、消費
電力が少ないシフトレジスタを実現できるという効果を
奏する。
【０１８６】本発明に係るシフトレジスタは、上記構成
のシフトレジスタにおいて、上記レベルシフト部へ、上
記入力スイッチング素子が遮断するレベルの信号を与え
て、当該レベルシフタを停止させる入力信号制御部が設
けられている構成である。
のシフトレジスタにおいて、上記レベルシフト部へ、上
記入力スイッチング素子が遮断するレベルの信号を与え
て、当該レベルシフタを停止させる入力信号制御部が設
けられている構成である。
【０１８７】当該構成によれば、入力信号制御部が入力
信号のレベルを制御して、入力スイッチング素子を遮断
するので、停止中は、動作中に入力スイッチング素子へ
流れる電流の分だけ、消費電力を低減できるという効果
を奏する。
信号のレベルを制御して、入力スイッチング素子を遮断
するので、停止中は、動作中に入力スイッチング素子へ
流れる電流の分だけ、消費電力を低減できるという効果
を奏する。
【０１８８】本発明に係るシフトレジスタは、上記構成
において、上記レベルシフト部への電力供給を停止し
て、当該レベルシフタを停止させる電力供給制御部を備
えていている構成である。
において、上記レベルシフト部への電力供給を停止し
て、当該レベルシフタを停止させる電力供給制御部を備
えていている構成である。
【０１８９】当該構成によれば、各レベルシフト部への
電力供給を停止して、当該レベルシフタを停止させるの
で、停止中、動作中にレベルシフタで消費する電力の分
だけ、消費電力を低減できるという効果を奏する。
電力供給を停止して、当該レベルシフタを停止させるの
で、停止中、動作中にレベルシフタで消費する電力の分
だけ、消費電力を低減できるという効果を奏する。
【０１９０】本発明に係るシフトレジスタは、上記各構
成において、上記レベルシフタは、停止時に、予め定め
られた値に出力電圧を保つ出力安定手段を備えている構
成である。
成において、上記レベルシフタは、停止時に、予め定め
られた値に出力電圧を保つ出力安定手段を備えている構
成である。
【０１９１】当該構成によれば、レベルシフタが停止し
ている間、当該レベルシフタの出力電圧は、出力安定手
段によって所定の値に保たれるので、不定な出力電圧に
起因するフリップフロップの誤動作を防止でき、より安
定したシフトレジスタを実現できるという効果を奏す
る。
ている間、当該レベルシフタの出力電圧は、出力安定手
段によって所定の値に保たれるので、不定な出力電圧に
起因するフリップフロップの誤動作を防止でき、より安
定したシフトレジスタを実現できるという効果を奏す
る。
【０１９２】本発明に係るシフトレジスタは、上記各構
成において、上記レベルシフト部とクロック信号の伝送
線との間に、当該レベルシフタが停止している間、開放
されるスイッチが設けられている構成である。
成において、上記レベルシフト部とクロック信号の伝送
線との間に、当該レベルシフタが停止している間、開放
されるスイッチが設けられている構成である。
【０１９３】当該構成では、クロック信号線へ接続され
る入力スイッチング素子は、動作中のレベルシフタのも
のに限定されるので、クロック信号線の負荷容量を削減
でき、クロック信号線を駆動する回路の消費電力を削減
できるという効果を奏する。
る入力スイッチング素子は、動作中のレベルシフタのも
のに限定されるので、クロック信号線の負荷容量を削減
でき、クロック信号線を駆動する回路の消費電力を削減
できるという効果を奏する。
【０１９４】本発明に係る画像表示装置は、以上のよう
に、データ信号線駆動回路および走査信号線駆動回路の
少なくとも一方は、上述のいずれかの構成のシフトレジ
スタを備えている構成である。
に、データ信号線駆動回路および走査信号線駆動回路の
少なくとも一方は、上述のいずれかの構成のシフトレジ
スタを備えている構成である。
【０１９５】当該構成によれば、データ信号線駆動回路
および走査信号線駆動回路の少なくとも一方に、上記各
構成のシフトレジスタを備えているので、消費電力が少
ない画像表示装置を実現できるという効果を奏する。
および走査信号線駆動回路の少なくとも一方に、上記各
構成のシフトレジスタを備えているので、消費電力が少
ない画像表示装置を実現できるという効果を奏する。
【０１９６】本発明に係る画像表示装置は、上記構成に
おいて、上記データ信号線駆動回路、走査信号線駆動回
路および各画素は、互いに同一の基板上に形成されてい
る構成である。
おいて、上記データ信号線駆動回路、走査信号線駆動回
路および各画素は、互いに同一の基板上に形成されてい
る構成である。
【０１９７】当該構成によれば、データ信号線の数およ
び走査信号線の数が増加しても、基板外に出す信号線の
数が変化しないので、各信号線の容量の不所望な増大を
防止できると共に、集積度の低下を防止できるという効
果を奏する。
び走査信号線の数が増加しても、基板外に出す信号線の
数が変化しないので、各信号線の容量の不所望な増大を
防止できると共に、集積度の低下を防止できるという効
果を奏する。
【０１９８】本発明に係る画像表示装置は、上記構成に
おいて、上記データ信号線駆動回路、走査信号線駆動回
路および各画素は、多結晶シリコン薄膜トランジスタか
らなるスイッチング素子を含んでいる構成である。
おいて、上記データ信号線駆動回路、走査信号線駆動回
路および各画素は、多結晶シリコン薄膜トランジスタか
らなるスイッチング素子を含んでいる構成である。
【０１９９】当該構成では、上記データ信号線駆動回
路、走査信号線駆動回路および各画素は、いずれも、多
結晶シリコン薄膜トランジスタからなるスイッチング素
子を含んでいるので、消費電力が少なく、かつ、表示面
積の広い画像表示装置を実現できるという効果を奏す
る。
路、走査信号線駆動回路および各画素は、いずれも、多
結晶シリコン薄膜トランジスタからなるスイッチング素
子を含んでいるので、消費電力が少なく、かつ、表示面
積の広い画像表示装置を実現できるという効果を奏す
る。
【０２００】本発明に係る画像表示装置は、上記構成に
おいて、上記データ信号線駆動回路、走査信号線駆動回
路および各画素は、６００度以下のプロセス温度で製造
されたスイッチング素子を含んでいる構成である。
おいて、上記データ信号線駆動回路、走査信号線駆動回
路および各画素は、６００度以下のプロセス温度で製造
されたスイッチング素子を含んでいる構成である。
【０２０１】当該構成によれば、通常のガラス基板（歪
み点が６００度以下のガラス基板）を使用しても、歪み
点以上のプロセスに起因するソリやタワミが発生しない
ので、実装がさらに容易で、より表示面積の広い画像表
示装置を実現できるという効果を奏する。
み点が６００度以下のガラス基板）を使用しても、歪み
点以上のプロセスに起因するソリやタワミが発生しない
ので、実装がさらに容易で、より表示面積の広い画像表
示装置を実現できるという効果を奏する。
【図１】本発明の一実施形態を示すものであり、セット
・リセット・フリップフロップを含んで構成されるシフ
トレジスタの要部構成を示すブロック図である。
・リセット・フリップフロップを含んで構成されるシフ
トレジスタの要部構成を示すブロック図である。
【図２】上記シフトレジスタを用いた画像表示装置の要
部構成を示すブロック図である。
部構成を示すブロック図である。
【図３】上記画像表示装置において、画素の構成例を示
す回路図である。
す回路図である。
【図４】上記シフトレジスタの動作を示すタイミングチ
ャートである。
ャートである。
【図５】上記シフトレジスタで用いられるセット・リセ
ット・フリップフロップの構成例を示す回路図である。
ット・フリップフロップの構成例を示す回路図である。
【図６】上記セット・リセット・フリップフロップの動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図７】上記シフトレジスタにおいて、レベルシフタの
構成例を示す回路図である。
構成例を示す回路図である。
【図８】本発明の他の実施形態を示すものであり、Ｄフ
リップフロップを含んで構成されるシフトレジスタの要
部構成を示すブロック図である。
リップフロップを含んで構成されるシフトレジスタの要
部構成を示すブロック図である。
【図９】上記シフトレジスタの動作を示すタイミングチ
ャートである。
ャートである。
【図１０】上記Ｄフリップフロップの構成例を示す回路
図である。
図である。
【図１１】上記Ｄフリップフロップの動作を示すタイミ
ングチャートである。
ングチャートである。
【図１２】上記シフトレジスタで用いられるＯＲ回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図１３】上記シフトレジスタの変形例を示すブロック
図である。
図である。
【図１４】上記シフトレジスタにおいて、レベルシフタ
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１５】本発明のさらに他の実施形態を示すものであ
り、複数のセット・リセット・フリップフロップ毎にレ
ベルシフタが設けられたシフトレジスタを示すブロック
図である。
り、複数のセット・リセット・フリップフロップ毎にレ
ベルシフタが設けられたシフトレジスタを示すブロック
図である。
【図１６】上記シフトレジスタで用いられるＯＲ回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図１７】上記シフトレジスタの動作を示すタイミング
チャートである。
チャートである。
【図１８】上記シフトレジスタの変形例を示すブロック
図である。
図である。
【図１９】上記シフトレジスタにおいて、レベルシフタ
の構成例を示す回路図である。
の構成例を示す回路図である。
【図２０】本発明のまた別の実施形態を示すものであ
り、複数のＤフリップフロップ毎にレベルシフタが設け
られたシフトレジスタを示すブロック図である。
り、複数のＤフリップフロップ毎にレベルシフタが設け
られたシフトレジスタを示すブロック図である。
【図２１】上記シフトレジスタで用いられるＯＲ回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図２２】上記シフトレジスタの動作を示すタイミング
チャートである。
チャートである。
【図２３】上記シフトレジスタの変形例を示すブロック
図である。
図である。
【図２４】上記シフトレジスタにおいて、レベルシフタ
の構成例を示す回路図である。
の構成例を示す回路図である。
【図２５】本発明のさらに他の実施形態を示すものであ
り、レベルシフタの動作を制御するためのラッチ回路
と、セット・リセット・フリップフロップとを含むシフ
トレジスタを示すブロック図である。
り、レベルシフタの動作を制御するためのラッチ回路
と、セット・リセット・フリップフロップとを含むシフ
トレジスタを示すブロック図である。
【図２６】上記ラッチ回路の構成例を示すブロック図で
ある。
ある。
【図２７】上記シフトレジスタの動作を示すタイミング
チャートである。
チャートである。
【図２８】上記ラッチ回路の他の構成例を示すブロック
図である。
図である。
【図２９】上記ラッチ回路の動作を示すタイミングチャ
ートである。
ートである。
【図３０】本発明のまた別の実施形態を示すものであ
り、上記ラッチ回路と、Ｄフリップフロップとを含むシ
フトレジスタを示すブロック図である。
り、上記ラッチ回路と、Ｄフリップフロップとを含むシ
フトレジスタを示すブロック図である。
【図３１】上記ラッチ回路の構成例を示すブロック図で
ある。
ある。
【図３２】上記シフトレジスタの動作を示すタイミング
チャートである。
チャートである。
【図３３】上記ラッチ回路の他の構成例を示すブロック
図である。
図である。
【図３４】上記ラッチ回路の動作を示すタイミングチャ
ートである。
ートである。
【図３５】本発明のさらに他の実施形態を示すものであ
り、各ブロックのレベルシフタが当該ブロック内のＤフ
リップフロップに選択的にクロック信号を供給する場合
に設けられるクロック信号制御回路を示す回路図であ
る。
り、各ブロックのレベルシフタが当該ブロック内のＤフ
リップフロップに選択的にクロック信号を供給する場合
に設けられるクロック信号制御回路を示す回路図であ
る。
【図３６】本発明のまた別の実施形態を示すものであ
り、シフトレジスタの要部構成を示すブロック図であ
る。
り、シフトレジスタの要部構成を示すブロック図であ
る。
【図３７】上記シフトレジスタの動作を示すタイミング
チャートである。
チャートである。
【図３８】本発明の変形例を示すものであり、電圧駆動
型のレベルシフタを示す回路図である。
型のレベルシフタを示す回路図である。
【図３９】従来例を示すものであり、レベルシフタを含
むシフトレジスタを示すブロック図である。
むシフトレジスタを示すブロック図である。
１ 画像表示装置 ３ データ信号線駆動回路 ４ 走査信号線駆動回路 １１・１１ａ〜１１ｄ・２１・２１ａ〜２１ｃ シフト
レジスタ １３・１４・２３〜２５・４１ レベルシフタ １３ａ・１４ａ・２３ａ〜２５ａ・４１ａ レベルシフ
ト部 １３ｂ・１４ｂ・２３ｂ〜２５ｂ 電力供給制御部 １３ｃ・１４ｃ・２３ｃ〜２５ｃ 入力制御部（スイッ
チ） １３ｄ・１４ｄ 入力スイッチング素子遮断制御部（入
力信号制御部） １３ｅ・１４ｅ・２３ｅ〜２５ｅ 出力安定部（出力安
定手段） ２３ｄ〜２５ｄ 入力スイッチング素子遮断制御部（入
力信号制御部） ３１〜３４ ラッチ回路 ４１ｂ 入力開放スイッチ部（スイッチ） ４１ｃ 入力安定部（出力安定手段） Ｂ1 … ブロック（特定ブロック） Ｆ１(1) … ＳＲフリップフロップ（フリ
ップフロップ） Ｆ２(1) … Ｄフリップフロップ（フリッ
プフロップ） Ｐ１１・Ｐ１２ トランジスタ（入力スイッチ
ング素子） ＰＩＸ 画素
レジスタ １３・１４・２３〜２５・４１ レベルシフタ １３ａ・１４ａ・２３ａ〜２５ａ・４１ａ レベルシフ
ト部 １３ｂ・１４ｂ・２３ｂ〜２５ｂ 電力供給制御部 １３ｃ・１４ｃ・２３ｃ〜２５ｃ 入力制御部（スイッ
チ） １３ｄ・１４ｄ 入力スイッチング素子遮断制御部（入
力信号制御部） １３ｅ・１４ｅ・２３ｅ〜２５ｅ 出力安定部（出力安
定手段） ２３ｄ〜２５ｄ 入力スイッチング素子遮断制御部（入
力信号制御部） ３１〜３４ ラッチ回路 ４１ｂ 入力開放スイッチ部（スイッチ） ４１ｃ 入力安定部（出力安定手段） Ｂ1 … ブロック（特定ブロック） Ｆ１(1) … ＳＲフリップフロップ（フリ
ップフロップ） Ｆ２(1) … Ｄフリップフロップ（フリッ
プフロップ） Ｐ１１・Ｐ１２ トランジスタ（入力スイッチ
ング素子） ＰＩＸ 画素
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年３月１６日（２０００．３．１
６）
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１２
【補正方法】変更
【補正内容】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 和宏 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 海瀬 泰佳 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 マイケル ジェームス ブラウンロー イギリス国 オーエックス４ ４ワイビー オックスフォード、サンドフォード オ ン テムズ、チャーチ ロード 124 (72)発明者 グレアム アンドリュー カーンズ イギリス国 オーエックス２ ８エヌエイ チ オックスフォード、カッテスロウ、ボ ーン クローズ22 Ｆターム(参考） 5C080 AA10 BB05 DD24 DD26 EE29 FF12 GG09 JJ02 JJ03 JJ04
Claims (17)
- 【請求項１】クロック信号に同期して動作する複数段の
フリップフロップと、 上記フリップフロップの駆動電圧よりも振幅が小さなク
ロック信号を昇圧して上記各フリップフロップへ印加す
るレベルシフタとを有し、上記クロック信号に同期して
入力パルスを伝送するシフトレジスタにおいて、 上記各フリップフロップは、少なくとも１つのフリップ
フロップからなる複数のブロックに分けられ、 上記レベルシフタは、当該各ブロック毎に設けられてい
ると共に、 上記複数のレベルシフタのうち、その時点で上記入力パ
ルスの伝送に上記クロック信号の入力を必要としないブ
ロックに対応するレベルシフタの少なくとも１つは停止
することを特徴とするシフトレジスタ。 - 【請求項２】上記各レベルシフタは、対応するブロック
中に、その時点でクロック信号の入力を必要としている
フリップフロップが含まれている期間にのみ動作するこ
とを特徴とする請求項１記載のシフトレジスタ。 - 【請求項３】上記ブロックのうちの特定ブロックは、上
記フリップフロップとして、上記クロック信号に応じて
セットされるセット・リセット・フリップフロップを含
んでいると共に、 上記特定ブロックに対応する特定レベルシフタは、当該
特定ブロックへのパルス入力が開始された時点で動作を
開始し、当該特定ブロックの最終段のフリップフロップ
がセットされた後に動作を停止することを特徴とする請
求項１または２記載のシフトレジスタ。 - 【請求項４】上記特定ブロック内の上記フリップフロッ
プは、１つであり、 上記特定レベルシフタは、上記特定ブロックへのパルス
入力が開始された時点で動作を開始し、パルス入力が終
了した時点で動作を停止することを特徴とする請求項３
記載のシフトレジスタ。 - 【請求項５】上記特定ブロック内の上記フリップフロッ
プは、複数であり、 上記特定レベルシフタは、上記特定ブロックへパルス入
力されている間、および、当該特定ブロック内の最終段
を除くフリップフロップのいずれかがパルス出力してい
る間に動作することを特徴とする請求項３記載のシフト
レジスタ。 - 【請求項６】上記特定ブロック内の上記フリップフロッ
プは、複数であり、 上記特定レベルシフタは、上記特定ブロックへ入力され
る信号と、上記特定ブロックの最終段のフリップフロッ
プの出力信号とに応じて、出力を変化させるラッチ回路
を含んでいることを特徴とする請求項３記載のシフトレ
ジスタ。 - 【請求項７】上記ブロックのうちの特定ブロックは、上
記フリップフロップとして、Ｄフリップフロップを含ん
でいると共に、 上記特定ブロックに対応する特定レベルシフタは、当該
特定ブロックへのパルス入力が開始された時点で動作を
開始し、当該特定ブロックの最終段のフリップフロップ
がパルス出力を終了した後に、動作を停止することを特
徴とする請求項１または２記載のシフトレジスタ。 - 【請求項８】上記特定ブロック内の上記フリップフロッ
プは、複数であり、 上記特定レベルシフタは、上記特定ブロックへ入力され
る信号と、上記特定ブロックの最終段のフリップフロッ
プの出力信号とに応じて、出力を変化させるラッチ回路
を含んでいることを特徴とする請求項７記載のシフトレ
ジスタ。 - 【請求項９】上記レベルシフタは、動作中、上記クロッ
ク信号を印加する入力スイッチング素子が常時導通する
電流駆動型のレベルシフト部を含んでいることを特徴と
する請求項１、２、３、４、５、６、７または８記載の
シフトレジスタ。 - 【請求項１０】上記レベルシフタは、上記レベルシフト
部への入力信号として、上記入力スイッチング素子が遮
断するレベルの信号を与えることによって、当該レベル
シフタを停止させる入力信号制御部を備えていることを
特徴とする請求項９記載のシフトレジスタ。 - 【請求項１１】上記レベルシフタは、上記レベルシフト
部への電力供給を停止して、当該レベルシフタを停止さ
せる電力供給制御部を備えていることを特徴とする請求
項９記載のシフトレジスタ。 - 【請求項１２】上記各レベルシフタは、停止時に、予め
定められた値に出力電圧を保つ出力安定手段を備えてい
ることを特徴とする請求項１、２、３、４、５、６、
７、８、９、１０または１１記載のシフトレジスタ。 - 【請求項１３】上記レベルシフタには、上記クロック信
号が伝送されるクロック信号線と、上記レベルシフト部
との間に配され、当該レベルシフタが停止している間、
開放されるスイッチが設けられていることを特徴とする
請求項１２記載のシフトレジスタ。 - 【請求項１４】マトリクス状に配された複数の画素と、 上記各画素の各行に配置された複数のデータ信号線と、 上記各画素の各列に配置された複数の走査信号線と、 予め定められた周期の第１クロック信号に同期して、互
いに異なるタイミングの走査信号を上記各走査信号線へ
順次与える走査信号線駆動回路と、 予め定められた周期の第２クロック信号に同期して順次
与えられ、かつ、上記各画素の表示状態を示す映像信号
から、上記走査信号が与えられた走査信号線の各画素へ
のデータ信号を抽出して、上記各データ信号線へ出力す
るデータ信号線駆動回路とを有する画像表示装置におい
て、 上記データ信号線駆動回路および走査信号線駆動回路の
少なくとも一方は、上記第１あるいは第２クロック信号
を上記クロック信号とする請求項１、２、３、４、５、
６、７、８、９、１０、１１、１２または１３記載のシ
フトレジスタを備えていることを特徴とする画像表示装
置。 - 【請求項１５】上記データ信号線駆動回路、走査信号線
駆動回路および各画素は、互いに同一の基板上に形成さ
れていることを特徴とする請求項１４記載の画像表示装
置。 - 【請求項１６】上記データ信号線駆動回路、走査信号線
駆動回路および各画素は、多結晶シリコン薄膜トランジ
スタからなるスイッチング素子を含んでいることを特徴
とする請求項１４または１５記載の画像表示装置。 - 【請求項１７】上記データ信号線駆動回路、走査信号線
駆動回路および各画素は、６００度以下のプロセス温度
で製造されたスイッチング素子を含んでいることを特徴
とする請求項１４、１５または１６記載の画像表示装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15068299A JP3473745B2 (ja) | 1999-05-28 | 1999-05-28 | シフトレジスタ、および、それを用いた画像表示装置 |
| JP2000039170A JP3705985B2 (ja) | 1999-05-28 | 2000-02-17 | シフトレジスタ、および、それを用いた画像表示装置 |
| TW089109593A TW480822B (en) | 1999-05-28 | 2000-05-18 | Shift register and image display apparatus using the same |
| EP00111192A EP1056069B1 (en) | 1999-05-28 | 2000-05-24 | Shift register and image display apparatus using the same |
| US09/578,440 US6909417B2 (en) | 1999-05-28 | 2000-05-25 | Shift register and image display apparatus using the same |
| KR10-2000-0028760A KR100381063B1 (ko) | 1999-05-28 | 2000-05-26 | 시프트 레지스터 및 그를 사용한 화상표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15068299A JP3473745B2 (ja) | 1999-05-28 | 1999-05-28 | シフトレジスタ、および、それを用いた画像表示装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000039170A Division JP3705985B2 (ja) | 1999-05-28 | 2000-02-17 | シフトレジスタ、および、それを用いた画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000339984A true JP2000339984A (ja) | 2000-12-08 |
| JP3473745B2 JP3473745B2 (ja) | 2003-12-08 |
Family
ID=15502176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15068299A Expired - Fee Related JP3473745B2 (ja) | 1999-05-28 | 1999-05-28 | シフトレジスタ、および、それを用いた画像表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6909417B2 (ja) |
| EP (1) | EP1056069B1 (ja) |
| JP (1) | JP3473745B2 (ja) |
| KR (1) | KR100381063B1 (ja) |
| TW (1) | TW480822B (ja) |
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| TW480822B (en) | 2002-03-21 |
| EP1056069A3 (en) | 2001-09-12 |
| KR100381063B1 (ko) | 2003-04-23 |
| US20030174115A1 (en) | 2003-09-18 |
| EP1056069A2 (en) | 2000-11-29 |
| KR20000077467A (ko) | 2000-12-26 |
| US6909417B2 (en) | 2005-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
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