JP4591664B2

JP4591664B2 - 液晶表示装置

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Publication number: JP4591664B2
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Inventors: 順一後野; 佳代子鬼塚
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Description

本発明は液晶表示装置に関する。詳しくは、データラインの電位を確定する先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと、映像信号のノイズの発生の瞬間である後発の水平スイッチ駆動パルス信号の立ち上がるタイミングにズレを設けることにより、ユニフォーミティ劣化を抑制しようとした液晶表示装置に係るものである。

近年、液晶プロジェクタ等に代表される液晶表示装置付き機器の普及とともに、液晶表示装置の高性能化や多機能化が進んでいる。特に、多結晶シリコンを活性層とする薄膜トランジスタ（Thin Film Transistor、以下、単に「ＴＦＴ」と言う。）を採用するアクティブマトリクス型液晶表示装置の進歩がめざましい（例えば、特許文献１参照。）。

以下、図面を用いて従来のアクティブマトリクス型液晶表示装置を説明する。
図４は、従来のアクティブマトリクス型液晶表示装置の回路構成を説明するための図であり、図示する様に、Ｘ軸方向に平行に配列された複数のゲートラインＸ_１，Ｘ_２，Ｘ_３・・・と、Ｙ軸方向に平行に配列された複数のデータラインＹ_１，Ｙ_２，Ｙ_３・・・とを備えており、各ゲートラインとデータラインの交点には、例えば薄膜トランジスタ（ＴＦＴ）等の能動素子Ｔ_１１，Ｔ_１２，Ｔ_２１，Ｔ_２２・・・が形成され、更に各能動素子に対応した、画素電極及び対面する対向電極ＣＯＭによって挟持された液晶から構成された液晶セルＬ_１１，Ｌ_１２，Ｌ_２１，Ｌ_２２・・・が形成されている。なお、各ＴＦＴのゲート電極はゲートラインに接続されており、ソース電極はデータラインに接続されており、ドレイン電極は対応する液晶セルの画素電極に接続されている。

また、各データラインはそれぞれ対応する水平スイッチＳ_１，Ｓ_２，Ｓ_３・・・を介して共通のビデオライン１０１に接続されており、このビデオラインから映像信号が供給される。更に、各水平スイッチを構成するスイッチングトランジスタのゲート電極は水平走査回路１０２に接続されており、この水平走査回路は、外部から入力された信号を昇圧して水平走査回路及び垂直走査回路に信号を出力するレベル変換回路１０３から入力される水平クロック信号に同期して順次水平スイッチ駆動パルス信号をスイッチングトランジスタのゲート電極に印加する。なお、各ゲートラインは垂直走査回路１０４に接続されている。

上記の様に構成された回路では、垂直走査回路を駆動すると、ゲートラインが線順次で励起され、行毎にＴＦＴが選択される。この際、水平走査回路を駆動してスイッチングトランジスタを線順次で動作させると、ビデオラインに供給された映像信号が順次各データラインにサンプリングされる。サンプリングされた映像信号は行毎に選択されたＴＦＴを介して順次対応する液晶セルに書き込まれ、映像信号のサンプリングデータは点順次で個々の液晶セルに書き込まれることになる。

ところで、上記した水平走査回路は図５で示す様に、Ｄ型のフリップフロップを多段に接続したシフトレジスタＳ／Ｒ１０５等から構成されており、前段のシフトレジスタが出力する水平スイッチ駆動パルス信号の立ち下がりに同期して次段のシフトレジスタが出力する水平スイッチ駆動パルス信号を立ち上げるといったタイミングでシフトレジスタが順次水平スイッチ駆動パルス信号を出力する様に構成されている。

具体的には、シフトレジスタユニット１０５は、図６で示す様に、第１のＰチャンネルＭＯＳトランジスタ１２１、第２のＰチャンネルＭＯＳトランジスタ１２２、第１のＮチャンネルＭＯＳトランジスタ１２３及び第２のＮチャンネルＭＯＳトランジスタ１２４を順に直列接続した第１の回路１２０と、第３のＰチャンネルＭＯＳトランジスタ１３１、第４のＰチャンネルＭＯＳトランジスタ１３２、第３のＮチャンネルＭＯＳトランジスタ１３３及び第４のＮチャンネルＭＯＳトランジスタ１３４を順に直列接続した第２の回路１３０から成り、第１のＰチャンネルＭＯＳトランジスタと第２のＮチャンネルＭＯＳトランジスタの共通のゲート端子を第１の回路の入力端子とし、第２のＰチャンネルＭＯＳトランジスタと第１のＮチャンネルＭＯＳトランジスタの接続点を第１の回路の出力端子とし、第３のＰチャンネルＭＯＳトランジスタと第４のＮチャンネルＭＯＳトランジスタの共通のゲート端子を第２の回路の入力端子とし、第４のＰチャンネルＭＯＳトランジスタと第３のＮチャンネルＭＯＳトランジスタの接続点を第２の回路の出力端子としている。

ここで、Ｎ（Ｎ：自然数）段目のシフトレジスタユニットでは、Ｎ＝１の場合、即ち、第１段目のシフトレジスタユニットの場合には第１の回路の入力端子に基準信号が入力され、Ｎ≧２の場合、即ち、第２段目以降のシフトレジスタユニットの場合には第１の回路の入力端子に前段のシフトレジスタユニットの出力信号が入力される様に構成されている。また、第２の回路の入力端子には第１の回路の出力信号をインバータ１４０により反転処理を行った信号が入力される様に構成されている。また、第１のＮチャンネルＭＯＳトランジスタ及び第４のＰチャンネルＭＯＳトランジスタのゲート端子にはレベル変換回路から出力された信号（以下、ＨＣＫ信号と言う）が入力され、第２のＰチャンネルＭＯＳトランジスタ及び第３のＮチャンネルＭＯＳトランジスタのゲート端子にはレベル変換回路から出力された上記したＨＣＫ信号を反転させた信号（以下、ＨＣＫＸ信号と言う）が入力される様に構成されると共に、第１の回路若しくは第２の回路の出力信号をインバータにより反転処理を行った信号をシフトレジスタユニットの出力信号として出力する様に構成されている。

また、Ｎ＋１段目のシフトレジスタユニットでは、第１の回路の入力端子には前段のシフトレジスタユニットの出力信号が入力され、第２の回路の入力端子には第１の回路の出力信号をインバータにより反転処理を行った信号が入力される様に構成されている。また、第１のＮチャンネルＭＯＳトランジスタ及び第４のＰチャンネルＭＯＳトランジスタのゲート端子にはＨＣＫＸ信号が入力され、第２のＰチャンネルＭＯＳトランジスタ及び第３のＮチャンネルＭＯＳトランジスタのゲート端子にはＨＣＫ信号が入力される様に構成されると共に、第１の回路若しくは第２の回路の出力信号をインバータにより反転処理を行った信号をシフトレジスタユニットの出力信号として出力する様に構成されている。

なお、Ｎ段目、Ｎ＋１段目のシフトレジスタユニット共に、第２のＮチャンネルＭＯＳトランジスタ及び第４のＮチャンネルＭＯＳトランジスタの一端にはグランド電位が供給され、第１のＰチャンネルＭＯＳトランジスタ及び第３のＰチャンネルＭＯＳトランジスタの一端には電源電位が供給されている。

上記の様に構成されたシフトレジスタに図７中ＨＣＫで示すＨＣＫ信号、図７中ＨＣＫＸで示すＨＣＫＸ信号及び基準信号Ａが取り込まれると、図７中符号ａ_１，ａ_２，ａ_３・・・で示す水平スイッチ駆動パルス信号を順次出力するのであるが、各水平スイッチ駆動パルス信号はバラツキを有している。
更に、水平スイッチ駆動パルス信号が対応する水平スイッチに印加されると、ビデオラインから供給された映像信号が導通した水平スイッチを介して各データラインにサンプリングされるのであるが、個々のデータラインは所定の容量成分があるために水平スイッチ駆動パルス信号に応じてデータラインの充放電が生じ、この充放電の影響によって図７中Ｖｓｉｇで示すビデオラインから供給される映像信号が、図７で示す様に各水平スイッチ駆動パルス信号の立ち上がり時にノイズを発生すると共に、トランジスタ特性等のバラツキから、そのノイズレベルにもバラツキが生じてしまう。
この様に、各水平スイッチ駆動パルス信号の立ち上がり時に映像信号がノイズを発生してしまうと、後発の水平スイッチ駆動パルス信号を立ち上げることにより映像信号のノイズが発生した瞬間に、先発の水平スイッチ駆動パルス信号を立ち下げることによりデータラインの電位が確定されてしまい、映像信号のノイズのバラツキ、水平スイッチ駆動パルス信号のバラツキ等の影響から、データラインの確定電位にバラツキが生じ、表示画像に縦スジ等のユニフォーミティ劣化を引き起こしてしまうという問題点があった。

さて、上述した様な問題点に鑑みて、水平スイッチ駆動パルス信号を映像信号のノイズの影響を受けないタイミングに制御する図８に示す様な回路が提案されている。
即ち、レベル変換回路から出力された信号を制御回路１０６に入力し、制御回路によって制御された信号が水平走査回路に入力する様に構成された回路が提案されている。

ここで、制御回路は、レベル変換回路から出力された信号と、レベル変換回路から出力された信号に偶数個のインバータ１０７を通過させた信号とをＮＡＮＤ素子１０８に接続し、その出力を更に出力Ｂｕｆｆｅｒ１０９に接続する構成となっている。

上記の様に構成された水平走査回路の動作について、各パルスのタイミングチャートを示す図９を参照して説明する。
図９中ＨＣＫで示すＨＣＫ信号が制御回路に入力すると、偶数個のインバータを通過しＨＣＫ信号より遅延した図９中ｄｃｋで示す信号とＨＣＫ信号とのＮＡＮＤ処理が行われた後に出力Ｂｕｆｆｅｒにより反転処理が行われ、図９中ＤＣＫで示す信号（以下、ＤＣＫ信号と言う）が出力される。
ここで、制御回路によって制御されたＤＣＫ信号は、ＨＣＫ信号よりもパルスの立ち上がりタイミングが遅延したパルスとなっている。

また、図９中ＨＣＫＸで示すＨＣＫＸ信号が制御回路に入力すると、上記したＨＣＫ信号と同様に、偶数個のインバータを通過しＨＣＫＸより遅延した図９中ｄｃｋｘで示す信号とＨＣＫＸ信号とのＮＡＮＤ処理が行われた後に出力Ｂｕｆｆｅｒにより反転処理が行われ、図９中ＤＣＫＸで示す信号（以下、ＤＣＫＸ信号と言う）が出力される。
ここで、制御回路によって制御されたＤＣＫＸ信号は、ＨＣＫＸ信号よりもパルスの立ち上がりタイミングが遅延したパルスとなっている。

上記の様にして得られたＤＣＫ信号とシフトレジスタが出力する水平スイッチ駆動パルス信号ａ_１，ａ_３，ａ_５・・・から、水平スイッチ駆動パルス信号ａ_１，ａ_３，ａ_５・・・と比較するとパルスの立ち上がりタイミングが遅延した制御信号ｅ_１，ｅ_３，ｅ_５・・・を得ることができ、同様に、ＤＣＫＸ信号とシフトレジスタが出力する水平スイッチ駆動パルス信号ａ_２，ａ_４，ａ_６・・・から、水平スイッチ駆動パルス信号ａ_２，ａ_４，ａ_６・・・と比較するとパルスの立ち上がりタイミングが遅延した制御信号ｅ_２，ｅ_４，ｅ_６・・・を得ることができる。

上記の様にして得られた制御信号ｅ_１，ｅ_２，ｅ_３・・・により映像信号をサンプリングすることによって、データラインの電位を確定する先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと比較して、映像信号のノイズの発生の瞬間である後発の水平スイッチ駆動パルス信号の立ち上がるタイミングを遅延させ、従来問題となっていたユニフォーミティ劣化の問題の解決を図っている。

特開２００２−１４００２８号公報

しかしながら、ＤＣＫ信号を水平スイッチ駆動パルス信号ａ_１，ａ_３，ａ_５・・・を出力するシフトレジスタで共有し、また、ＤＣＫＸ信号を水平スイッチ駆動パルス信号ａ_２，ａ_４，ａ_６・・・を出力するシフトレジスタで共有しているために、ＤＣＫ信号及びＤＣＫＸ信号はＨＣＫ信号及びＨＣＫＸ信号程度の高周波数で、かつ、制御信号を制御するためには制御回路内に設けられたＮＡＮＤ素子の出力信号の反転処理を行う出力Ｂｕｆｆｅｒのサイズを大きくしなければならないために水平走査回路の消費電力が大きくなってしまうという不具合があった。

本発明は、以上の点に鑑みて創案されたものであって、ユニフォーミティ劣化を抑制すると共に、消費電力の増大を抑制することが可能である液晶表示装置を提供することを目的とするものである。

上記の目的を達成するために、本発明に係る液晶表示装置は、データラインと、該データラインと水平スイッチを介して接続され、前記データラインを線順次選択するパルスを供給する水平走査回路が形成された液晶表示装置において、互いに逆相の第１のクロック及び第２のクロックを取り込み、少なくとも前記第１のクロックよりも立ち上がりタイミングが遅延した第１の制御パルス、該第１の制御パルスと逆相の第２の制御パルス、少なくとも前記第２のクロックよりも立ち上がりタイミングが遅延すると共に、前記第１の制御パルスよりも立ち上がりタイミングが遅延した第３の制御パルス及び該第３の制御パルスと逆相の第４の制御パルスを生成する制御回路を備えると共に、前記水平走査回路は、前記第１のクロック、第２のクロック、第１の制御パルス、第２の制御パルス、第３の制御パルス及び第４の制御パルスを転送段毎に選択的に取り込み、出力部から前記水平スイッチを駆動する水平スイッチ駆動パルス信号を順次発生するシフトレジスタを有する。

ここで、制御回路により第１の制御パルス、第２の制御パルス、第３の制御パルス及び第４の制御パルスを生成し、シフトレジスタで第１のクロック、第２のクロック、第１の制御パルス、第２の制御パルス、第３の制御パルス及び第４の制御パルスを転送段毎に選択的に取り込み、出力部から水平スイッチ駆動パルス信号を順次発生することによって、先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと後発の水平スイッチ駆動パルス信号の立ち上がるタイミングにズレを設けることができる。

また、本発明に係る液晶表示装置は、データラインと、該データラインを線順次選択するパルスを供給する水平走査回路が形成された液晶表示装置において、互いに逆相の第１のクロック及び第２のクロックを取り込み、前記第１のクロックよりも遅延した第３のクロック、該第３のクロックと逆相の第４のクロック、少なくとも前記第１のクロックよりも立ち上がりタイミングが遅延した第１の制御パルス、該第１の制御パルスと逆相の第２の制御パルス、少なくとも前記第２のクロックよりも立ち上がりタイミングが遅延すると共に、前記第１の制御パルスよりも立ち上がりタイミングが遅延した第３の制御パルス及び該第３の制御パルスと逆相の第４の制御パルスを生成する制御回路を備えると共に、前記水平走査回路は、前記第３のクロック、第４のクロック、第１の制御パルス、第２の制御パルス、第３の制御パルス及び第４の制御パルスを転送段毎に選択的に取り込み、出力部から前記水平スイッチを駆動する水平スイッチ駆動パルス信号を順次発生するシフトレジスタを有する。

ここで、制御回路により第３のクロック、第４のクロック、第１の制御パルス、第２の制御パルス、第３の制御パルス及び第４の制御パルスを生成し、シフトレジスタで第３のクロック、第４のクロック、第１の制御パルス、第２の制御パルス、第３の制御パルス及び第４の制御パルスを転送段毎に選択的に取り込み、出力部から水平スイッチ駆動パルス信号を順次発生することによって、先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと後発の水平スイッチ駆動パルス信号の立ち上がるタイミングにズレを設けることができる。

本発明を適用した液晶表示装置では、データラインの電位を確定する先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと比較して、映像信号のノイズの発生の瞬間である後発の水平スイッチ駆動パルス信号の立ち上がるタイミングにズレを設けることができ、ユニフォーミティ劣化の問題を解決することができる。

また、先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと後発の水平スイッチ駆動パルス信号の立ち上がるタイミングにズレを設けるにあたって、遅延パルスを生成する制御回路を配置するのみで、シフトレジスタユニット毎に制御回路等を配置する必要がないので、水平走査回路の消費電力の増大を抑制することができる。

更に、先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと後発の水平スイッチ駆動パルス信号の立ち上がるタイミングにズレを設けるにあたって、遅延パルスを生成する制御回路を配置するのみで、シフトレジスタユニット毎に制御回路等を配置する必要がないので、必要とされる水平走査回路の面積が低減でき、パネルサイズの縮小化が可能となり、理収増による製造コストが削減できると共に、液晶表示装置の小型化を図ることができる。

以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用したアクティブマトリクス型液晶表示装置の一例の回路構成を説明するための模式図であり、ここで示す液晶表示装置は、レベル変換回路３０から出力された信号を制御回路１に入力し、制御回路によって制御された信号がＤ型のフリップフロップ回路を多段に接続したシフトレジスタ２等から成る水平走査回路３に入力する様に構成されている。

ここで、制御回路は、第１の制御回路４、第２の制御回路５、第３の制御回路６及び第４の制御回路７から成り、第１の制御回路はインバータ３１と出力Ｂｕｆｆｅｒ８を介して第１の配線９に接続され、第２の制御回路はインバータと出力Ｂｕｆｆｅｒを介して第２の配線１０に接続されている。
また、第３の制御回路ではレベル変換回路から出力された信号と偶数個のインバータを通過させた信号とをＮＡＮＤ素子１１に入力する様に構成され、ＮＡＮＤ素子の出力端子はインバータと出力Ｂｕｆｆｅｒを介して第３の配線１２に接続されると共に、ＮＡＮＤ素子の出力端子は出力Ｂｕｆｆｅｒを介して第４の配線１３にも接続されている。更に、第４の制御回路ではレベル変換回路から出力された信号と偶数個のインバータを通過させた信号とをＮＡＮＤ素子に入力する様に構成され、ＮＡＮＤ素子の出力端子はインバータと出力Ｂｕｆｆｅｒを介して第５の配線１４に接続されると共に、ＮＡＮＤ素子の出力端子は出力Ｂｕｆｆｅｒを介して第６の配線１５にも接続されている。

また、シフトレジスタを構成する各シフトレジスタユニットは、図２で示す様に、第１のＰチャンネルＭＯＳトランジスタ１６、第２のＰチャンネルＭＯＳトランジスタ１７、第１のＮチャンネルＭＯＳトランジスタ１８及び第２のＮチャンネルＭＯＳトランジスタ１９を順に直列に接続した第１の回路２０と、第３のＰチャンネルＭＯＳトランジスタ２１、第４のＰチャンネルＭＯＳトランジスタ２２、第３のＮチャンネルＭＯＳトランジスタ２３及び第４のＮチャンネルＭＯＳトランジスタ２４を順に直列接続した第２の回路２５から成り、第１のＰチャンネルＭＯＳトランジスタと第２のＮチャンネルＭＯＳトランジスタの共通のゲート端子を第１の回路の入力端子とし、第２のＰチャンネルＭＯＳトランジスタと第１のＮチャンネルＭＯＳトランジスタの接続点を第１の回路の出力端子とし、第３のＰチャンネルＭＯＳトランジスタと第４のＮチャンネルＭＯＳトランジスタの共通のゲート端子を第２の回路の入力端子とし、第４のＰチャンネルＭＯＳトランジスタと第３のＮチャンネルＭＯＳトランジスタの接続点を第２の回路の出力端子としている。

ここで、ｎ（ｎ：自然数）段目のシフトレジスタユニットでは、ｎ＝１の場合、即ち１段目のシフトレジスタユニットの場合には第１の回路の入力端子に基準信号が入力され、ｎ≧２の場合、即ち第２段目以降のシフトレジスタユニットの場合には第１の回路の入力端子に前段のシフトレジスタユニットの出力信号が入力される様に構成されている。また、第２の回路の入力端子には第１の回路の出力信号をインバータにより反転処理を行った信号が入力される様に構成されている。また、第１の配線が第４のＰチャンネルＭＯＳトランジスタのゲート端子に接続され、第２の配線が第２のＰチャンネルＭＯＳトランジスタのゲート端子に接続され、第３の配線が第３のＮチャンネルＭＯＳトランジスタのゲート端子に接続され、第４の配線が第１のＮチャンネルＭＯＳトランジスタのゲート端子に接続されている。

また、ｎ＋１段目のシフトレジスタユニットにおいては、第１の回路の入力端子には前段のシフトレジスタユニットの出力信号が入力され、第２の回路の入力端子には第１の回路の出力信号をインバータにより反転処理を行った信号が入力される様に構成されると共に、第１の配線が第２のＰチャンネルＭＯＳトランジスタのゲート端子に接続され、第２の配線が第４のＰチャンネルＭＯＳトランジスタのゲート端子に接続され、第５の配線が第３のＮチャンネルＭＯＳトランジスタのゲート端子に接続され、第６の配線が第１のＮチャンネルＭＯＳトランジスタのゲート端子に接続されている。

なお、ｎ段目、ｎ＋１段目のシフトレジスタユニット共に、第２のＮチャンネルＭＯＳトランジスタ及び第４のＮチャンネルＭＯＳトランジスタの一端にはグランド電位が供給され、第１のＰチャンネルＭＯＳトランジスタ及び第３のＰチャンネルＭＯＳとトランジスタの一端には電源電位が供給されている。

上記の様に構成された液晶表示装置の動作について、各パルスのタイミングチャートを示す図３を参照して説明する。

さて、図３中符号ＨＣＫで示すＨＣＫ信号が制御回路に入ると、第１の制御回路によりＨＣＫ信号よりも遅延した図３中符号Ｈｃｋで示す信号（以下、Ｈｃｋ信号と言う）が生成され、第１の配線にＨｃｋ信号が出力される。
更に、図３中符号ＨＣＫＸで示すＨＣＫＸ信号が制御回路に入ると、第２の制御回路によりＨＣＫＸ信号よりも遅延した図３中符号Ｈｃｋｘで示す信号（以下、Ｈｃｋｘ信号と言う）が生成され、第２の配線にＨｃｋｘ信号に出力される。

また、ＨＣＫ信号が制御回路に入ると、第３の制御回路により偶数個のインバータを通過しＨＣＫ信号より遅延した図３中符号ｈｃｋで示す信号（以下、ｈｃｋ信号と言う）とＨＣＫ信号とのＮＡＮＤ処理が行われた後にインバータ及び出力Ｂｕｆｆｅｒを通過し、図３中符号（１）で示す信号（以下、（１）信号と言う）が生成され、第３の配線に（１）信号が出力される。
更に、第３の制御回路によりｈｃｋ信号とＨＣＫ信号とのＮＡＮＤ処理が行われた後にインバータを通過し、図３中符号（２）で示す信号（以下、（２）信号と言う）が生成され、第４の配線に（２）信号が出力される。

また、ＨＣＫＸ信号が制御回路に入ると、第４の制御回路により偶数個のインバータを通過しＨＣＫＸ信号より遅延した図３中符号ｈｃｋｘで示す信号（以下、ｈｃｋｘ信号と言う）とＨＣＫＸ信号とのＮＡＮＤ処理が行われた後にインバータ及び出力Ｂｕｆｆｅｒを通過し、図３中符号（３）で示す信号（以下、（３）信号と言う）が生成され、第５の配線に（３）信号が出力される。
更に、第４の制御回路によりｈｃｋｘ信号とＨＣＫＸ信号とのＮＡＮＤ処理が行われた後にインバータを通過し、図３中符号（４）で示す信号（以下、（４）信号と言う）が生成され、第６の配線に（４）信号が出力される。

上記の様にして得られたＨｃｋ信号、Ｈｃｋｘ信号、（１）信号、（２）信号、（３）信号、（４）信号及び図３中符号Ａで示す基準信号がシフトレジスタに取り込まれると、図３中符号ｅ_１，ｅ_２，ｅ_３・・・で示す水平スイッチ駆動パルス信号を順次出力する。

なお、本実施例では、Ｈｃｋ信号、Ｈｃｋｘ信号、（１）信号、（２）信号、（３）信号、（４）信号及び基準信号をシフトレジスタが取り込み、水平スイッチ駆動パルス信号を出力する場合を例に挙げて説明を行ったが、先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと後発の水平スイッチ駆動パルス信号の立ち上がるタイミングにズレを設けることができれば充分であり、必ずしもＨｃｋ信号、Ｈｃｋｘ信号、（１）信号、（２）信号、（３）信号、（４）信号及び基準信号をシフトレジスタが取り込む必要は無く、例えば、ＨＣＫ信号、ＨＣＫＸ信号、（１）信号、（２）信号、（３）信号、（４）信号及び基準信号をシフトレジスタが取り込む様に構成しても構わない。

また、本実施例では、後発の水平スイッチ駆動パルス信号の立ち上がるタイミングと比較して先発の水平スイッチ駆動パルス信号の立ち下がるタイミングを遅延させることによって、先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと後発の水平スイッチ駆動パルス信号の立ち上がるタイミングにズレを設けているのであるが、必ずしも後発の水平スイッチ駆動パルス信号の立ち上がるタイミングと比較して先発の水平スイッチ駆動パルス信号の立ち下がるタイミングを遅延させることによってズレを設ける必要は無く、例えば、基準信号の立ち下がりタイミングを調整することによって、先発の水平スイッチ駆動パルス信号の立ち下がるタイミングと比較して後発の水平スイッチ駆動パルス信号の立ち上がるタイミングを遅延させることによって、ズレを設けても良い。

本発明を適用した液晶表示装置では、上記の様にして得られた水平スイッチ駆動パルス信号により映像信号をサンプリングすることによって、映像信号のノイズが発生する後発の水平スイッチ駆動パルス信号の立ち上がるタイミングと比較して、データラインの電位を確定する先発の水平スイッチ駆動パルス信号の立ち下がるタイミングを遅延させ、ユニフォーミティ劣化の問題を解決することができる。

また、後発の水平スイッチ駆動パルス信号の立ち上がるタイミングと比較して、先発の水平スイッチ駆動パルス信号の立ち下がるタイミングを遅延させるにあたって、遅延パルスを生成する制御回路及び配線を水平走査回路に配置するのみで、シフトレジスタユニット毎に制御回路等を配置する必要がないので、水平走査回路の消費電力の増大を抑制することができる。

更に、後発の水平スイッチ駆動パルス信号の立ち上がるタイミングと比較して、先発の水平スイッチ駆動パルス信号の立ち下がるタイミングを遅延させるにあたって、遅延パルスを生成する制御回路及び配線を水平走査回路に配置するのみで、シフトレジスタ毎に制御回路等を配置する必要がないので、必要とされる水平走査回路の面積が低減でき、パネルサイズの縮小化が可能となり、理収増による製造コストが削減できると共に、液晶表示装置の小型化を図ることができる。

本発明を適用したアクティブマトリクス型液晶表示装置の回路構成を説明するための模式図である。本発明を適用したアクティブマトリクス型液晶表示装置のシフトレジスタを説明するための模式図である。本発明を適用したアクティブマトリクス型液晶表示装置の動作を説明するための各パルスのタイミングチャートである。従来のアクティブマトリクス型液晶表示装置の回路構成を説明するための模式図（１）である。図４に示すアクティブマトリクス型液晶表示装置の水平走査回路を説明するための模式図である。図４に示すアクティブマトリクス型液晶表示装置のシフトレジスタを説明するための模式図である。映像信号のノイズを説明するための図である。従来のアクティブマトリクス型液晶表示装置の回路構成を説明するための模式図（２）である。図８に示すアクティブマトリクス型液晶表示装置の動作を説明するための各パルスのタイミングチャートである。

符号の説明

１制御回路
２シフトレジスタ
３水平走査回路
４第１の制御回路
５第２の制御回路
６第３の制御回路
７第４の制御回路
８出力Ｂｕｆｆｅｒ
９第１の配線
１０第２の配線
１１ＮＡＮＤ素子
１２第３の配線
１３第４の配線
１４第５の配線
１５第６の配線
１６第１のＰチャンネルＭＯＳトランジスタ
１７第２のＰチャンネルＭＯＳトランジスタ
１８第１のＮチャンネルＭＯＳトランジスタ
１９第２のＮチャンネルＭＯＳトランジスタ
２０第１の回路
２１第３のＰチャンネルＭＯＳトランジスタ
２２第４のＰチャンネルＭＯＳトランジスタ
２３第３のＮチャンネルＭＯＳトランジスタ
２４第４のＮチャンネルＭＯＳトランジスタ
２５第２の回路
３０レベル変換回路
３１インバータ

Claims

データラインと、該データラインと水平スイッチを介して接続され、前記データラインを線順次選択するパルスを供給する水平走査回路が形成された液晶表示装置において、
互いに逆相の第１のクロック及び第２のクロックを取り込み、少なくとも前記第１のクロックよりも立ち上がりタイミングが遅延した第１の制御パルス、該第１の制御パルスと逆相の第２の制御パルス、少なくとも前記第２のクロックよりも立ち上がりタイミングが遅延すると共に、前記第１の制御パルスよりも立ち上がりタイミングが遅延した第３の制御パルス及び該第３の制御パルスと逆相の第４の制御パルスを生成する制御回路を備えると共に、
前記水平走査回路は、前記第１のクロック、第２のクロック、第１の制御パルス、第２の制御パルス、第３の制御パルス及び第４の制御パルスを転送段毎に選択的に取り込み、出力部から、前記第１の制御パルスの所定の立ち上がりタイミングに同期して立ち上がると共に前記第２のクロックの所定の立ち下がりタイミングに同期して立ち下がる水平スイッチ駆動パルス、若しくは前記第３の制御パルスの所定の立ち上がりタイミングに同期して立ち上がると共に前記第１のクロックの所定の立ち下がりタイミングに同期して立ち下がる水平スイッチ駆動パルスを発生するシフトレジスタを有する
ことを特徴とする液晶表示装置。